DE3315372C2 - - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
Die Erfindung betrifft eine Anordnung zur Umsetzung
eines anisochronen binären Eingangssignales in ein
isochrones binäres Ausgangssignal mit den weiteren
im Oberbegriff des Anspruches aufgezählten Merkmalen.
Eine derartige Anordnung wird z. B. bei der Demulti
plexbildung in plesiochronen Zeitmultiplexsystemen
eingesetzt. Wie in einem Artikel von R. Baschke und
W. Leinweber (Baschke, R. und Leinweber, W.: DSMX 2/8
- Die Realisierung eines plesiochronen Digital-Multi
plexers, TEKADE Technische Mitteilungen (1980)
S. 43-49) dargelegt ist, hat in diesen Systemen
die eingangs genannte Anordnung die Aufgabe, die von
einem Demultiplexer erzeugten Zwischenmultiplex
signale für die weitere Übertragung untersystemge
recht aufzuarbeiten. In den folgenden Ausführungen
wird näher erläutert, was hierunter zu verstehen ist.
Bei der Zerlegung eines Multiplexsignales mit einer
nominellen Bitrate von z. B. 8448 kbit/s (dieses
Signal soll Signal des Obersystems genannt werden)
in vier Multiplexsignale mit der nominellen Bitrate
von 2048 kbit/s (jedes dieser Signale soll Signal
eines Untersystems genannt werden) treten am Ausgang
des Demultiplexers vier Zwischenmultiplex-Signale auf.
Aus jedem Zwischenmultiplex-Signal wird ein Unter
system-Signal gewonnen. Ein Zwischenmultiplex-Signal
und das zugehörige Untersystemsignal unterscheiden
sich dadurch, daß das Zwischenmultiplex-Signal noch
Bits enthält, die nur für die Übertragung im Ober
system erforderlich sind. Solche Bits sind z. B.
Synchronisierbits, Stopfinformationsbits und Stopf
bits. Für die weitere Übertragung in einem Unter
system muß daher ein Zwischenmultiplex-Signal zunächst
von den nun nicht mehr erforderlichen und daher uner
wünschten Bits befreit werden.
Die Löschung dieser Bits wird so vorgenommen, daß in
dem Takt, der einem Zwischenmultiplexsignal zugeordnet
ist, an den Stellen ein Taktimpuls unterdrückt wird,
an denen ein unerwünschtes Bit auftritt; sodann wird
mit diesem lückenbehafteten Takt ein elastischer
Speicher getaktet, an dessen Eingang das Zwischen
multiplex-Signal angelegt ist. Dadurch werden nur die
erwünschten Bits des Zwischenmultiplex-Signales in
die Speicherstellen des elastischen Speichers über
nommen. Dieser Vorgang ist äquivalent zu einem Vor
gang, bei dem ein anisochrones Binärsignal mit einem
an dieses Signal angepaßten Takt in den elastischen
Speicher eingeschrieben wird.
Um nun aus den Bits, die in den elastischen Speicher
eingeschrieben sind, das zugeordnete Untersystemsignal
zu erhalten, werden sie mit einem geglätteten Takt ausge
lesen. Der lückenbehaftete Takt und der geglättete
Takt haben die gleiche mittlere Taktfrequenz, nämlich
2048 kHz, um bei dem oben angegebenen Zahlenbeispiel
zu bleiben.
Weitere Einzelheiten, die zum Verständnis der unten
angegebenen Aufgabenstellung erforderlich sind, sollen
anhand der Fig. 1 erläutert werden. Der obere Teil
der Figur zeigt schematisch einen elastischen Binär
speicher BS, an dessen Eingangsklemmen ein Zwischen
multiplex-Signal DE und ein lückenbehafteter Takt TS
angelegt sind. Mit jedem Taktimpuls des Taktes TS
wird ein sogenannter Schreibzeiger SZ um eine Stellung
weitergestellt. Über den Schreibzeiger SZ werden die
erwünschten Bits des Signales DE zyklisch z. B. in
acht Speicherstellen 1 bis 8 des Speichers BS einge
schrieben.
Verwirklicht ist der Schreibzeiger SZ mit den Speicher
stellen 1 bis 8 durch einen Johnson-Zähler mit acht
Ausgängen, wobei jeder Ausgang mit dem Takteingang
eines Flip-Flops verbunden ist und der Zähler mit dem
Schreibtakt TS getaktet wird.
Mit jedem Impuls des Taktes TS gibt der Zähler an
einem seiner Ausgänge einen Impuls ab, und zwar der
art, daß aufeinanderfolgende Impulse auch an aufeinan
derfolgenden Ausgängen auftreten. Auf diese Weise
werden die erwünschten Bits des Zwischenmultiplex-
Signals DE in zyklischer Reihenfolge an die Q-Ausgänge
der Flip-Flops übernommen.
Analog ist auch der sogenannte Lesezeiger LZ aufgebaut,
mit dem die Zustände an den Q-Ausgängen der Flip-
Flops zyklisch abgefragt und mit einem Lesetakt TL
ausgelesen werden und als serielles Ausgangssignal DA
an einer Ausgangsklemme des Speichers BS anliegen.
Die beiden Takte (zum Ein- und Auslesen), mit denen
jede einzelne Speicherstelle des Speichers BS ange
steuert wird, haben Taktfrequenzen, die 1/8 der Takt
frequenz des Schreibtaktes TS bzw. des Lesetaktes
TL betragen.
Zur Kontrolle über den Stand des Schreibzeigers SZ
wird ein Takt TUS verwendet, mit dem die Bits z. B.
in die erste Speicherstelle eingeschrieben werden,
während der Kontrolle des Lesezeigers LZ ein Takt
TUL dient, mit dem die Bits z. B. aus der fünften
Speicherstelle ausgelesen werden.
Um das Frequenzverhältnis zwischen dem Schrei
kontrolltakt TUS und dem Schreibtakt TS anzudeuten,
liegt in Fig. 1 zwischen den beiden Takten ein Fre
quenzteiler T 1 mit dem Teilungsverhältnis 8 : 1. Ent
sprechendes gilt für den Lesekontrolltakt TUL, den
Lesetakt TL und einen Teiler T 2.
Sind Schriebtakt TS und Lesetakt TL sowie die bei
den Kontrolltakte TUS und TUL nach Frequenz und Phase
gleich, so hat man die Gewißheit, daß der zeitliche
Abstand zwischen dem Schreibzeiger SZ und dem Lese
zeiger LZ unverändert bleibt. Mit zeitlichem Abstand
ist hier die Zeit gemeint, die zwischen den beiden
Zeitpunkten verstreicht, zu denen erst der Lese
zeiger LZ und dann der Schreibzeiger SZ oder umge
kehrt an dieselbe Speicherstelle geschaltet werden.
Als Maßeinheit für diesen Abstand soll im folgenden
die Periodendauer des Lesetaktes TL verwendet wer
den; gleichbedeutend damit ist die Angabe in bit.
Ändert sich die Phasenlage zwischen Schreibtakt TS
und Lesetakt TL und damit die Phasenlage zwischen
den Kontrolltakten TUS und TUL, so ändert sich auch
als Folge davon der zeitliche Abstand zwischen Lese-
und Schreibzeiger. Der Abstand darf nicht beliebige
Werte annehmen, wenn die Umsetzung des Signales DE
in das Signal DA fehlerfrei erfolgen soll. Sind z. B.
Lese- und Schreibzeiger gleichzeitig mit der gleichen
Speicherstelle verbunden, so enthält das Ausgangs
signal DA Fehler.
Zwei wichtige Parameter des elastischen Speichers BS
sind daher die Angaben, wie weit sich eine Takt
flanke des Schreibkontrolltaktes TUS in beiden zeit
lichen Richtungen von der entsprechenden Taktflanke
des Lesekontrolltaktes TUL entfernen darf, ohne daß
Fehler bei der Umsetzung auftreten. Bei einem Spei
cher BS, der nach der oben angedeuteten Art konstru
iert ist, kann - Signallaufzeiten zunächst vernach
lässigt - eine Taktflanke des Schreibkontrolltaktes
TUS bis zu 4 bit vor und bis zu 4 bit hinter der ent
sprechenden Flanke des Lesekontrolltaktes TUL liegen.
Diese maximal erlaubten Phasenabweichungen sind eine
Folge des speziellen inneren Aufbaus des elastischen
Speichers BS, der z. B. als integrierter Baustein
zur Verfügung steht und dessen interne Schaltungs
merkmale deshalb nicht geändert werden können. Die
Angaben über die maximal erlaubten Phasenabweichungen
sind daher als gegeben anzusehen. Bedingt durch Lauf
zeitunterschiede und erforderliche Haltezeiten können
die maximal erlaubten Abweichungen bei einem Speicher
mit acht Speicherstellen z. B. 4,24 bit in der einen
Richtung und 3,19 bit in der anderen Zeitrichtung
betragen. Die erlaubten Abweichungen werden größer,
je mehr Speicherstellen der Speicher BS enthält. Die
tatsächlich auftretenden Phasenabweichungen dürfen
die erlaubten Grenzen nicht überschreiten, wenn die
Umsetzung fehlerfrei bleiben soll.
Elastische Speicher können mit unterschiedlicher Zahl
von Speicherstellen hergestellt werden. In einem
konkreten Anwendungsfall muß die Wahl aus Kosten
gründen oder zur Begrenzung der Verlustleistung auf
einen Speicher mit geringster Speicherstellenzahl
fallen, bei dem noch eine fehlerfreie Umwandlung
eines an einen lückenhaften Takt TL gebundenen
Signales DE in ein isochrones Ausgangssignal DA
möglich ist. Um die Wahl für eine bestimmte Speicher
stellenzahl begründet zu treffen, muß zunächst ab
geschätzt werden, welche tatsächlihen Phasenabwei
chungen maximal zwischen dem Schreibkontrolltakt
TUS und dem Lesekontrolltakt TUL vorkommen können.
Sodann muß geprüft werden, ob die geschätzten Ab
weichungen kleiner sind als die durch den Speicher
BS maximal erlaubten Abweichungen zwischen Schreib-
und Lesekontrolltakt.
Wie die Fig. 1 zeigt, wird der Lesetakt TL mit Hilfe
eines Phasenregelkreises PLL aus dem Schreibtakt TS
gewonnen. Der Phasenregelkreis, dessen Vergleicher V
die beiden Kontrolltakte TUS und TUL zugeführt werden,
regelt den Lesekontrolltakt TUL derart, daß seine
Flanken weitgehend mit den Flanken des Schreibkontrolltaktes
TUS übereinstimmen. Eine genaue Übereinstimmung
läßt sich aus mehreren Gründen nicht erreichen, wie
folgende Überlegungen plausibel machen sollen: Der
Regelkreis PLL der Fig. 1 ist in erster Näherung ein
linearer Regelkreis mit einem Proportionalregler.
Derartige Regelkreise regeln ihre Regelabweichungen
nie zu Null aus, d. h., es besteht immer ein Phasen
unterschied zwischen den beiden Kontrolltakten TUL
und TUS. Dieser Phasenunterschied ist von vornherein
nicht genau angebbar, weil er von der Arbeitsfrequenz
und von den Fertigungstoleranzen des Oszillators VCO
abhängt; sein maximaler Wert läßt sich jedoch ab
schätzen. Zu dieser, unter anderem vom Oszillator VCO
abhängigen Phasenabweichung, kommt eine weitere Ab
weichung hinzu, die sich allgemein aus der hier beab
sichtigten Wirkungsweise des Phasenregelkreises PLL
ergibt und nur vom Schreibtakt TS bzw. vom Schreib
kontrolltakt TUS abhängt. Der Phasenregelkreis PLL
soll nämlich bei unregelmäßiger Folge der Taktflanken
des Schreibkontrolltaktes TUS einen Lesetakt TL
und damit einen Lesekontrolltakt TUL mit möglichst
regelmäßiger Flankenfolge erzeugen. Der gewünschte
Takt mit der regelmäßigen Flankenfolge ergibt sich
aus dem (unregelmäßigen) Schreibkontrolltakt TUS
durch Mittelung über die Flankenlagen. Diese Mit
telung wird vom Phasenregelkreis PLL bei geeigneter
Bemessung seiner Zeitkonstante vorgenommen. Der durch
den Phasenregelkreis PLL nach Fig. 1 erzeugte Lese
kontrolltakt TUL besteht demnach aus dem mittleren
Schreibkontrolltakt , verschoben um eine unter
anderem vom Oszillator VCO abhängige Phase. Daher
setzt sich die tatsächliche Abweichung einer Flanke
des Schreibkontrolltaktes TUS von der entsprechenden
Flanke des Lesekontrolltaktes TUL aus der momentanen
Abweichung des Schreibkontrolltaktes TUS von seinem
Mittelwert und aus der ober erwähnten, u. a. vom
Oszillator VCO abhängigen Abweichung zusammen.
Ergibt sich insgesamt, daß die tatsächliche Phasen
verschiebung zwischen Schreib- und Lesekontrolltakt
in beiden Richtungen kleiner als vier Bit sein wird,
so kann z. B. ein Speicher mit acht Speicherstellen
verwendet werden, wenn bei ihm die maximal erlaubten
Abweichungen in beiden Richtungen 4 bit betragen.
Beträgt jedoch die tatsächliche Verschiebung in einer
Richtung maximal z. B. 5 bit und in der anderen Rich
tung maximal 3 bit, so kann der erwähnte Speicher
nicht mehr in der bisher dargelegten Art und Weise
eingesetzt werden, da Fälle vorkommen können, bei
denen Schreib- und Lesezeiger sich gegenseitig über
holen, das Ausgangssignal also Fehler enthalten wird.
Man muß daher zu einem Speicher BS mit größerer An
zahl von Speicherstellen greifen, um die 5 bit große
Abweichung nach einer Seite auch auffangen zu können.
Für den Ausgleich der Phasenabweichung nach der an
deren Seite steht jedoch bei dem Beispiel mehr Spei
cherraum zur Verfügung als erforderlich ist. Eine
derartige unvollständige Ausnutzung des elastischen
Speichers BS liegt immer dann vor, wenn die Summe
der in positiver und negativer Zeitrichtung tatsäch
lich auftretenden, maximalen Phasenabweichungen kleiner
ist als die entsprechende Summe der maximal er
laubten Abweichungen, jedoch nach einer Seite hin die
tatsächliche Abweichungen größer sind als die er
laubten.
Zu den tatsächlichen Abweichungen zwischen den Flanken
des Schreibkontrolltaktes TUS und des Lesekon
trolltaktes TUL trägt auch der bisher noch nicht er
wähnte Phasenjitter des Schreibtaktes TS bei. Der
Jitter vergrößert die tatsächlichen maximalen Ab
weichungen in beiden Richtungen um den gleichen Be
trag. Daher ist die Speicherausnutzung optimal, wenn
- zunächst ohne Berücksichtigung des Jitters - die
Abstände zwischen den tatsächlich auftretenden, ma
ximalen Abweichungen und den maximal erlaubten in
beiden Richtungen gleich sind, weil der dann noch
ungenutzte Speicherraum vollständig für das Auffangen
des Jitters zur Verfügung steht. In der Regel liegen
die Bedingungen für die vollständige Ausnutzung des
zur Verfügung stehenden Speicherraumes jedoch nicht
vor.
Der Erfindung liegt die Aufgabe zugrunde eine An
ordnung der eingangs genannten Art so zu verändern,
daß der elastische Speicher möglichst wenig Speicher
stellen enthält und der zur Verfügung stehende Spei
cherraum voll ausnutzbar ist.
Diese Aufgabe wird bei einer eingangs genannten An
ordnung durch die Maßnahme gelöst, die dem Kennzei
chen des Anspruchs entnehmbar sind.
Anhand der Figuren und eines Ausführungsbeispieles
soll die Erfindung näher erläutert werden.
Es zeigt:
Fig. 1 eine bekannte Anordnung für den eingangs
genannten Zweck,
Fig. 2 den erfindungsgemäßen Aufbau des Phasen
regelkreises einer eingangs genannten
Anordnung,
Fig. 3 und
Fig. 4 Diagramme zur Verdeutlichung der Wirkungs
weise des Ausführungsbeispieles.
Das erfindungsgemäße Ausführungsbeispiel unterscheidet
sich von der bekannten Schaltung nach Fig. 1 durch
Bauteile im Phasenregelkreis PLL (Fig. 2). Durch
einen Spannungsaddierer AU wird zur Ausgangsspannung
des Vergleichers V des Phasenregelkreises PLL eine
konstante Spannung U addiert; ein integrierender
Regler I erzeugt aus der Summenspannung die Steuer
spannung für den Oszillator VCO. Auf den Wert der
Spannung U wird weiter unten eingegangen. Zunächst
bekommt der Phasenregelkreis - soweit er als linear
angesehen werden kann - durch das Einfügen des
integrierenden Reglers I ein anderes Regelverhalten.
Bekanntlich regelt ein solcher Regelkreis die Regel
differenz zu Null, wenn die Führungsgröße konstant
ist. Nach dem Obengesagten stimmt daher der Lese
kontrolltakt TUL mit dem mittleren Schreibkontrolltakt
überein. Die oben erwähnte, unter anderem
vom Oszillator VCO abhängige Phasenverschiebung
zwischen diesen beiden Takten entfällt. Damit ent
fällt sie auch bei der Abschätzung der tatsächlich
auftretenden Phasendifferenzen zwischen entsprechenden
Flanken des Schreib- und Lesekontrolltaktes. Dies
wiederum hat zur Folge, daß die maximal erlaubte
Phasenabweichung und damit der erforderliche Speicher
raum kleiner sein darf.
Durch die Spannung U wird der Lesekontrolltakt TUL
gegenüber dem Schreibkontrolltakt TUS um eine feste,
von U abhängige Phase verschoben.
Um deutlicher zu machen, von welcher Faktoren der
Wert der Spannung U abhängt, durch den die volle
Speicherausnutzung erreicht wird, soll der Weg näher
beschrieben werden, der vom lückenbehafteten Schreib
takt TS zu einer Aussage über den Wert der Spannung
U führt.
Wie schon erwähnt, erscheinen die Lücken im Schreib
takt TS an den Stellen, an denen das zugehörige
Zwischenmultiplexsignal DE Bits des Obersystemsignales
enthält, die im Untersystemsignal nicht mehr vor
kommen sollen. Hieraus ergibt sich, daß die Verteilung
der Lücken im Schreibtakt von der Rahmenstruktur
des Obersystemsignales abhängt und sich periodisch
mit der Rahmendauer wiederholt. Die Periodizität
wird durch eine zusätzliche Lücke unterbrochen,
die genau dann auftritt, wenn das Zwischenmultiplex
signal DE ein Stopfbit enthält. Ist also der Rahmen
aufbau bekannt, so läßt sich auch der lückenbehaftete
Schreibtakt TS genau angeben. Beim eingangs genannten
Zahlenbeispiel hat der Takt TS pro Rahmendauer 205
oder 206 Taktflanken, je nach dem, ob das zuge
hörige Zwischenmultiplexsignal ein Stopfbit enthält
oder nicht.
Mit dem Schreibtakt TS ist auch der Schreibkontrolltakt
TUS angebbar, d. h., auch die Flankenlagen des
Schreibkontrolltaktes TUS sind eine Folge der Rahmen
struktur. Um die Phasenabweichungen zu bestimmen,
die zwischen dem Schreibkontrolltakt TUS und dem
Lesekontrolltakt TUL allein aufgrund der Rahmen
struktur auftreten können, braucht lediglich der
mittlere Schreibkontrolltakt berechnet zu werden.
Unter Vernachlässigung des Jitters stimmt nämlich
der mittlere Schreibkontrolltakt mit dem Lese
kontrolltakt TUL überein, wenn ein Regelkreis mit
einem integrierenden Regler verwendet wird und die
Spannung U den Wert 0 Volt annimmt.
Bei dieser Rechnung wird die Wirkungsweise eines Phasen
regelkreises mit einem integrierenden Regler simuliert.
Der Verdeutlichung des Rechenvorganges dient Fig. 3.
Das Diagramm a der Fig. 3 zeigt mit durchgezogenen
Linien den Verlauf des Phasenwinkels ϕ für einen
Ausschnitt aus dem Schreibkontrolltakt TUS. Die zu
gehörigen Taktflanken des Schreibkontrolltaktes TUS
sind im Diagramm b eingetragen. Um den Phasenwinkel
des Lesekontrolltaktes TUL unter den oben angegebenen
Voraussetzungen zu erhalten, ist der Polygonzug im
Diagramm a durch eine Gerade derart anzunähern, daß
aufeinanderfolgende Flächenstücke zwischen dem Poly
gonzug und der gesuchten Geraden gleich groß sind.
Aus dieser Geraden, die im Diagramm a als unterbrochene
Linie gezeichnet ist, läßt sich die Lage der Takt
flanken des Lesekontrolltaktes TUL ablesen. Diese Takt
flanken sind im Diagramm c eingetragen; ihre Lage ist
durch die Punkte auf der Geraden des Diagramms a be
stimmt, deren Ordinaten ein Vielfaches von 2 π sind.
Durch einen Vergleich der Diagramme b und c läßt
sich auch die Phasendifferenz zwischen den Flanken
des Lesekontrolltaktes TUS und des Schreibkontrolltaktes
TUL in bit ermitteln.
Welche Phasendifferenz maximal zwischen den Flanken
dieser beiden Takte allein aufgrund der Rahmenstruktur
beim Spannungswert U=0 Volt auftreten kann, zeigt
Diagramm a der Fig. 4. Den Berechnungen wurde ein
Multiplex-Signal mit der nominellen Bitrate von
139264 kbit/s als Obersystemsignal zugrunde gelegt,
und zwar mit einer Rahmenstruktur, wie sie in der
CCITT-Empfehlung G. 751 festgelegt ist.
Im Diagramm a der Fig. 4 zeigt der obere Teil einen
Ausschnitt aus dem ohne Jittereinfluß berechneten
Lesekontrolltakt TUL. Der Ausschnitt hat die ungefähre
Länge einer Periodendauer dieses Taktes. Beginnend
bei der eingezeichneten (positiven) Taktflanke ist
unter dem Ausschnitt für beide Zeitrichtungen ein
Bereich eingetragen, in dem die Taktflanken des
Schreibkontrolltaktes TUS gemäß der Berechnung liegen
können; die eingetragenen Zahlen sind Angaben in bit.
Maximal kann also eine Flanke des Schreibkontrolltaktes
TUS nur aufgrund der Rahmenstruktur der entsprechenden
Flanke des Lesekontrolltaktes TUL um y 1=2,67 bit
vorauseilen oder ihr im Abstand y 2=2,35 bit
folgen.
Das Diagramm b der Fig. 4 zeigt unter einer Taktflanke
des Lesekontrolltaktes TUL die maximal erlaubte
Abweichung des Schreibkontrolltaktes TUS für beide
Zeitrichtungen. In negativer Richtung beträgt diese
Abweichung x 1=4,24 bit und in positiver Richtung
x 2=3,19 bit. Kommen zu den rahmenbedingten Ab
weichungen nach Diagramm a noch die jitterbedingten
Abweichungen hinzu, so dürfen diese - wie ein Vergleich
der Diagramme a und b zeigt - höchstens 3,19 bit
-2,33 bit=0,84 bit in beiden Richtungen betragen,
weil für größeren Jitter die erlaubten Abweichungen
in positiver Richtung überschritten würden. In
negativer Zeitrichtung jedoch bestünden zwischen den
tatsächlichen Abweichungen und den erlaubten eine
unausgenutzte Differenz von 0,7 bit.
Wird nun der Wert der Spannung U derart gewählt, daß
der Lesekontrolltakt TUL gegenüber dem Schreibkon
trolltakt TUS um
verschoben wird, so haben die maximalen rahmenbedingten
Abweichungen in beiden Richtungen den gleichen Abstand
von den maximal erlaubten Abweichungen, nämlich 1,21 bit.
Anstelle von 0,84 bit stehen nun - bei Verwendung
des gleichen Speichers - 1,21 bit pro Zeitrichtung
zur Verfügung, um Phasenjitter aufzufangen. Die
Relationen, die sich nach der Phasenverschiebung des
Lesekontrolltaktes TUL um 0,37 bit ergeben, sind im
Diagramm c der Fig. 4 abgebildet. Der obere Teil
zeigt wiederum einen Ausschnitt aus dem Lesekon
trolltakt TUL, dessen positive Flanke gegenüber dem
Zeitpunkt, der die mittlere Lage der Flanken des
Schreibkontrolltaktes TUS angibt, um 0,37 bit ver
schoben ist. Der untere Teil des Diagrammes c gibt
nochmals die Bereiche an, innerhalb derer die er
laubten Abweichungen zwischen entsprechenden Flanken
der Takte TUS und TUL liegen. Nach der Phasenver
schiebung des Lesekontrolltaktes TUL um 0,37 bit liegt
der gesamte Bereich der rahmenbedingten Abweichungen
in der Mitte des Bereiches, der von allen erlaubten
Abweichungen bestimmt ist.
Der genaue Wert der Spannung U, der die Phasenver
schiebung von 0,37 bit bewirken soll, hängt von
den Eigenschaften des Phasenvergleichers V ab. Für
Phasenverschiebungen der hier beschriebenen Art
liegen die erforderlichen Spannungen betragsmäßig
in der Größenordnung von 0,5 Volt.
Claims (2)
- Anordnung zur Umsetzung eines anisochronen binären Eingangssignales (DE) in ein isochrones binäres Aus gangssignal (DA), bei der
- A) die Binärwerte des Eingangssignales (DE) mit einem an dieses Signal (DE) angepaßten Schreibtakt (TS) zyklisch in n Speicherstellen eines Binärspeichers (BS) eingeschrieben werden,
- B) die in den Binärspeicher (BS) eingeschriebenen Binär werte zyklisch mit einem Lesetakt (TL) ausgelesen werden,
- C) der Lesetakt (TL) aus dem Schreibtakt (TS) durch Glättung mit Hilfe eines Phasenregelkreises (PLL) gewonnen wird,
- D) dem Phasenvergleicher (V) des Regelkreises (PLL) der im Verhältnis n : 1 untersetzte Schreibtakt als Schreibkontrolltakt (TUS) und der im gleichen Verhältnis untersetzte Lesetakt als Lesekontroll takt (TUL) zugeführt wird und mit dem Schreibkon trollakt (TUS) in eine erste vorbestimmte Speicher stelle des Binärspeichers (BS) eingeschrieben wird und mit dem Lesekontrolltakt (TUL) eine zweite vor bestimmte Speicherstelle ausgelesen wird, wobei, bedingt durch den Aufbau des Speichers (BS), die Taktflanken des Schreibkontrolltaktes (TUS) denen des Lesekontrolltaktes (TUL) maximal um x 1 bit vorauseilen oder um x 2 bit nacheilen dürfen, ohne daß Fehler bei der Umsetzung des Eingangssignales (DE) in das Ausgangssignal (DA) auftreten, und wo bei die Flanken des Schreibkontrolltaktes (TUS), bedingt durch die unperiodische Lage der Taktflanken des Schreibtaktes (TS), von ihrer mittleren Flanken lage in negativer Zeitrichtung maximal um y 1 bit und in positiver Zeitrichtung maximal um y 2 bit ab weichen,
- dadurch gekennzeichnet,
- E) daß am Ausgang des Phasenvergleichers (V) ein Addierer (AU) vorgesehen ist, der zur Ausgangs spannung des Vergleichers (V) eine konstante Spannung (U) addiert,
- F) daß zwischen dem Addierer (AU) und dem spannungs gesteuerten Oszillator (VCO) des Phasenregelkreises (PLL) ein Regler mit I-Verhalten (I) liegt, mit dem die von der Regelabweichung abhängiger Ausgangas spannung des Vergleichers (V) und die konstante Spannung (U) aufintegriert werden,
- G) daß der Wert der konstanten Spannung (U) so be messen ist, daß der Lesekontrolltakt (TUL) gegen über dem Schreibkontrolltakt (TUS) eine Phasenver schiebung der Größe bit er fährt, wobei die zeitliche Richtung der Phasenver schiebung durch das Vorzeichen dieser Größe be stimmt ist.
Priority Applications (1)
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DE19833315372 DE3315372A1 (de) | 1983-04-28 | 1983-04-28 | Anordnung zur umsetzung eines anisochronen binaeren eingangssignales in ein isochrones binaeres ausgangssignal |
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Application Number | Priority Date | Filing Date | Title |
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DE19833315372 DE3315372A1 (de) | 1983-04-28 | 1983-04-28 | Anordnung zur umsetzung eines anisochronen binaeren eingangssignales in ein isochrones binaeres ausgangssignal |
Publications (2)
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DE3315372A1 DE3315372A1 (de) | 1984-10-31 |
DE3315372C2 true DE3315372C2 (de) | 1988-12-22 |
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ID=6197555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19833315372 Granted DE3315372A1 (de) | 1983-04-28 | 1983-04-28 | Anordnung zur umsetzung eines anisochronen binaeren eingangssignales in ein isochrones binaeres ausgangssignal |
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DE3315372A1 (de) | 1984-10-31 |
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