DE3313163A1 - Halbleiteranordnung und verfahren zu ihrer herstellung - Google Patents

Halbleiteranordnung und verfahren zu ihrer herstellung

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Description

Zugelassene v'erveier /or dem Europatschen Patentamt ■
TOKYO SHIBAURA DENKI
KABUSHIKI KAISHA
Kawasaki /JAPAN · . _„_.-_.
Tg- _ sy.yc^L'CtJ-5·'
CKJ-57P1111-2
12.. April 1983/wa
Halbleiteranordnung und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine Halbleiteranordnung mit einem auf einem isolierenden Substrat aus Saphir oder dgl. ausgebildeten Halbleiterelement sowie ein Verfahren zu ihrer Herstellung.
■ :
Eine Halbleiteranordnung dieser Art, z.B. ein n-Kanal-MOS/ SOS, wird üblicherweise auf die nachstehend beschriebene Weise hergestellt.
TO Gemäß Fig. IA wird zunächst eine epitaxiale Siliziumschicht 2 auf einem Saphir-Substrat 1 gezüchtet. Sodann werden durch Ablagern (Aufdampfen) und Musterbildung von
* * «ft
und Si-jN^-Schichten aufeinanderfolgend Si3N4- und S1O2-Schichtmuster 3 bzw. 4 geformt. Die Siliziumschicht 2 wird dann mittels eines KOH-Ätzmittels anisotrop geätzt, wobei die Si3N4- und SiC^-Schichtmuster 3 bzw. 4 als Maske dienen (vgl. Fig. 1B). Hierauf werden eine Oxidschicht 5 und eine durch letztere getrennte inselförmige Siliziumschicht 6 durch Wärmebehandlung bei hoher Temperatur und in einer Sauerstoffatmosphäre geformt, wobei das Si3N4~Schichtmuster 3 als Antioxidationsmaske dient (vgl. Fig. 1C). . ·
Anschließend werden die Si3N4- und SiC>2~Schichtinuster 3 bzw. 4 abgetragen und durch Ionenimplantation eines p-Typ-Fremdatoms, z.B. Bor, und hierauf folgende Wärmebehandlung der Anordnung eine sich an die Oberfläche der inselförmigen Siliziumschicht 6 anschließende Gate-Oxid-. schicht 7 in einem Kanalbildungsbereich der Schicht 6 ausgebildet (vgl. Fig. 1D). Gemäß Fig. 1E wird dann eine phosphordotierte polykristalline Siliziumschicht auf die gesamte Oberfläche aufgebracht und danach zur Ausbildung einer Gate-Elektrode 8 einer Musterbildung unterworfen. Weiterhin werden η -Source-und-Drainzonen 9 bzw. 10 durch Ionenimplantation von Arsen unter Verwendung der Gate-Elektrode 8 und der Oxidschicht 5 als Maske sowie durch nächfolgende Aktivierung ausgebildet (Fig. 1E). Hierauf werden nacheinander eine im Vakuum chemisch aufgedampfte bzw. CVD.-SiO2-Schicht 11 und eine Borphosphorsilicid- bzw. BPSG-Schicht 12 auf die Gesamtoberfläche aufgebracht, wonach die BPSG-Schicht 12 zur Glättung der Oberfläche angeschmolzen wird. Durch die Schichten 12, 11 und 7 hindurch werden Kontaktlöcher 12 geformt. Danach wird im Vakuum auf die Gesamtoberfläche eine Aluminiumschicht aufgedampft und hierauf einer Musterbildung unter-
IO IUO
- 6-
worfen, um Aluminiumleitungen bzw. -leiter 14 und 15 auszubilden, welche die Kontaktlöcher 13 ausfüllen und mit Source- und Drainzonen 9 bzw. 10 verbunden sind (vgl. • Fig. 1F) .
Bei der auf diese Weise hergestellten Halbleiteranordnung besitzt jedoch der Grenzflächenbereich zwischen dem Saphir-Substrat 1 und der Siliziumschicht 2 (d.h. de.r. inselförmigen Siliziumschicht 6) ein unvollkommenes. Kristallgefüge, so daß er einer Invertierung oder Umkehrung unterliegt und den sog. Rück- oder Sperrkanalstrom (back-· channel current) hervorruft, der zwischen Source-· und Drainzone 9 bzw. 10 fließt. Zudem wird dabei die Beweglichkeit bzw. Mobilität herabgesetzt. Es wird angenommen, daß das unvollkommene Kristallgefüge hauptsächlich den folgenden drei Ursachen zuzuschreiben ist:
1. Fehlanpassung des Kristalls:
Die· (100)-Ebene der Siliziumschicht 2 wächst auf der (iT02)-Ebene des Saphir-Substrats 1, wobei aus diesem Unterschied im Kristallgefüge eine Fehlanpassung von etwa 12,5% resultiert.
2. Einwirkung des Saphir-Substrats:
Die Siliziumschicht 2 wird unter Verwendung von ' Silangas (SiH^-Gas) epitaxial auf der Oberfläche des Saphir-Substrats 1 gezüchtet, so daß dabei die folgenden Sekundär- oder Nebenreaktionen auftreten:
2Si + Al2O3 -P· Al-O + 2SiO
- r- J.
1. und
2H2 + Al2O3 -+■ Al2O + 2H2O
Die Hauptreaktion wird durch diese Nebenreaktion ungünstig beeiflußt.
3. Mechanische Spannung:
Der thermische Ausdehnungskoeffizient des Saphir-Substrats 1 ist etwa doppelt so groß wie derjenige der Siliziumschicht 2. Wenn daher das SOS-Plättchen von einer hohen Temperatur schnell abgekühlt wird, gerät das Saphir-Substrat 1, unter eine Druckspannung, wodurch in die Siliziumschicht 2 Fehler eingeführt werden.·
Zur Ausschaltung dieses Mangels wurde bereits vorgeschlagen, gemäß Fig. 2 eine epitaxiale Einkristallschicht auf dem Saphir-Substrat 1 zu züchten und eine Oxidschicht im Anschluß an die Grenzfläche zwischen Substrat 1 und Siliziumschicht auszubilden, beispielsweise durch Ionenimplantation von Sauerstoff mit einer Beschleunigungs-
18 spannung von 150 keV und einer Dosis von 1,2 χ 10 /cm
und anschließende zweistündige Wärmebehandlung der Anord-25. nung bei 115O°C. Das auf diese Weise hergestellte SOS-Plättchen wird dann zur Herstellung des n-Kanal-M0S/S0S auf die oben beschriebene Weise benutzt. In diesem Fall kann der Drainstreustrom bis zu einem gewissen Grad verringert werden. Andererseits lassen sich jedoch Al2O und andere Produkte der angegebenen Nebenreaktionen nicht wirksam vermeiden.
Es ist auch bekannt, zur Schwellenwertsteuerung durch Ionenimplantation Bor in die inselförmige Siliziumschicht einzubringen und auch die Ionenimplantation von Bor in
der Weise durchzuführen, daß ein Spitzenwert (peak) in der Grenzfläche zwischen dem Saphir-Substrat und der inselförmigen Siliziumschicht vorhanden ist, um damit die Inversion, oder Umkehrung in der Nähe der Grenzfläche zu verhindern. Andererseits besteht jedoch ein zunehmender Bedarf nach einer Verkleinerung der Dicke der Siliziumschicht, was Schwierigkeiten bezüglich der Steuerung des Fremdatomprofils zwischen der Oberfläche der Siliziumschicht und seiner Grenzfläche mit dem Saphir-Substrat aufwirft. Da zudem die Ionenimplantation zweimal durchgeführt wird, ist die Wahrscheinlichkeit für· die Einführung von Fehlern oder Defekten größer.
Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleiteranordnung, insbesondere mit einem auf einem isolierenden Substrat ausgebildeten Halbleiterelement, z.B. eines MOS/SOS, bei dem der Drainstreustrom verringert und die Mobilität verbessert sein können, sowie eines Verfahrens zur Herstellung einer solchen Halbleiteranordnung .
Diese Aufgabe wird bei einer Halbleiteranordnung mit ■ einem isolierenden Substrat, einem auf letzterem ausgebildeten Halbleiterelementbereich und einer im Bereich bzw. in der Nähe (in the neighborhood) der Grenzfläche zwischen Substrat und Halbleiterelementbereich geformten Isolierschicht erfindungsgemäß dadurch gelöst, daß die Isolierschicht eine Yttrium- oder eine Lanthanidschicht enthält.
Gegenstand der Erfindung ist auch ein Verfahren zur Herstellung einer Halbleiteranordnung mit einem auf einem isolierenden Substrat ausgebildeten Halbleiterelement,
-»■-α-
das darin besteht, daß auf einem isolierenden Substrat eine Halbleiterschicht ausgebildet wird, durch lonenimplantation Yttrium und Sauerstoff oder ein Lanthanidelement und Sauerstoff in den Bereich der Grenzfläche zwischen dem Substrat und der Halbleiterschicht eingebracht werden und in der Nähe der Grenzfläche eine yttrium oder ein Lanthanidelement: enthaltende.Isolierschicht geformt wird.
Grundsätzlich werden erfindungsgemäß eine Halbleiter-. ■ schicht auf einem isolierenden Substrat gezüchtet, Yttrium und Sauerstoff oder ein Lanthanidelement und
15' Sauerstoff durch Ionenimplantation in den Bereich der ' Grenzfläche zwischen dem Substrat und der Halbleiterschicht eingebracht und die Anordnung sodann wärmebehandelt, wodurch der den Drainstreustrom und die Abnahme der Mobilität hervorrufende instabile Zustand des Be-. reichs der Grenzfläche zwischen dem isolierenden Substrat und der Halbleiterschicht verbessert wird.
Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis 1F Schnittansichten zur Verdeutlichung eines bisherigen Verfahrens zur Herstellung eines MOS/SOS,
30
Fig. 2 eine Schnittansicht eines bisherigen MOS/SOS,
Fig. ' 3A bis 3E Schnittansichten zur Veranschaulichung eines' Verfahrens zur Herstellung eines MOS/SOS gemäß der Erfindung und
Fig. 4 und 5 graphische Darstellungen der I~o-V\,c-Kennlinien eines erfindungsgemäßen und eines · bisherigen MOS/SOS.
Die Fig. 1A bis 1F und 2 sind eingangs bereits erläutert worden.
Nachstehend ist ein spezielles Beispiel für die Herstellung eines n-Kanal-MOS/SOS gemäß der Erfindung beschrie-" ben.
1. Eine Siliziumschicht 22 mit einer Kristallorientierung in der (100)-Ebene oder -Fläche wird mit einer Dicke von 0,6 μπ\ epitaxial auf der Oberseite eines Saphir-Substrats (0C-Al^O3) 21 mit Kristallorientierung in der (1TO2)-Ebene und mit einer Dicke von 600 um mittels Pyrolyse von Silan (SiH4) gezüchtet (vgl. Fig.
3A). Sodann wird unter Verwendung von Yttriumchlorid (YCl3) als Ionenquelle oder -lieferant Yttrium (Y) durch Ionenimplantation durch Si3N4- und SiOA-Schichten 24 bzw. 23 in die Siliziumschicht 22 eingebracht, wobei die Beschleunigungsenergie so gesteuert oder eingestellt wird, daß die Konzentration 10 /cm beträgt. Weiterhin wird durch Ionenimplantation und unter Steuerung der Beschleunigungsenergie auf dieselbe Weise wie bei der Yttrium-Ionenimplantation Sauerstoff eingeführt. Anschließend werden auf der Siliziumschicht 22 nacheinander eine SiCU-Schicht 23 mit einer Dicke von 60 nm und eine Si3N4~Schicht 24 mit einer Dicke von 450 nm ausgebildet.
2. Die Si3N4- und SiO2~Schichten 24 bzw. 23 werden nach Photoätzverfahren einer Musterbildung unterworfen, um
- -er-
entsprechende Schichtmuster 25 bzw. 26 zu bilden (vgl. Fig. 3B). Unter Verwendung der Schichtmuster 25 und 26 als Maske wird dann die Siliziumschicht etwa 0,3 μΐη (tief) geätzt.
3. Im Bereich des weggeätzten Abschnitts der Siliziumschicht 22 wird dann durch zehnstündige thermische Oxidation bei einer Temperatur von 90O0C und unter Heranziehung des Si3N .-Schichtmusters 25 als Maske eine Oxidschicht 27 ausgebildet (vgl. Fig. 3C). Die Si3N4- und SiO^Schichtmuster 25 bzw.. 26 werden nacheinander entfernt, worauf eine 50 nm dicke Gate-Oxidschicht 2 9 durch einstündige thermische Oxidation bei 9500C so geformt wird, daß sie die durch die Oxidschicht 27 getrennte oder isolierte inselförmige Siliziumschicht 28 bedeckt. Bei den beiden Wärmebehandlungen zur Ausbildung der Oxidschicht 27 und der Gate-Oxidschicht 28 reagieren Yttrium und Sauerstoff, die vorher durch Ionenimplantation eingeführt worden sind, mit Aluminium und Sauerstoff des Saphir-Substrats 21 unter Bildung einer Yttrium enthaltenden Isolierschicht 30. Obgleich der Grund dafür nicht voll geklärt ist, wird angenommen, daß bei einer Temperatur in der Nähe von 10000C Yttriumoxid (Y3O3) und Aluminiumoxid (Al2O3) zu bestimmt proportionalen (definite-proportional) Verbindungen, wie 2Y2O3 · Al2O3, 3Y2O3 · 5Al2O3 und 5Al3O3 + «c— Al2O3, und zu unbestimmt proportionalen Verbindungen, wie
Y Al O (mit x, y und ζ = positive ganze Zahlen), umx y ζ
gesetzt und diese Verbindungen unter Bildung der Isolierschicht 30 in den amorphen Siliziumschichtbereich eingeführt werden.
35
4. Anschließend wird ein p-Typ-Fremdatom, wie Bor, durch Ionenimplantation selektiv durch die Gate-Oxidschicht 29 in einen Kanalbildungsbereich in der inseiförmigen Siliziumschicht 23 eingebracht und hierauf aktiviert. Danach wird eine phosphordotierte polykristalline Siliziumschicht auf die Gesamtfläche der Anordnung aufgebracht, z.B. aufgedampft und dann einer Musterbildung unterworfen, um eine Gate-Elektrode 31 auszubilden (vgl. Fig. 3D). Sodann wird ein n-Typ-Fremdatom, z.B. Arsen, durch Ionenimplantation unter Heranziehung der Gate-Elektrode 31 als Maske durch die Gate-Oxidschicht 29 hindurch selektiv in die inselförmige Siliziumschicht 28 eingeführt und hierauf aktiviert, wobei η -Typ-Source- und -Drainzonen 32 bzw. 33 ausgebildet werden (vgl. Fig. 3D).
5. Im Anschluß daran werden eine im Vakuum chemisch aufgedampfte bzw. CVD-SiOj- und eine Borphosphorsilicid- bzw. BPSG-Schicht 34 bzw. 35 nacheinander auf die gesamte Plättchenoberfläche aufgetragen, und die · Schicht 35 wird durch Anschmelzen geglättet bzw. abgeflacht (flattened) (vgl. Fig. 3E). Danach werden die Schichten 35, 34 und 29 durchsetzenden Kontaktlöcher 36 geformt. Auf die gesamte Oberfläche wird eine Aluminiumschicht aufgetragen und einer Musterbildung unterworfen, um Aluminiumleitungen bzw. -leiter 37 und 38 zu formen, welche die Kontäktlöcher 36 ausfüllen und mit Source- bzw. Drainzone 32 bzw. 33 verbunden sind. Schließlich wird ein PSG-Schicht 39 auf die gesamte Oberfläche aufgebracht, worauf der n-Kanal-MOS/SOS fertiggestellt ist. ·
Der Drainstrom (I~o) des auf oben beschriebene Weise her-
Uo
gestellten MOS/SOS (mit Kanallänge von 2 μΐη und Kanalbreite von 100 um) wird durch Anlegung einer Spannung von +5 V an die Drainzone 33 und Änderung der an der Gate-Elektrode 31 anliegenden Spannung (V„c) untersucht bzw. gemessen,Fig. 4 veranschaulicht die IDg-VGS-Kennlinien der erfindungsgemäßen MOS/SOS (Kurve A) und eines n-Kanal-MOS/SOS ohne Isolierschicht im Bereich bzw. in der Nähe der Grenzfläche zwischen dem Saphir-Substrat und der Isolierschicht (Kurve B). Ersichtlicherweise ist er-. findungsgemäß der Drainstreustrom gegenüber dem bisherigen MOS/SOS erheblich, nämlich um etwa zwei Dezimalstellen, verringert.
■ · ■ Der zusammen mit Sauerstoff durch Ionenimplantation eingeführte Stoff ist nicht auf Yttrium beschränkt; ähnliche Wirkungen können mit einem Lanthanidelement ähnlicher chemischer Eigenschaften erzielt werden, z.B. mit Lanthan, Cer,"Praseodym, Neodym, Samarium, Europium, Gadolinium, Terbium, Thorium, Ytterbium oder Lutetium.
Fig. 5 veranschaulicht die !-.„-V^-Kennlinie eines nach
■ ■ ' US Cab
demselben Verfahren wie bei der Ausführungsform nach Fig.
3A bis 3E hergestellten n-Kanal-MOS/SOS, bei dem jedoch anstelle von YCl3 als Ionenquelle Lanthanchlorid (LaCl3) verwendet wurde und bei dem an der Drainzone 33 eine Spannung von +5 V anliegt. In Fig. 5 stehen die Kurve A für die Kennlinie des erfindungsgemäßen MOS/SOS und die Kurve B für die Kennlinie eines MOS/SOS ohne Isolierschicht im Bereich der Grenzfläche zwischen dem isolierenden. Substrat und der inselförmigen Siliziumschicht. Wie im Fall von Fig. 4 kann dabei der Drainstrom IDS gegenüber der bisherigen Anordnung ebenfalls um etwa zwei Dezimalstellen kleiner sein.
- ur-
Beschleunigungsenergie und Dosis können so eingestellt werden, daß die Konzentration an Yttrium oder eines Lanthanidmetails im Bereich von 1017 - iO22/cm3 liegt. Die Wärmebehandlungstemperatur kann unter 14OO°C, aber auf einem für die Ausbildung der Isolierschicht ausreichend großen Wert, d.h. über etwa 9000C, gehalten werden.
Die Erfindung ist nicht auf die Herstellung eines n-Kanal-MOS/SOS beschränkt, sondern auch auf p-Kanal-MOS/SOSs und CMOS/SOSs anwendbar.
Mit der Erfindung wird somit eine Halbleiteranordnung, etwa ein MOS/SOS, geschaffen, bei dem der Drainstreustrom verringert und die Beweglichkeif bzw. Mobilität verbessert sind.
Leerseite

Claims (9)

PATENTANSPRÜCHE :
1. . Halbleiteranordnung mit einem isolierenden Substrat (21), einem auf letzterem ausgebildeten Halbleiterelementbereich (28) und einer im Bereich bzw. in der Nähe (in the neighborhood) der Grenzfläche zwischen· Substrat und Halbleiterelementbereich geformten Isolierschicht,
dadurch gekennzeichnet , daß die Isolierschicht -(30) eine Yttrium- oder Lanthanidschicht enthält.
2. Halbleiteranordnung nach Anspruch 1,
dadurch gekennzeichnet , daß das isolierende Substrat (21) aus Saphir besteht.
3. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß im Halbleiterelementbereich (28) ein MOS-Transistor ausgebildet ist.
4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet , daß im Halbleiterelementbereich (28) ein CMOS ausgebildet · ist.
5. Halbleiteranordnung nach Anspruch 1,
dadurch gekennzeichnet , daß die Konzentration der Yttrium- oder Lanthänidschicht im
17 22 3
Bereich von 10 - 10 /cm liegt.
6. Verfahren zur Herstellung einer Halbleiteranordnung
mit einem in einem isolierenden Substrat ausgebildeten Halbleiterelement, bei dem auf einem isolierenden Substrat (21) eine Halbleiterschicht (22) ausgebildet und im Bereich bzw. in der Nähe der Grenzfläche zwischen Substrat (21) und Halbleiterschicht (22) eine Isolierschicht geformt werden,
dadurch gekennzeichnet , daß bei der Formung der Isolierschicht (30) durch Ionenimplantation Yttrium und Sauerstoff oder .ein Lanthanidmetall und Sauerstoff in den Bereich der Grenzfläche zwischen Substrat und Halbleiterschicht (22) eingeführt werden und daß die erhaltene Anordnung wärmebehandelt und dabei im Bereich der Grenzfläche als Isolier-
schicht (30) eine Yttrium oder Lanthanidmetall enthaltene Isolierschicht geformt wird. 5
7. Verfahren nach Anspruch 6,
dadurch gekennzeichnet , daß die Temperatur bei der Wärmebehandlung von 900 - 14OO°C liegt. 10
8. Verfahren nach Anspruch 6,
dadurch gekennzeichnet , daß die Ionenimplantation unter solchen Beschleunigungsenergie- und Dosisbedingungen erfolgt, daß die Konzentra-. tion an Yttrium oder Lanthanidmetall im Bereich von 1017 - 1022/cm3 liegt.
9.. Verfahren nach Anspruch 8, dadurch gekenn zeichnet , daß die · ionenimplantation mit einer auf 150 keV eingestellten
18 Beschleunigungsspannung und einer auf 1,2 χ 10 /cm eingestellten Dosis erfolgt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996010842A1 (fr) * 1994-09-30 1996-04-11 Aktsionernoe Obschestvo Zakrytogo Tipa 'vl' Transistor a effet de champ du type metal - dielectrique - semi-conducteur

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986002202A1 (en) * 1984-09-28 1986-04-10 Motorola, Inc. Charge storage depletion region discharge protection
USH569H (en) 1984-09-28 1989-01-03 Motorola Inc. Charge storage depletion region discharge protection
US4733482A (en) * 1987-04-07 1988-03-29 Hughes Microelectronics Limited EEPROM with metal doped insulator
US5024965A (en) * 1990-02-16 1991-06-18 Chang Chen Chi P Manufacturing high speed low leakage radiation hardened CMOS/SOI devices
US5643804A (en) * 1993-05-21 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a hybrid integrated circuit component having a laminated body
US7858459B2 (en) 2007-04-20 2010-12-28 Texas Instruments Incorporated Work function adjustment with the implant of lanthanides
US7807522B2 (en) * 2006-12-28 2010-10-05 Texas Instruments Incorporated Lanthanide series metal implant to control work function of metal gate electrodes

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6614657A (de) * 1966-02-11 1967-08-14
IT7826422A0 (it) * 1977-09-22 1978-08-02 Rca Corp Circuito integrato planare a silicio su zaffiro (sos) e metodo per la fabbricazione dello stesso.
JPS5721856B2 (en) * 1977-11-28 1982-05-10 Nippon Telegraph & Telephone Semiconductor and its manufacture
US4177084A (en) * 1978-06-09 1979-12-04 Hewlett-Packard Company Method for producing a low defect layer of silicon-on-sapphire wafer
US4178191A (en) * 1978-08-10 1979-12-11 Rca Corp. Process of making a planar MOS silicon-on-insulating substrate device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NICHTS-ERMITTELT *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996010842A1 (fr) * 1994-09-30 1996-04-11 Aktsionernoe Obschestvo Zakrytogo Tipa 'vl' Transistor a effet de champ du type metal - dielectrique - semi-conducteur

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US4494996A (en) 1985-01-22
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FR2525031B1 (fr) 1987-01-30
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