DE3200752C2 - - Google Patents

Description

Die Erfindung betrifft einen programmierbaren Teiler, insbe­ sondere zur Anwendung in PLL-Schaltkreisen, gemäß dem Oberbe­ griff des Anspruchs 1.

Es sind bereits programmierbare Teiler bekannt, die einen Zähler enthalten, der von der Stelle Null beginnend die zu teilenden Impulse zählt. Mittels eines Komparators wird der Zählerstand mit einem binär codierten Eingabewert vergli­ chen. Bei Gleichheit des Zählerstandes und des Eingabewertes erscheint am Ausgang des Komparators ein Ausgangssignal. Der Zähler wird durch diesen Ausgangsimpuls auf den Ausgangswert zurückgesetzt, so daß der Zählvorgang von neuem beginnt. Durch den binär codierten Eingabewert ist festgelegt, nach wieviel Impulsen am Eingang des Zählers am Ausgang des Kompa­ rators ein Ausgangsimpuls entsteht. Der Eingabewert ent­ spricht also dem Teilungsverhältnis.

Aus der DE-OS 27 19 147.5 ist auch ein programmierbarer Im­ pulsteiler mit Eingabe/Speichermitteln bekannt, bei dem der Inhalt der Eingabe/Speichermittel bei jedem "gleich"-Ergeb­ nis des Komparators um einen dem Teilungsverhältnis entspre­ chenden Wert aufgestockt wird. Mit dieser Schaltung kann zwar die Eingangsfrequenz des programmierbaren Teilers gegen­ über anderen bekannten Schaltungen erhöht werden, jedoch ist der Aufwand relativ hoch.

In der DE-OS 26 29 750 ist ein programmierbarer Teiler be­ schrieben, bei dem die Rückkopplung eines Schieberegisters durch Steuersignale beeinflußbar ist. Bei diesem bekannten programmierbaren Teiler sind die Ausgangssignale des Teilers so steuerbar, daß unterschiedliche Teilungsfaktoren reali­ siert werden können. Das Ausgangssignal wird bei diesem Tei­ ler ausnahmslos am ersten Ausgang des Schieberegisters abge­ griffen.

Dabei ist es von Nachteil, daß bei diesem bekannen Teiler die Ausgangssignale durch mehrere hintereinander geschaltete Gatter soweit verzögert werden, daß als Folge die maximal zulässige Eingangsfrequenz stark begrenzt ist. Bei zu hoher Eingangsfrequenz stellt sich daher das erwünschte Potential am Ausgang nicht innerhalb einer Periode des Taktsignales, also der Eingangsfrequenz, ein. Zumindest jeweils zwei Schie­ beregisterausgänge werden bei dem bekannten Teiler zum Bil­ den eines Rückkopplungssignals zusammengeschaltet, was sich als relativ aufwendig darstellt. Ein weiterer Nachteil er­ gibt sich daraus, daß die Anzahl der erforderlichen Gatter steigt, wenn eine Vielzahl von Teilungsfaktoren durch ent­ sprechende Steuersignale realisiert werden soll.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, eine Schaltung für einen programmierbaren Teiler zu schaffen, die bei gleichzeitig hoher erreichbarer Eingangsfrequenz ei­ nen geringen Schaltungsaufwand erfordert. Diese Aufgabe wird durch die in Anspruch 1 angegebenen Maßnahmen gelöst.

Während beim Stand der Technik gemäß DE-OS 26 29 750 immer mindestens zwei Ausgangssignale des Schieberegisters mitein­ ander kombiniert werden, um das gewünschte Rückkopplungssi­ gnal zu erhalten, wird bei dem programmierbaren Teiler gemäß der Erfindung zu jedem programmierten Teilungsverhältnis nur jeweils ein einziger Schieberegisterausgang zur Rückkopplung an dessen Eingang geschaltet.

Durch Umschalten zwischen den Schiebregisterausgängen läßt sich auf verblüffend einfache Weise ein gewünschtes Teilungs­ verhältnis programmieren. Zugleich wird durch das Umschalten auch das Ausgangssignal an demjenigen Ausgang des Schiebregi­ sters abgegriffen, über den der Umlaufimpuls geleitet ist. Dadurch treten die im Stand der Technik nachteiligen Verzöge­ rungen durch mehrere hintereinander geschaltete Gatter bei dem erfindungsgemäßen Teiler nicht auf.

Die Erfindung ist insbesondere bei PLL-IC′s mit programmier­ barem Teiler anwendbar. Gegenüber der Schaltung der DE-OS 26 29 750 und der DE-OS 27 19 147.5 ist ein wesentlich verringerter Aufwand notwendig.

Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spieles näher erläutert. Dabei zeigt

Fig. 1 eine Darstellung der Erfindung,

Fig. 2 eine Decoder-Schaltung,

Fig. 3 eine Zuordnungstabelle,

Fig. 4 eine Darstellung der Steuerschaltung,

Fig. 5 ein Impulsdiagramm,

Fig. 6 eine Tabelle zur Darstellung der Signale A, B, C und

Fig. 7 eine Tabelle zur Zuordnung von Sollwerten zu Teilungsfaktoren.

In Fig. 1 ist der prinzipielle Aufbau des programmierbaren Teilers dargestellt. Nach dem Einschalten oder bei jeder Än­ derung des Sollwertes (der Werte x und y) wird zunächst das Schieberegister 1 mit dem Signal A über den Cleareingang des Schieberegisters 1 gelöscht. Danach schaltet das Signal B den Dateneingang 3 des Schieberegisters 1 über den Schalter 4 kurzzeitig auf positives Potential. Das Signal B schaltet über das ODER-Gatter 5 den Schalter durch, derart, daß die Eingangsfrequenz auf den Clock­ eingang 7 des Schieberegisters 1 gelegt ist. Der nächste Taktimpuls setzt dann das Schieberegister 1 auf den Wert 0001. Unmittelbar danach erhält das Signal B den Wert 0, und nun werden mit dem Signal C die Schalter 6 und 8 ge­ schlossen. Das Schieberegister 1 arbeitet dann als pro­ grammierbarer Ringteiler, wobei die Länge des Schiebere­ gisters durch die Schalter 9 bis 12 bestimmt werden kann.

Wenn der Schalter 9 geschlossen ist, wird die Eingangs­ frequenz, die an der Klemme 13 anliegt, unmittelbar an die Klemme 14 gelegt, so daß Eingangsfrequenz gleich Ausgangs­ frequenz ist. Wenn einer der Schalter 10, 11 oder 12 ge­ schlossen ist, so wird jeweils nur der umlaufende Impuls über die Schalter 10, 11 oder 12 sowie den Schalter 8 auf den Ausgang 14 durchgeschaltet. Die Ausgänge des Schiebe­ registers, die an die Schalter 10, 11, 12 gelegt sind, re­ präsentieren jeweils eine Speicherstelle des Schiebere­ gisters. In diesem Beispiel sind, damit der umlaufende Im­ puls den Schalter 10 wieder erreicht, ein Taktschritt, für den Schalter 11 zwei Taktschritte und für den Schalter 12 drei Taktschritte erforderlich. Es ergibt sich damit eine Teilung der Eingangsfrequenz in Abhängigkeit vom jeweils eingeschalteten Schalter 10, 11 oder 12 bzw. 9, wobei bei einem Einschalten des Schalters 9 unmittelbar die Eingangs­ frequenz auf den Ausgang durchgeschaltet wird.

Die Stellung der Schalter 9 bis 12 gibt also an, welches Teilungsverhältnis jeweils gewünscht wird. Der jeweilige Schalter kann mit einem 1 aus 4 Decoder gesteuert werden. Dem Decoder werden dann die Sollwerte x und y zugeführt und je nach binärem Wert der Sollwerte wird jeweils einer der vier Ausgänge angesteuert. Der Decoder enthält eine einfache Logikschaltung, die entsprechend Fig. 2 ausgebildet sein kann. Fig. 3 gibt eine Zuordnungstabelle der Werte x und y zu den Schaltern 9 bis 12 an.

Fig. 4 zeigt eine Schaltung zur Erzeugung der Steuersignale A, B und C. Die Sollwerte x und y werden jeweils über Ver­ zögerungsglieder 13 bzw. 14 sowie direkt auf eine Kompara­ torschaltung 15 gegeben. Der Ausgang des Komparators 15 führt unverzögert und über das Verzögerungsglied 16 ver­ zögert auf die Exklusiv-ODER-Schaltung 17, an dessen Ausgang das Steuersignal A anliegt. Das Steuersignal A wird den R-Eingängen der Flip-Flop-Schaltungen 18, 19 und 20 zugeführt. Der Q-Ausgang des Flip-Flops 18 und der Q- Ausgang des Flip-Flops 19 führen auf ein UND-Gatter 21, dessen Ausgang das Steuersignal B darstellt. Am Q-Ausgang des Flip-Flops 19 liegt das Steuersignal C an. Den Clock­ eingängen der Flip-Flops 18, 19 und 20 wird die zu teilende Eingangsfrequenz zugeführt.

Fig. 5 zeigt ein Impulsdiagramm zur Erläuterung der Steuer­ schaltung nach Fig. 4. Die an der Klemme 21 liegende Ein­ gangsfrequenz ist in der ersten Zeile dargestellt. Solange der Sollwert x und y sich nicht ändert, sind die Signale A, B Null und C gleich Eins. Sobald der Sollwert y von Null auf Eins geschaltet wird, wird der Impuls A erzeugt. Der Impuls A wird jeweils bei einer Sollwertänderung der Werte x oder y erzeugt. Bei der nächsten Taktperiode entsteht der Signalwert B, der den Schalter 6 umschaltet. Danach übernimmt das Signal C, das in der sechsten Zeile der Fig. 5 dargestellt ist, das Halten der Schalter 6 und 8 im geschlossenen Zustand. In der achten Zeile ist das geteilte Ausgangssignal dargestellt. Es ist ein Teilungsverhältnis von 1 : 3 dargestellt.

Fig. 6 zeigt eine Tabelle der Zustände der Flip-Flops 18 bis 20 und die daraus resultierenden Impulse A, B bzw. Signal C.

In Fig. 7 gibt eine Tabelle der Zuordnung der Werte x und y zum Teilungsverhältnis f _e /f _a an.

Claims (4)

1. Programmierbarer Teiler, insbesondere zur Anwendung in PLL-Schaltkreisen, zur Frequenzteilung nach einem vorge­ gebenen Teilungsverhältnis, wobei der Teiler ein Schie­ beregister mit einem umlaufenden Impuls aufweist und das Fortschalten des umlaufenden Impulses mittels der zu teilenden Eingangsfrequenz erfolgt, dadurch gekenn­ zeichnet, daß der Inhalt des Schieberegisters (1) in der Initialisierungsphase sowie bei jeder Teilungsver­ hältnisänderung gelöscht wird, daß einstellbar jeweils nur einer der Ausgänge des Schieberegisters (1) zu des­ sen Eingang verbunden ist und daß das Ausgangssignal an demjenigen Ausgang des Schieberegisters (1) abgreifbar ist, über den der Umlaufimpuls geleitet ist.

2. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß eine Steuerschaltung nach jeder Teilungswertänderung das Schieberegister (1) löscht und danach einen Impuls in das Schieberegister (1) eingibt.

3. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister (1) kaskadenförmig aufgebaut ist.

4. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß über eine Decoderschaltung jeweils ein Ausgang des Schieberegisters (1) auf den Ausgang (14) des Teilers gelegt ist.