DE3145231A1 - Halbleiteranordnung fuer hohe spannungen - Google Patents

Halbleiteranordnung fuer hohe spannungen

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Description

Patentanwälte . £> \p\.--frcg . :C u r t W a 11 a c h
Dipl.-Ing.*6ünther Koch
' Dipl.-Phys. Dr.Tino Haibach
Dipl.-lng. Rainer Feldkamp
D-8000 München 2 · Kaufingerstraße 8 · Telefon (0 89) 24 02 75 · Telex 5 29 513 wakai d
Datum: 1 3 ^0V. 1981
Unser Zeichen: 17 33I H/Nu
International Rectifier Corporation, Los Angeles, CaI., USA
Halbleiteranordnung für hohe Spannungen
Die Erfindung betrifft Hochspannungs-Halbleiterplanaranordnungen und betrifft näherhin eine neuartige- Ausbildung der Silox-Schicht, um eine Polarisation dieser Schicht unter dem Einfluß' hoher seitlicher elektrischer Felder entlang der Oberseite der Anordnung zu vermeiden.
Als glasiger Schutzüberzug über der Oberseite einer Halbleiteranordnung ist die Verwendung von stark mit Phosphor dotiertem Siliciumdioxid geläufig. Dieses Material hat einerseits die erwünschten Isoliereigenschaften von undotiertem Siliciumdioxid, läßt sich jedoch gleichzeitig durch Erhitzen auf verhältnismäßig niedrige Temperaturen leicht zum Schmelzfluß bringen, unter Bildung einer undurchlässigen glasigen Deckschicht über der abgedeckten Oberfläche,
Derartiges mit Phosphor dotiertes Siliciumoxid wird
.: ·»: -· c .. 3U5231
nachfolgend als "Silox" bezeichnet. Das Silox kann Phosphor in einer Menge von etwa 2 Gew.-% bis.etwa 10 Gew.-% enthalten. Je höher die Phosphorkonzentration in dem Silox ist, um so stärker polarisierbar wird das Material.
Bei Anwendung von Silox in einer Umgebung, in welcher hohe seitliche elektrische Felder vorhanden sind, wie beispielsweise im Fall von Halbleiterplanaranordnungen, wird das hochdotierte Siliciumdioxid polarisiert und bewirkt eine Störung und Verzerrung des Feldes an der Oberfläche der Anordnung und im Halbleiterkörper der Anordnung. Daher besteht die Gefahr, daß die Anordnung in Bereichen mit kritisch hohen Feldern unbrauchbar wird, infolge einer zusätzlichen Belastung, bedingt durch die Polarisation des Silox im Bereich einer hohen elektrischen ■Feldbelastung.,
Der Erfindung liegt daher als Aufgabe zugrunde, allgemein die Hochspannungseigenschaften und insbesondere die Sperrspannungsfestigkeit einer Halbleiteranordnung der eingangs genannten Art, welche mit einem glasigen Schutzüberzug aus relativ stark mit Phosphor dotiertem Silox besteht, zu verbessern.
Zu diesem Zweck ist nach dem Grundgedanken der Erfindung-, ausgehend von der erfindungsgemäßen Kenntnis über den Ursachenzusammenhang zwischen der Polarisierbarkeit der Silox-Schicht und der davon herrührenden Beeinträchtigung der Hochspannungseigenschaften der Halbleiteranordnung, vorgesehen, die glasige Silox-Deckschicht an der Oberfläche der Halbleiter-Planaranordnung in Bereichen sehr
-r-
hoher Feldstärken zu entfernen. In den Bereichen dieser Spalte, bzw. Einschnitte kann eine Isolierschicht, wie beispielsweise undotiertes Siliciumdioxid oder ein Siliciumdioxid mit einem verhältnismäßig niedrigen Phosphorgehalt von beispielsweise weniger als etwa 2 Gew.-%, freigelegt werden. Die Erfindung eignet sich zur Anwendung bei jeder beliebigen .Anzahl von Anordnungen, bei welchen in ihrem Hauptkörper und an ihrer Oberfläche im Betrieb hohe elektrische Feldbelastungen auftreten.
Gemäß einer bevorzugten Ausführungsform der Erfindung werden in dem oberen Silox-Überzug zwei im Abstand voneinander und unter rechtem Winkel zu den elektrischen Feldlinien in dem. Silox verlaufende längliche Spalte bzw. Einschnitte vorgesehen, wodurch das Silox in Bereichen sehr hoher Feldbelastung entfernt und so die Polarisierbarkeit des Silox durch die Spalte bzw. Einschnitte herabgesetzt wird. Selbstverständlich kann auch nur ein Spalt oder können aber auch mehr als zwei bezüglich "des betreffenden elektrischen Feldes in Reihe liegende Spalte Anwendung finden.
Die Erfindung eignet sich für praktisch jede beliebige Halbleiteranordnung, welche einen Silox-Überzug über einem Bereich hoher elektrischer Feldbelastung aufweist. Beispielsweise eignet sich die Erfindung zur -Anwendung bei Dioden mit auf freiem Potential liegenden ("floating") Schutzringen, bei welchen die" Oberflächen der Anordnung mit einem zum Schmelzfluß gebrachten Silox-Überzugversehen ist, wobei erfindungsgemäß das im Schmelzfluß behandelte Silox unter Bildung von zwei zu beiden Seiten des Schutzringes liegenden Spalten bzw.
Einschnitten entfernt wird. Die Erfindung eignet sich in gleicher Weise zur Anwendung in.Bereichen zu beiden Seiten der Schutzringe in jeder beliebigen Halbleiteranordnung, wie beispielsweise MOSFETs, Leistungstransistoren, TRIMOS-Anordnungen und dergleichen.
Die Erfindung eignet sich schließlich auch zur Anwendung an inneren Bereichen der Halbleiteranordnungen, beispielsweise in Fällen, wo zwei Elektroden mit einem verhältnismäßig hohen Potentialunterschied auf der Oberseite einer Anordnung angeordnet und mit Silox abgedeckt sind. Hierbei können in dieser Silox-Schicht zwischen den beiden Elektroden ein oder mehrere- Spalte bzw. Einschnitte angebracht werden, um Polarisationseffekte in der Silox-Schicht und die Ausbildung übermäßiger elektrischer Feldbelastungen an der Oberfläche der Anordnung zu vermeiden.
Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben; in dieser zeigen:
Fig. 1 in Schnittansicht eine typische Planardiode nach dem Stande der Technik, mit einem sich um den Außenumfang erstreckenden Schutzring zur Verbesserung der Sperrspannungsfestigkeit der Anordnung,
Fig. 2 eine bekannte Diode nach dem .Stande der Technik gemäß Fig. 1, unter Verwendung einer Feldplatte zur Verbesserung der Sperrspannungsfestigkeit der Anordnung,
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Fig.. 3 eine weitere Anordnung nach dem Stande der Technik, bei welcher das leldplattenmetall der Anordnung aus Fig. 2 eine Stufe über einer entsprechenden Stufe in einem darunterliegenden . Oxid bildet, um die· Feldverteilung an der Oberfläche der Anordnung zu verbessern,
Fig. 4 in Draufsicht ein Halbleiterchip, welcher eine mit einer Silox-Schicht bedeckte Planardiode enthält, wobei die Silox-Schicht gemäß der Erfindung mit einem Spalt bzw. einem Einschnitt versehen ist,
Fig. 5 in Schnittansicht den Halbleiterchip aus Fig. in einem Anfangsstadium der Herstellung,
Fig. 6 den Halbleiterchip aus Fig. 5 in einem späteren Stadium des Herstellungsverfahrens, in welchem eine Feldplattenmetallisierung auf die Anordnung aufgebracht wird,
Fig. 7 den Halbleiterchip aus-Fig. 6 nach der Bildung einer zum Schmelzfluß gebrachten Silox-Schicht,
Fig. 8· das Halbleiterplättchen aus Fig. 7 nach dem Herausätzen von zwei in Reihe liegenden Spalten bzw. Einschnitten in der Silox-Schicht,
Fig. 9 eine Schnittansicht der Anordnung aus Fig. 8 und aus Fig. 4 im Schnitt längs der Linie 9-9 in Fig. 4, zur Veranschaulichung eines fertigen HaTbleiterehips nach der Metallisierung der
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Elektroden auf dem Chip zur Bildung einer kombinierten leidplatte mit mehreren Stufen,
Fig. 10 in Draufsicht ein zweites Aus führungsb ei spiel . der Erfindung in Anwendung bei einer MOSFET-An-• Ordnung,
Fig. 11 eine Schnittansicht durch einen kleinen Teil der Source-Bereiche in Fig.' 10 zur Veranschaulichung der Konfiguration der pn-Übergänge in diesen.Bereichenj
Fig. 12 in Draufsicht die Anordnung nach den Figg. 10 und 11 zur Veranschaulichung der Kontaktierung des.eine Gate-Elektrode bildenden Polysilicium-Gitters durch die Gate-Finger,
Fig. 13 in vergrößerter Darstellung den Randbereich der Anordnung aus Fig. 10 zur Veranschaülichung der Anbringung von Spalten bzw. Einschnitten in den . Silox-Überzug,
Fig. 14 eine Schnittansicht im Schnitt längs der Linie 14—14 von Fig. 13 zur weiteren Veranschaulichung der Silox-Spalte bzw. -Einschnitte,
Fig. 15 in vergrößerter Ansicht eine abgewandelte Ausführungsform der Feldplatte aus Fig. 14,
Fig. 16 eine TRIMOS-Anordnung nach dem Stande der Technik, in Gestalt einer Halbleiterschaltanordnung unter Verwendung von in Abständen nebeneinander
angeordneten MOS-Transistoren mit einem gemeinsamen Drain-Bereich,
Fig. 17 in Draufsicht eine TRIMOS-Anordnung gemäß einer Ausführungsform der Erfindung,
Fig. 18 in Schnittansicht im Schnitt längs der Linie 18-18 von Fig. 17 die Anordnung aus Fig. 17 zur Veranschaulichung der in Abständen voneinander angeordneten Spalte "bzw. Einschnitte in dem Silox-Überzug,
Fig. 19 eine Schnittansicht zu Fig. 17 im Schnitt längs der Linie 19-19 von Fig. 17 zur Veranschaulichung der Einschnitte bzw. Spalten in der Silox-Schicht am Außenumfang der Anordnung zu beiden Seiten des Schutzrings.
Die Figg. 1, 2 und 3 zeigen bekannte Anordnungen nach dem Stande der Technik, die zur Verbesserung des Sperrspannungsverhaltens gegenüber hohen Spannungen (-"reverse high voltage performance") von Planar-Halbleiteranordnungen verwendet wurden, in den Figg. 1,2 und 3 am Beispiel einer Diode. Wie weiter unten noch beschrieben wird, ist gemäß einer in den Figg. M- und 9 gezeigten bevorzugten Ausführungsform der Erfindung die kombinierte Anwendung der .Merkmale aus den Figg. 1, 2 und 3 zusammen mit einer Silox-Schicht vorgesehen, welche Spalte bzw. Schlitze zur Verbesserung des Hochspannungsverhaltens der fertigen Anordnung aufweist. Die erfindungsgemäße Anordnung nach den Figg. 4- und 9 umfaßt ferner "eine neuartige Verbund-
·: "Γ- .: .: .« . 3U5231
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Feldplattenanordnung aus Metall und Polysilicium (polykristallinem Silicium), welche die Vorteile der in Pig. 3 gezeigten doppelt gestuften Feldplatte "besitzt, ohne das komplizierte Herstellungsverfahren zu "benötigen, wie es für die Anordnung gemäß Pig. 3 erforderlich ist.
Pig. 1 zeigt im Querschnitt ein Chip 30 aus Halbleitermaterial, "bei dem es sich um einkristallines Silicium handeln kann. Der Halbleiterchip kann eine Dicke von 14 Tausendstel Zoll und eine Rechteckkonfiguration (oder eine beliebige anderweitige geometrische Porm) besitzen, wobei im Falle einer Rechteckform die Abmessungen 100 Tausendstel Zoll mal 100 Tausendstel Zoll betragen können.
.Die Anordnung kann in üblicher Weise gleichzeitig mit der Herstellung einer.großen Anzahl von Anordnungen in einem gemeinsamen Plättchen erzeugt werden, wobei die einzelnen Anordnungen später nach herkömmlichen Ätz- .oder anderweitigen Unterteilungsverfahren von dem Plättchen abgetrennt werden.
In gleicher Weise können jeweils bei den später beschriebenen Ausführungsformen der Erfindung sämtliche Anordnungen entweder jeweils auf einem einzigen gemeinsamen Halbleiterplättchen hergestellt werden, oder es können mehrere Anordnungen in einzelnen Chips erzeugt werden, die anschließend aus dem Plättchen herausgebrochen werden.
Das Halbleiterplättchen 30 in Pig. 1 kann aus monokristallinem Silicium vom N-Leitfähigkeitstyp bestehen und eine auf der Oberseite des N-Körpers abgeschiedene
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N-Epitaxialschicht aufweisen. Sämtliche pn-Übergänge werden in der üblichen Weise in der Epitaxialschicht erzeugt. Es sei jedoch betont, daß die Erfindung auch in einem Halbleiterchip angeordnet werden kann, bei dem keine Epitaxialschicht verwendet wird.
In der Anordnung gemäß Fig. 1 wird eine Planardiode durch eine P+-Schicht 31 erzeugt, die in die Oberseite des Chips 30 eindiffundiert werden kann. Gleichzeitig wird ein P+-Ring 31. eindiffundiert, und zwar um den Außenumfang der Oberseite der Anordnung herum als herkömmlicher Schutzring. An dem Halbleiterchip können in üblicher Weise obere und untere Elektroden 33 bzw. 34- aus einem beliebigen gewünschten Material angebracht werden. Auf die Elektroden 33 und 34 können" erforderlichenfalls Metallkontakte aufgebracht werden, zur einfachen Montage der Anordnung in einem geeigneten Gehäuse. Während vorstehend als Ausführungsbeispiel Anordnungen mit einem ET-Substrat beschrieben wurden, in welche P-Dotierungen eindiffundiert wurden, könnte als Ausgangskörper auch ein P-Material verwendet werden, in den ET-Verunreinigungen eindiffundiert werden.
Die Anwendung eines Schutzrings 32 ist bekannt und dient zur Verbesserung des SperrspannungsVermögens der Anordnung, und zwar dadurch, daß die unterhalb dem P+-Bereich 31 bei Vorspannung in Sperrichtung erzeugten elektrischen Feldlinien einen seitlich auswärts gerichteten Verlauf erhalten und so die Krümmung der Feldlinien in der Hauptmasse der Halbleiterchips verringert wird. Der P+-Schutzring 32 wirkt auch im Sinne einer Auseinanderspreizung der elektrischen Feldlinien, wodurch die örtliche
elektrische Feldbeanspruchung längs der Oberseite der· Anordnung herabgesetzt wird.
Man hat auch bereits mehrere in Abständen angeordnete Schutzringe nach Art des Schutzringes 32 zur Erzielung einer verbesserten Neuverteilung des elektrischen leides in dem Siliciumkörper im Sperrspannungszustand vorgesehen.
Eine Feldplatte wirkt ebenfalls im Sinne einer Herabsetzung des elektrischen Feldes im.Siliciumkörper bei .Vorspannung in Sperrichtung. Eine typische Diode mit einer Feldplatte ist in Fig. 2 gezeigt. Die Anordnung in Fig. 2 ähnelt grundsätzlich der aus Fig. 1 mit dem Unter-'schied, daß anstelle des Schutzrings 32 eine obere Metallisierung 40, die aus einem Metall wie beispielsweise Aluminium, einem dotierten Polysilicium oder einem Metallsilicid bestehen kann, einen Siliciumdioxid-Ring oder einen Ring aus einem anderen Isoliermaterial überläppt. Die vergrößerte Fläche des Kontakts 40 bewirkt, daß die elektrischen Feldlinien in dem Körper 30 und unterhalb dem P+-Bereich 31 radial jenseits des Außenumfangs der Elektrode 40 ausgespreizt bzw·, ausgefächert werden, was wiederum eine Herabsetzung der Krümmung der elektrischen Feldlinien in dem Halbleiterkörper der Anordnung und verbesserte Eigenschaften unter Sperrvorspannung bewirkt.
Die Hauptfunktion des Schutzrings 32 in Fig. 1 und der Feldplatte 40 in.Fig. 2 besteht darin, den Verarmungsbereich im Zustand während Vorspannung in Sperrichtung so weit wie möglich auswärts zu spreizen bzw. aufzufächern.
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Es ist ja die Krümmung in diesem Verarmungsbereich, die primär·für einen vorzeitigen Durchbruch der Halbleiteranordnung verantwortlich ist. Die Krümmung des elektrischen Feldes läßt sich noch weiter minimieren mittels der in Fig. 3 veranschaulichten Anordnung, die weitgehend der Anordnung aus I1Ig. 2 gleicht, mit dem Unterschied, daß das Oxid 41 eine Stufe 42 aufweist, welche eine entsprechende, zweite Stufe in der Metallisierung 40 bewirkt. Eine Anordnung dieser Art ist von F. Conti und" M. Conti auf den Seiten 92 bis 105 in SOLID-STATE ELECTRONICS, 1972., Volume 15 > beschrieben.
Infolge der Abstufung der Feldplatte über den beiden unterschiedlichen Oxidschicht-Dicken gemäß Fig. 3 erhält die Anordnung eine verbesserte Festigkeit gegenüber Durchbruchspannungen, infolge der weitgehend verringerten Krümmung des elektrischen Feldes durch die abgestufte Feldplatte. Die Herstellung der Anordnung aus Fig. 3 mit einer Stufe in der Oxidschicht ist jedoch verhältnismäßig kompliziert und aufwendig. Gemäß einem wesentlichen Aspekt der vorliegenden Erfindung wird der vorteilhafte Effekt einer abgestuften Feldplatte der in Fig. 3 veranschaulichten Art durch eine erfindungsgemäße Kombination einer Verbund-Feldplattenanordnung aus Metall und PoIysilicium, welche ferner einen Schutzring enthält, erreicht. Die Anordnung wird sodann mit Silox.überzogen, wobei dieser Silox-Überzug geschlitzt ist, um eine weitgehende Verringerung von Polarisiereffekten in dem Silox-Überzug, welche die elektrischen Feldlinien in dem Halbleiterkörper unterhalb dem Silox weiter verzerren würden, zu erreichen.
Eine erfindungsgemäß ausgebildete Diode ist in den Figg. 4 "und 9 dargestellt j die zu der Anordnung nach den Figg. 4 und 9 führenden Herstellungsverfahrensschritte sind in den Pigg. 5 bis 8 veranschaulicht.
Zur Herstellung der Anordnung nach den Pigg. 4 und 9 werden "einzelne Chips eines gemeinsamen Halbleiterplättchens in gleicher Weise "behandelt, wobei, die Chips Abmessungen von 100 Tausendstel Zoll χ 100 Tausendstel Zoll besitzen können. Der Chip kann ein N-Chip mit einer Dicke von etwa 14 Tausendstel Zoll sein.
Gegebenenfalls kann der Chip eine durch Epitaxialabscheidung erzeugte obere Schicht aufweisen, die· leicht dotiert ist und sämtliche pn-Übergänge aufnimmt.
Der erste Schritt zur Herstellung der Anordnung besteht darin, daß man die einzelnen Chips mit einem Oxid-Überzug 50 versieht, der eine Dicke von 1,3 Mikron besitzen kann. · .
Danach werden in dem Oxid-Überzug 50 gemäß Fig. 5 unter Anwendung von Lichtdruckverfahren Fenster 5Ί und 52 erzeugt, wobei das Fenster 51 eine den Außenumfang der Anordnung umschließende Hut darstellt. Sodann wird der Chip in einen geeigneten Diffusionsofen verbracht und eine geeignete Unreinheitsdotierung, wie beispielsweise Phosphor, bei einer geeigneten Temperatur und während einer geeigneten Zeitdauer in die Fenster eindiffundiert, unter Bildung eines von einem P+-Schutzring 54- umgebenenzentralen P+-Bereichs 53· Die ^jeweilige Temperatur und Zeitdauer der Diffusionsbehandlung werden durch die vom
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Konstrukteur gewählte Tiefe und Konzentration der P+- Diffusion "bestimmt. Es sei nochmals betont, daß bei dieser Ausführungsform und allen nachfolgenden Ausführungsbeispielen der jeweilige Leitfähigkeitstyp für die betreffende Anordnung umgekehrt werden kann, derart, daß in Figl 5 das Halbleiterplattchen 30 ein P+-Körper und die Diffusionen E-Bor-Diffusionen sein könnten.
.Nach der Erzeugung der P+-Bereiche 53 und 54- in Fig. 5 wird das Halbleiterplattchen oder der Halbleiterchip mit Polysilicium (polykristallinem Silicium) überzogen, das degenerativ für sehr hohe Leitfähigkeit dotiert ist. Die Polysilicium-Schicht 60 wird mit einer Dicke von beispielsweise 0,5 Mikron erzeugt.
Es sei darauf hingewiesen, daß eine Hülle aus PoIysiliciummaterial 60 nach Art der Feldplatte in Fig. 2 über"dem Oxidring 50 liegt. Danach wird eine zweite Maske auf die Anordnung aufgebracht und unter Verwendung geeigneter Lichtdruckverfahren ein ringförmiges Fenster 61 in die Polysilicium-Schicht 60 geätzt, wodurch ein mit dem P+-Bereich 53 in" Kontakt stehender -zentraler Bereich und ein den Umfang der Anordnung umschließender äußerer Schutzringbereieh 62 gebildet werden.
Der nächste Verfahrensschritt ist in Fig. 7 veranschaulicht und besteht in der Abscheidung einer Schicht 65 aus mit Phosphor dotiertem Siliciumdioxid oder Silox, wobei der Phosphorgehalt beispielsweise 8 Gew.-% des Siliciümdioxids betragen kann. Die mit Phosphor dotierte SiIiciumdioxid-Schicht 65 wird mit einer Dicke von 1,0 Mikron abgeschieden. Danach wird das Plättchen in einen Ofen
verbracht und beispielsweise 60 Minuten lang auf eine Temperatur von 900 0C erhitzt, derart, daß dasSilox zum Schmelzfluß kommt ("reflows") und einen glatten glasigen Überzug über der gesamten Oberseite der Anordnung bildet.
Danach wird gemäß Fig. 8 eine weitere Maske auf die An-' Ordnung aufgebracht und unter Verwendung von Lichtdruckverfahren werden zwei Ringspalte bzw. -schlitze 70 v&ü 71 in dem Silöx-Überzug 65 erzeugt,· und zwar mit einer Tiefe bis zur Freilegung des darunterliegenden Oxids 50.
Danach wird gemäß Fig. 9 eine Eontaktplatte, beispielsweise eine Aluminiumkontaktplatte 73» auf· der PoIysilicium-Schicht abgeschieden, und zwar so, daß sie den Außenrand derPolysilicium-Schicht 60 überdeckt. In Fig. 9 erstreckt sich die Elektrode 73 Λ1^ eine radiale Strecke A über das Polysilicium 60 hinaus. Beispielsweise kann das Polysilicium 60 seitliche Abmessungen von 100 Tausendstel Zoll χ 100 Tausendstel Zoll besitzen und um 2,0 Tausendstel Zoll entsprechend der Abmessung A von der Elektrode 73 überlappt werden.
Die in den Figg. 4 und 9 gezeigte, fertige Anordnung kann auch an ihrer Unterseite mit einer Metallisierung 74-(Fig„ 9) versehen werden, die als Wärmesenke bei Montage der Anordnung in einem Gehäuse dient.
Die erfindungsgemäße Anordnung nach den Figg. 4- und 9 weist eine Reihe von Vorteilen gegenüber bekannten Anordnungen nach dem Stande der Technik auf und kann höhere Sperrspannungen aushalten als bekannte Vorrichtungen.
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Zunächst· sei darauf hingewiesen, daß die erfindungsgemäße Anordnung die Anwendung eines auf freiem Potential lie- · genden, "schwimmenden" ("floating") P-Sings 54- nach Art des Sehutzrings aus Fig. 1 mit einer überlappenden Feldplattenanordnung in Gestalt der über der Oxid-Schicht 50 liegenden Polysilicium-Schicht 60 nach Art der Feldplattenanordnung aus Fig. 2 kombiniert. Darüber hinaus ist die Feldplattenanordnung gemäß den Figg. 4- und 9 in elektrischer Hinsicht praktisch gleichwirkend mit der Feldplattenanordnung aus Fig. 3, .für welche eine Stufe 4-2 in dem Oxid erforderlich war, wobei jedoch die erfindungsgemäße Feldplattenanordnung nach einem einfacheren Herstellungsverfahren erhalten wird. Wie im einzelnen aus Fig. 9 ersichtlich, überdeckt die Metallisierung 73 die•Randkante des Polysiliciums 60', wodurch eine Verbund-Feldplatte aus Metall und Polysilicium gebildet wird, welche das elektrische Feld in dem Siliciumkörper 70 in gleicher Weise wie die gestufte Elektrode 40 in Fig. 3 beeinflußt. Die beiden Elektroden 60 und 73 sind in den Mittelbereichen der Anordnung elektrisch miteinander verbunden und wirken sich auf die elektrischen Felder in der -Anordnung im Sinne einer verringerten Krümmung der Felder aus', in gleicher Weise wie die kontinuierliche zusammenhängende gestufte Metallelektrode 40 aus Fig. 3· Somit stellt die erfindungsgemäße Verbund-Elektrode aus PoIysilicium und Metall in Gestalt der Polysilicium-Schicht 60 und der Elektrode 73 einfach geformte Gebilde dar, die unter Anwendung anderer für den Herstellungsprozeß erforderlicher Schritte herstellbar sind und die Krümmung der elektrischen Felder unterhalb der Elektrode und in dem Halbleiterkörper weitestmöglich herabsetzen.
Ein weiteres bedeutendes Merkmal der Erfindung besteht in der Anbringung der Spalte bzw. Schlitze 71 "und 70 in der Silox-Schicht 65. Wie eingangs erwähnt, wird, um das •Silox leicht zum Schmelzfluß zu bringen und so eine gute glasige Versiegelungsfläche über den freiliegenden Flächen der Anordnung zu erhalten, dem Glas Phosphor zugesetzt. Durch die Zugabe .von Phosphor oder anderen äquivalenten Stoffen wird jedoch das Silox polarisierbar. Infolge dieser Polarisierbarkeit bewirkt ein hohes seitliches Feld eine Polarisation in dem Silox, das die Verteilung der elektrischen Felder in dem Hauptkörper des Plättchens 30 und an der Oberfläche des- Plättchens oder Chips 30 störend beeinflussen kann. Als Folge hiervon wird die Hochspannungsfestigkeit der Anordnung beeinträchtigt.
Die Spalte 70 und· 71 > insbesondere im Bereich des Schutzrings '52W bewirken nun eine weitgehende Verringerung von Polarisationseffekten an den relativ hohen Feldbelastungen unterliegenden Bereichen, wie beispielsweise den Bereichen auf gegenüberliegenden Seiten des P-Bereichs 54-·
Die in Verbindung mit den Figg. 4- bis 9 für eine Diode beschriebene erfindungsgemäße Anordnung, einschließlich der Verbund-Feldplattenanordnung und der Anbringung von Spalten bzw. Schlitzen in der Silox-Schicht in den mit hohen Feldern beanspruchten Bereichen der Anordnung eignet sich zur Anwendung in praktisch jedem beliebigen Typ einer Hochspannungs-Planar-Halbleiteranordnung.
Die Figg. 11 bis 15 veranschaulichen die Anwendung der Erfindung auf eine MOSFET-Anordnung des allgemeinen Typs,
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wie sie in der älteren Anmeldung P 31 31 727.8 beschrieben ist. In dieser älteren Anmeldung P 31 31 727.8 wird im einzelnen ein Herstellungsverfahren für eine MOSFET-Anordnung hoher Leistung beschrieben, und dies-e Einzelheiten der Herstellung können bei der Herstellung der Anordnung nach den Figg. 11 bis 15 Anwendung finden.. Der Inhalt und die Beschreibung der erwähnten älteren Anmeldung P 31 31 727.8 wird hiermit für die Zwecke der vorliegenden Anmeldung in Bezug genommen.
Fig. 10 zeigt in Draufsicht den die Anordnung bildenden Chip, der beispielsweise Abmessungen von 100 Tausendstel Zoll χ 100 Tausendstel Zoll besitzen kann, bei einer Plättchendicke gemäß den Figg. 11 und 14 von etwa 14 Tausendstel Zoll. Als Plättchen zur Herstellung des Leistungs-MOSFET gemäß den Figg. 10 und 11 dient vorzugsweise ein IT-Material mit einer darauf abgeschiedenen ΪΓ-Epitaxialschicht 80 mit einer Dicke von 35 Mikron.
Wie aus Fig. 10 ersichtlich, besteht die Anordnung .aus einer obenliegenden Source-Elektrode 81,'bei der es sich um eine Aluminiumfolie handeln kann; diese Source-Elektrode ist, wie weiter unten noch beschrieben wird, mit einer Vielzahl, beispielsweise 600.0, sechseckförmigen MOSFET-Zellen verbunden. Jede der Source-Zellen (von denen einige in den Figg. 10 und 13 in vergrößerter Ansicht dargestellt sind), gestattet eine Stromleitung über entsprechende, nachfolgend noch beschriebene Kanäle zu einer gemeinsamen unteren Drain-Elektrode 82 (Figg. 11 und 14). .
Des weiteren ist eine Haupt-Gate-Elektrode 93 vorgesehen,
welche mehrere strahlartig ausgehende finger nach Art der Finger 84- "bis 91 (Fig. 10) aufweist, die mit einem PoIysilicium-Gate-Gitter 92 (Fig. 12) verbunden sind, das über einem Gate-Oxid liegt, welches seinerseits jeweils Paar-e von darunterliegenden Kanälen steuert. Die elektrische Anschlußverbindung zu der Gate-Elektrode erfolgt an einem großflächigen Gate-Kissen 93· Entsprechend erfolgt der Anschluß zu der.Source-Elektrode 81 an einem Source-Anschlußkissen
Typische Zellen sind am besten in Fig."11 sichtbar und bestehen jeweils aus sechseckförmigen P-Diffusionsbereichen 100 bis. 103, die jeweils Durchmesser von etwa 1 Tau-' sendstel Zoll aufweisen können. Die genaue spezielle Form der P-Diffusionsbereiche ist im einzelnen in den älteren Anmeldungen.? 31 31. 727-8 und P 29 40 699.3 beschrieben.
Die einzelnen P-Bereiche 100 bis 103 weisen jeweils hexagonale Konfiguration auf und enthalten entsprechende sechseckförmige N+-Kanäle nach Art der Kanäle 104·, 105» 106 bzw. 107» welche die Source-Bereiche für die jeweiligen Zellen bilden. Die einzelnen Zellen 100 bis .103 siindjeweils in einem flachen !!+-Bereich 120 eingebettet, der eine Tiefe von beispielsweise etwa 1 Mikron besitzen kann. Der jeweils zwischen dem Außenumfang der Source-Bereiche 104- bis 107 und dem umgebenden !!+-Bereich 120 befindliche dünne sechseckförmige Bereich bildet entsprechende Kanäle, die durch Anlegen einer geeigneten Gate-Spannung an das über diesen Kanälen liegende Gate-Oxid invertiert werden können.
Wie im einzelnen aus Fig. 11 ersichtlich, liegt somit ein
sechseckförmiges Gitter aus Siliciumdioxid mit den Schenkeln 121, 122 und 123 in Mg. 11 über den Kanälen, die durch zwei gegenüberliegende Schenkel von benachbarten Sechseckzellen definiert werden. Dem Oxid-Gitter mit den Schenkeln 121, 122 und 123 entsprechen dann entsprechende Segmente des über dem Oxid liegenden Polysilicium-Gate-Gitters 92 aus Fig. 12. Somit liegen, wie aus Fig. 11 ersichtlich, Polysilicium-Schenkel 130, I31 und 132 des Gitters 92 aus Fig. 12 über den entsprechenden Oxid-Schenkeln 121, 122 und 123·
Der elektrische Kontakt zwischen den Gate-Elektrodenfingern und dem Polysilicium-Gate-Gitter erfolgt in der aus Fig. 12 ersichtlichen Weise, wo die Gate-Kontaktfinger direkt über dem Polysilicium-Gate-Gitter liegen und mit diesem Kontakt haben. Von der benachbarten Source-Elektrode 81 sind die Kontaktfinger der Gate-Elektrode durch geeigneten Abstand und durch Oxid-Isolierung isoliert.
Wie aus Fig. 11 ersichtlich, ist das Polysilicium-Gate-Gitter von einer Oxid-Schicht bedeckt, welche jeweils über den Polysilicium-Gitterabschnitten I30, I3I bzw. liegende· Oxid-Abschnitte 140, .14-1 bzw. 14-2 umfaßt. Diese Oxid-Abschnitte sind ihrerseits von einer Schmelzfluß-Silox-Schicht ("reflowed silox layer") bedeckt, welche eine relativ hohe Phosphorkonzentration besitzt und Abschnitte 14-3, 144 und 14-5 umfaßt. Selbstverständlich sind die vorstehend erwähnten Silox- und Oxid-Schichten in Bereichen, wo Kontakt zwischen den Gate-Kontaktfingem und dem Polysilicium-Gate-Gitter hergestellt werden soll, entfernt.
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Die Silox-Schicht wird sodann direkt mit der Source-Metallisierung 81 sowie mit einer weiteren Silox-Schicht 150 überzogen, die nicht zum Schmelzfluß gebracht ist und eine relativ niedrige Phosphorkonzentration aufweist.
Fig. 14 veranschaulicht das Muster der .Anordnung an deren Rand; am linken Ende der Fig. 14 ist das letzte P+-Element 103 aus Fig. 11 dargestellt. Der letzte Zellenbereich in der Kette ist der Halbzellenbereich 159 (vergleiche Fig. 13)j durch welchen der Schnitt gelegt ist. Der Randbereich der Anordnung weist eine Siliciumdioxid-Schicht 160 auf, welche in einer an die Figg. 4 und 9 erinnernden Weise über einem auf freiem Potential liegenden ("floating") P+-Schutzring 161 liegt.
Der Außenumfang der Anordnung weist eine Polysilicium-Peldplatte 1?0 auf, welche den Umfang einschließt und den Abschluß der über der Feldplatte 17O liegenden Source-Metallisierung 81 erleichtert. Des weiteren ist im äußeren Umfangsbereieh auch eine äußerste Polysilicium-Feldplatte 171 vorgesehen, welche über der Außenkante der Siliciumdioxid-Schicht 160 liegt und Kontakt mit dem Substrat hat und so mit der Drain-Elektrode 82 verbunden ist.
In'der Anordnung wird, wie'am besten aus Fig. 14 ersichtlich, am Außenumfang der Anordnung während Sperrspannungszuständen ein hohes elektrisches Feld erzeugt. Die Krümmung dieses Feldes wird durch den auf freiem Potential liegenden Schutzring 161 und durch die Verwendung der Polysilicium-Feldplatten 17O und 171 weitestmöglich verringert. Das in der hochdotierten Silox-Schicht 142 erzeugte Feld könnte· eine Polarisieruhg der Silox-Schicht
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und dadurch-eine Störung der elektrischen Feldverteilung hervorrufen.
Gemäß einem wesentlichen Merkmal der Erfindung ist die hochdotierte Silox-Schicht 142, die gleichzeitig mit der Schicht 150 abgeschieden werden kann, mit zwei ringförmigen Spalten nach Art der Spalte 180 und 181 versehen, wodurch die Oberfläche der Siliciumdioxid-Schicht 160 freigelegt wird, die keinen Polarisationseffekten unterliegt.
Auch die erfindungsgemäße Verbund-Feldplatte aus PoIysilicium und Metall kann bei der MOSFET-Anordnung gemäß den Figg. 11 bis 14 Anwendung finden, wie am besten' aus Fig. 15 ersichtlich ist. Fig. 15 veranschaulicht somit eine Abwandlung der in Fig. 15 gezeigten Anordnung für den Abschlviß- der Source-Metallisierung' 81.
Gemäß Fig. 15, in welcher gleiche bzw. entsprechende Teile mit denselben Bezugsziffern wie -in Fig. 14.bezeichnet sind, kann die Polysilicium-Feldplatte 17O in der gezeigten Weise mit einem Fortsatz der Silox-Schicht 142 bedeckt sein. Die Metallisierung 81 kann sich dann in der gezeigten Weise über die Silox-Deckschicht 14 erstrecken, wodurch praktisch eine Feldplattenstufe gebildet wird, durch welche die Krümmung des elektrischen Feldes in dem Silicium-Körper 80 weitgehend verringert wird, ohne daß hierfür eine Stufe nach Art der.Stufe 190 in dem Oxid in Fig. 14 zur Erzielung dieser Wirkung erforderlich ist.
In den Figg. 16 bis.19 ist eine weitere Ausführungsform
der Erfindung in Anwendung bei einer TBIMOS-Anordnung veranschaulicht. Unter einer TBIMOS-Anordnung ist eine Halbleiterschaltvorrichtung zu verstehen, bei welcher im Abstand nebeneinander angeordnete MOS-Transistoren mit einem gemeinsamen Drain-Bereich verwendet sind. Eine Anordnung dieser Art ist in der US-Patentschrift 4 199 beschrieben.
Gemäß Fig..16 besteht eine bekannte TRIMOS-Anordnung nach dem Stande der Technik aus einem Substratbereich 210 aus leicht dotiertem epitaxial abgeschiedenem N-Silicium. Das leicht dotierte Substrat 210 enthält zwei D-MOS-Transistoren 212 und 213; diese bestehen ihrerseits aus P+-Bereichen 214 bzw. 215; N+-Bereiche 216 und 217, die vollständig in den P+-Bereichen 214 bzw. 215 eingeschlossen sind; sowie einen' zwischen den beiden Transistoren 212 und 213 angeordneten N+-Bereich 218 hoher Leitfähigkeit. Die Bereiche 214 und 216 definieren einen ersten Leitungskanal 220 und entsprechend die Bereiche 215 und einen zweiten Leitungskanal 221. Die Kanäle 220 und können durch eine gemeinsame Gate-Elektrode 222 mit äußerem Anschluß 223 invertiert werden; die Gate-Elektrode 222' ist von dem oberen Substratbereich 210 durch eine Siliciumdioxid-Schicht 224 getrennt. Hierfür kann eine beliebige geeignete Isolierschicht verwendet werden.
Sodann wird mit dem P+-Bereich 214 und dem !!+-Bereich eine erste Hauptelektrode 225 mifr äußerem Anschluß 226 verbunden. Die Elektrode 225 kann entweder· als Source- oder als Drain-Elektrode des Transistors 212 betrachtet werden. Die andere Elektrode besteht aus dem zwischen den Transistoren 212 und 213 liegenden Körper des Substrats
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Der Transistor 213 weist eine Hauptelektrode 227 mit äußerem Anschluß 228 auf. Die Elektrode 227· ist mit dem P+-Bereich 215 und dem 1T+-Bereich 217 verbunden. Die ET+- Bereiche 216 und 217 definieren beispielsweise jeweils die Source-Bereiche der beiden Transistoren 212 bzw. 213r Der Drain-Bereich der beiden Transistoren 212 bzw. 213 ist der zwischen den Kanälen 220 und 221 gelegene Bereich des Substrats 210.
Zwischen den Kanälen 220 und 221 und unterhalb dem Gate 222 befindet sich der !!+-Bereich 218. Das N-Substrat könnte durch Anlegen geeigneter Spannungen an die Gate-Elektrode 222 invertiert werden. Indem man den Bereich 218 relativ hochleitend macht, wird dieser Bereich durch das Gate 222 nicht invertiert.
Die Wirkungsweise der Anordnung gemäß Fig. 16 ist im einzelnen in der erwähnten US-Patentschrift· 4 199 774- beschrieben. Kurz gesagt, bestehen für Gate-Potentiale oberhalb dem Schwellwert drei voneinander unterschiedene Arbeitsbereiche. "In einem Niedrigpegel-Bereich, und falls der Anschluß 228 auf einem weniger als etwa 1,5 V über dem Potential des Anschlusses 226 liegenden Potential liegt, xirerden beide Kanäle 220 und 221 invertiert und beide Transistoren 212 und 213 arbeiten in ihren linearen Bereichen. Daher wird der gesamte Anodenr-Kathoden-Strom durch Elektronen an der Oberfläche der Anordnung transportiert. Die Anordnung zeigt dann ein Strom-Spannungs-Verhalten mit niedrigem Einschaltwiderstand ähnlich dem Verhalten von zwei in Reihe liegenden D-MOS-Transistoren
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mit kurzem Kanal. Beispielsweise kann die Kanallänge für die Kanäle 20 und 21 etwa 2,5 Mikron für jeden Kanal betragen.
In einem mittleren Betriebspegelbereich und mit zunehmender Spannung an.dem Anschluß 228 wird der pn-übergang zwischen dem Bereich 215 und dem Substrat 210 in Durchlaßrichtung vorgespannt und dient als Emitter eines seitlichen pnp-Transistors mit breiter Basis. Die von dem Übergang injizierten Löcher driften und .diffundieren' zu dem P+-Bereich 214, wo sie gesammelt werden und eine zusätzliche 'Komponente zum Strom der Anordnung beitragen. Das Ergebnis ist eine Zunahme der Steilheit bzw. des Wirkleitwerts ("transconductance")«
In dem Maße, wie der pnp-Kollektorstrom mit dem Anoden-.oder Gate-Potential zunimmt, bewirkt dieser Stromfluß durch den Widerstandsbereich innerhalb und entlang dem P+-Bereich 214 einen Anstieg des Potentials des P+-Be-reichs unterhalb dem Gate 222, und der Kanal 220 beginnt den der D-MOS-Struktur inhärenten, aus den Bereichen 216, 214 und 210 bestehenden vertikalen npn-Transistor in den leitenden Zustand zu schalten. Diese npn-Anordnung und die pnp-Anordnung bilden eine Vier-Schicht-Diode, welche durch positive Rückkopplung schaltet, sobald die Alpha-Werte der pnp- und npn-Transistoren den Wert Eins bilden. In diesem ihrem EIN-Zustand weist die TRIMOS-Anordnung dann einen dynamischen Widerstand von beispielsweise weniger als etwa 10 Ohm auf und kann Ströme von.mehreren AmpeE leiten.
Nachteile der.Anordnung nach Fig. 16 sind unter andex^em
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eine "begrenzte Sperrspannungsfestigkeit und die schwierige Herstellung der Anordnung. Die Begrenzung der Sperrspannungsfestigkeit wird durch das elektrische Feld verursacht, das von dem P+-Bereich 214- ausgeht und abrupt an der Oberfläche des Substrats 210 neben· dem Beginn des ST+- Bereichs 218 endet. Die Anordnung neigt daher zum Durchbruch bei einer Sperrspannung von etwa 200 V.
Die bekannte Anordnung ist auch schwierig herzustellen, da der ^+-Bereich 218 durch.einen Diffusionsschritt und einen Maskierüngsausrichtschritt gebildet werden muß, die unabhängig von den zur Herstellung der Transistoren 212 und -213 angewandten Selbstausrichtungs-Herstelltechniken sind.
Ein weiterer Nachteil dieser bekannten Anordnung besteht darin, daß bei Verwendung von ^Hox zur Bildung· eines glasigen Überzugs über der Oberseite der Anordnung das Silox in Bereichen hoher seitlicher Feldbeanspruchung polarisiert würde, wodurch die maximale Sperrspannung der Anordnung verringert wird.
Der ir+-Bereich 210 kann durch einen auf freiem Potential liegenden ("floating") P+-Bereich 250 ersetzt werden, der gleichzeitig mit der Herstellung der P+-Bereiche 214 und 215 erzeugt werden" kann. Auf diese Weise werden keine zusätzlichen Verfahrensschritte zur Herstellung des.in lig. 18 gezeigten zentralen Bereichs 250 benötigt. Des weiteren ist gemäß der Erfindung die Einbeziehung der Ausnehmung in dem phosphordotierten Siliciumoxid zur weitgehenden Verringerung der Polarisation dieser Schicht sowie die Anwendung einer Verbund-Feldplatte in dem Aufbau der
erfindungsgemäßen TRIMOS-Anordnung vorgesehen.
Die Hauptanschlüsse 225 und 226 sind in Fig. 17 deutlich sichtbar, welche eine TRIMOS-Konfiguration von länglicher Ringform veranschaulicht, wobei sich der Bereich 250 In der Mitte des Abschnitts und der Ringkonfiguration in Fig. 17 erstreckt,' wie weiter unten noch im einzelnen beschrieben wird. ·
Die Herstellung der Anordnung kann nach einem' ähnlichen' Verfahren erfolgen, wie es beispielsweise in der erwähnten älteren Anmeldung P 31 -31 727·8 beschrieben ist; dabei nimmt die Oxid-Schicht 224 auf ihrer Oberseite Poly-· silicium-Gate-Abschnitte 251 und 252 auf, die in der gezeigten Weise schräg verlaufend angeordnet sind, derart, daß sie einen verhältnismäßig geringen Abstand zu den darunterliegenden Kanälen 220 bzw. 221 und einen größeren Abstand von der Oberfläche in dem Bereich, wo sie von den Kanälen entfernt sind, aufweisen. Gleichzeitig mit den Polysilicium-Gates 251 und 252 werden die Polysilicium-Feldplatten 253 und 254· erzeugt. Die Polysilicium-Feld-. platten 253 und 254 sind als gestufte Teile dargestellt, .um eine weitgehende Verringerung der Krümmung des elektrischen Feldes in dem Körper 210 des Chips'und einen vergrößerten Abstand der Äquipotentiallinien an der Chipoberfläche zu erzielen.
Fig. 19 zeigt einen Querschnitt durch den äußeren Umfängst eil des Chips; wie ersichtlich, ist auch ein P+-' Schutzring 260 vorgesehen, welcher den Außenumfang des Chips in gleicher Weise wie der Schutzring 161 in Fig. und der Schutzring 54 in Fig. 9 umschließt* Am äußersten
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TJmf angsrand der Oberseite der Oxid-Schicht 224- ist auf diese dann eine Polysilicium-Feldplatte 261 vorgesehen, welche mit dem ΪΓ-Substrat 21Ö verbunden ist.
Bei der Herstellung der Anordnung gemäß den Figg. 17 5 18 und 19 ist es erwünscht, die Oberseite der Anordnung mit einer Silox-Schicht 270 zu überziehen.· Die Silox-Schicht ist eine relativ stark phosphordotierte Siliciumdioxid-Schicht, die über der gesamten Oberseite der Anordnung erzeugt wird. Wie oben erwähnt, ist diese Silox-Schicht jedoch durch hohe seitliche elektrische Felder polarisierbar, was die Feldverteilung in dem Halbleiterkörper der Anordnung 210 störend beeinflussen kann. Gemäß einem Merkmal der Erfindung werden daher durch.die Silox-Schicht 270 zu beiden Seiten des P+-Bings 250 ein erster und ein zweiter ringförmiger Einschnitt 290 und 291 (vergleiche Figg. 17 und 18) bis in das darunterliegende Oxid 224 geführt. Auf diese Weise werden Polarisationswirkungen einer Hochspannung, die auf beiden Seiten des P+-Eings 250 auftreten kann,'auf das Silox herabgesetzt und so eine relativ geringe Auswirkung auf die elektrische FeIdverteilung in diesem Bereich gewährleistet.
In gleicher Weise werden in dem Silox am Außenumfang der Anordnung zu beiden Seiten des Schutzrings 260 ein dritter und ein vierter Einschnitt 292 bzw. 293 (Figg. 17 und 19) vorgenommen. Diese Einschnitte haben die gleiche Auswirkung auf die Polarisation der Silox-Schicht wie die zuvor beschriebenen Einschnitte 290, 291.
Wie ersichtlich, ist bei der Anordnung gemäß Fig. 18 ferner auch der Vorteil einer erfindungsgemäßen ·
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jes -
Verbundplatte in Gestalt der sich überlappenden Anordnung zwischen den Polysilicium-Gates 251 und 252 und den Metallisierungen 225 bzw. 226 vorgesehen. Das· heißt, diese Teile bilden eine abgestufte Elektrode hinsichtlich des elektrischen Feldes- unterhalb dieser .abgestuften Elektrode. Falls erwünscht, könnte die Metall-Elektrode 226 in Fig. 19 .die Silox-Schicht 270 und die Feldplatte 252 stärker überlappen, um den oben erläuterten Vorteil einer Verbundanordnung aus Polysilicium-Feldplatten und Metallisierung noch stärker ausziinutzen.
Bei der in Fig.17 gezeigten Anordnung ist der Chip rechteckförmig mit Abmessungen von beispielsweise 100 Tausendstel Zoll χ 150 Tausendstel-Zoll. Der Hauptanschluß 225 weist einen vergrößerten Bereich 3OO auf, der als Anschlußbereich dienen kann; entsprechend besitzt der Anschluß 226 für Anschlußzwecke einen vergrößerten Bereich 301. Entsprechend können die Gates 251 und 252, die innerhalb der Anordnung intern in einer in Fig. 17 nicht dargestellten.Weise verbunden sein können, mit den in Fig. 17 gezeigten Gate-Anschlußkissen 251 bzw. 252 auf der Chipoberfläche versehen sein.
Die Erfindung wurde vorstehend anhand bevorzugter Ausf'dhrungsbeispiele beschrieben, die jedoch selbstverständlich in mannigfacher Weise abgewandelt werden können, ohne daß hierdurch der Rahmen der Erfindung verlassen wird.
P at ent ansp rü ehe :
Leerseite

Claims (8)

  1. 3Η5231
    -Kf-
    Patentansprüche
    Ί. Halbleiteranordnung für hohe Spannungen, mit einem Chip aus Halbleitermaterial; wenigstens einem in wenigstens einer Oberfläche des Chips erzeugten pnübergang; einer mit wenigstens einem ausgewählten Bereich dieser Oberfläche verbundenen Elektrodenvorrichtung, derart, daß beim Anlegen einer Sperrvorspannung an diese Elektrodenvorrichtung ein elektr .-sches PeId in dem Halbleitermaterialchip erzeugt wird; einer dünnen glasigen Überzugsschicht· aus ei tem dünnen Material, welche wenigstens über Teilen der einen Chipoberfläche· liegt und diese abschließt, w)-bei die Glasschicht durch elektrische Felder, welclie wenigstens eine parallel zu der Glasschicht verlaufende Komponente aufweisen, polarisierbar ist, dadurch gekennzeichnet, daß ■ wenigstens ein erster länglicher Spalt bzw. Einschnitt (70, Figg. M- bis 9; 180, Figg. 10 bis 15; 290, 292, Figg. 16 bis 19) durch die glasige Schic-at . (65; 142; 270) geführt ist, um die Polarisationseffekte in der glasigen Schicht und damit die nachteilige Beeinflussung des elektrischen Feldes in dem Halbleiterchip durch die Polarisation im Bereich des Spaltes unter Sperrspannungszuständen zu verringern.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet , daß in der glasigen . Schicht (65; 142; 270) ein zweiter Spalt bzw. Einschnitt (71; 181; 291, 293) parallel zu dem ersten
    Spalt "bzw. Einschnitt und in gleicher Erstreckung wie ■ dieser vorgesehen ist.
  3. 3. Anordnung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet , daß in der"erwähnten Oberfläche des Halbleiterchips eng benachbart zu, je— doch im Abstand von dem Außenumfang des Chips ein Schutzring (54-; 161; 260) von/dem Leitfähigkeitstyp des Chips', in welchem der Schutzring erzeugt ist, entgegengesetzten Leitfähigkeitstyp vorgesehen ist, und daß die ersten und gegebenenfalls zweiten Spalte bzw. Einschnitte (70, 71; 180, 181; 290 bis 293) oberhalb dem Schutzring und sich zu beiden Seiten des Schutzrings entlang diesem erstreckend angeordnet sind.
  4. 4·. Anordnung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen der glasigen Schicht. (65; 14-2·; 270) und der genannten Chipoberfläche eine nicht der Polarisation unterliegende Siliciumdioxid-Schicht (5O; 140, 121; 224-) vorgesehen ist.
  5. 5· Anordnung nach 'einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die glasige Schicht (65; 14-2.;· 270) aus einer zum Schmelzfluß gebrachten Schicht aus Siliciumdioxid mit einem zum Schmelzfließen ausreichenden Gehalt an einem Phosphormaterial besteht.
  6. 6. Anordnung nach Anspruch 5» dadurch
    31Ä5231
    gekennzeichnet , daß die zum Schmelzfluß gebrachte Schicht (65; 142; 2?0) von etwa 2 Gew.-% bis etwa 10 Gew.-% Phosphor enthält.
  7. 7. Anordnung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Elektrodenanordnung einen Bereich aufweist, welcher sich auf der zweiten Isolierschicht und über dem pn-Ubergang an dessen Austrittsstelle an der einen Chip-Oberfläche erstreckt und eine Feldplatte bildet. . ■
  8. 8. Anordnung nach einem oder mehreren der vorhergehen, .en Ansprüche, in Ausbildung als Diode (Figg. 4 bis 9)=
    9· Anordnung nach einem oder mehreren der Ansprüche ί bis 7, in Ausbildung als Leistungs-MOSFET (Figg. 10 bis 15).
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