DE3144801A1

DE3144801A1 - Digitaler breitbanddemultiplexer

Info

Publication number: DE3144801A1
Application number: DE19813144801
Authority: DE
Inventors: Wolfgang Dipl.-Ing. 7150 Backnang Bodenschatz
Original assignee: AEG Telefunken Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1981-11-11
Filing date: 1981-11-11
Publication date: 1983-06-09

Description

Digitaler Breitbanddemultiplexer
Die Erfindung bezieht sich auf ein dienstintegriertes, digitales Nachrichtenübertragungssystem gemäß Oberbegriff des Patentanspruchs 1.
In modernen Breitbandkommunikationsnetzen, bei denen die Teilnehmer beispielsweise über Lichtwellenleiter an eine Ortszentrale angeschlossen sind, sind auf der Empfangsseite sehr schnelle logische Schaltkreise erforderlich, die in der Lage sind, das Empfangszeitmultiplexsignal hoher Bitrate gemäß der vorgegebenen Struktur wieder in die ursprünglichen langsameren Bitströme zu zerlegen und an nachfolgende Baueinheiten weiterzugeben.
Aufgabe der vorliegenden Erfindung ist es, ein System der obigen Art anzugeben, bei dem auf der Empfangsseite der Aufwand an Schaltkreisen mit hoher Signalverarbeitungsgeschwindigkeit reduziert werden kann und bei dem die Synchronisation des empfangsseitigen Breitbanddemultiplexers in günstiger Weise erfolgen kann.
Die Lösung erfolgt mit den in den Patentansprüchen angegebenen Mitteln.
Die Erfindung weist die Vorteile auf, daß die Signalverarbeitung weitgehend in niederen Frequenzbereichen erfolgen kann, daß eine Einsparung an teueren und größere Verlustleistung verbrauchenden Schaltkreisen ermöglicht wird, und daß der Breitbanddemultiplexer in integrierter Bauweise ausgeführt werden kann.
Es folgt nun die Beschreibung der Erfindung anhand der Figuren.
Die Figuren 1 und 2 zeigen Blockschaltbilder einer Ausgestaltung des erfindungsgemäßen Systems.
Die Figuren 3 und lt zeigen Einzelheiten des Koppelfeldes nach Figur 2.
In Figur 1 ist der Breitbanddemultiplexer DEMUX zu erkennen der eingangsseitig beispielsweise von einem optischen Empfänger mit einem 280 MBit/s-Datenstrom K bzw. in regenerierter Form KREG beliefert wird, der aus der Bit-für-Bit-Verschachtelung dieses Datenstroms die vier Einzelkanäle K1 - K4 zu je 70 MBit/s aufspaltet und diese an seinen Ausgängen D1 -Dlt abgibt. Der Demultiplexer wird über seine Taktsteuereingänge durch vier phasenverschobene Takte T' von 70 MHz gesteuert, wobei- die in der Phase benachbarten jeweils eine Phasendifferenz von 900 aufweisen. Die vier Takte T' werden aus dem 280 MHz-Bittakt durch zweifache Halbierung gewonnen.
Der auf der Senderseite des Systems zu K1 definierte 70 MBit/s-Kanal führt sämtliche Schmalbanddienste und enthält außerdem Synchronisationszeichen. Die Kanäle K2 - Klt führen beispielsweise jeweils ein digitalisiertes Videosignal und werden auf der Senderseite verwürfelt um für die Laser- modulation und die Signalverarbeitung im optischen Empfänger einen häufigen Zustandswechsel des Übertragungssignals zu garantieren. Diese drei Kanäle K2 - Klt werden auf der Empfangsseite mittels eines Descramblers und eines Verknüpfungsgliedes VK entwürfelt. Weiterhin ist eine Einheit Taktunterdrükkung zu erkennen, mit der eine Taktsperrung für eine oder mehrere Perioden ermöglicht wird. Liegen beispielsweise an den Ausgangspunkten D1 - D4 des Demultiplexers nicht die zugeordneten Kanäle K1 - K4 sondern vertauschte Kanäle an, d.h., bei fehlender Synchronisation, so kann aus dem am Demultiplexerausgang D1 anliegenden Signal kein Synchronisationssignal gewonnen werden. Nunmehr wird die Taktunterdrückungsanordnung durch das Signal SYN derart angesteuert, daß durch ein- oder mehrmalige Taktaussetzung eine zyklische Vertauschung der Kanäle so lange erfolgt, bis an dem Ausgang D1 der Kanal K1 ansteht und ein Synchronisationszeichen erkannt werden kann. Da bei erfolgter Synchronisation die K2 - K4 gleichzeitig anstehen, kann sowohl auf der Sende- als auch auf der Empfangsseite mit einem einzigen Scrambler bzw. Descrambler verwürfelt bzw. entwürfe lt werden.
Die Figur 2 zeigt eine ähnliche Ausgestaltung des Systems nach Bild 1, wobei ebenfalls der 280 MBit/s-Datenstrom K in Bitmitte mit dem Taktsignal T abgetastet wird um eine eindeutige Zuordnung zwischen Takt flanke und regeneriertem Datenstrom KREG zu erhalten. Auch hier wird der Takt über zwei parallel geschaltete 2 : 1 Teiler geführt, woraus vier 70 MHz-Takte, die zyklisch um 900 gegeneinander phasenverschoben sind, gewonnen werden. Die Demultiplexfunktion erfolgt ebenfalls dadurch, daß die vier 70 MHz-Takte jeweils jedes vierte Datenbit von dem regenerierten Datenstrom KREG übernehmen. Anstelle einer Synchronisation mit Hilfe einer Taktunterdrückung ist hier jedoch ein Koppelfeld KF mit vier Eingängen El - E4 und vier Ausgängen Al - A4 vorgesehen.
Für die Koppelfelddurchschaltung gibt es die vier Möglichkeiten nach Figur 3, wobei im Falle einer Nichtsynchronisation durch das Synchronisationssignal SYN der Reihe nach die Ausgänge des Koppelfeldes gegenüber seinen Eingängen zyklisch vertauscht werden, nämlich so lange, bis am ersten Ausgang der Kanal K1 ansteht und somit wiederum das Synchronisationszeichen gewonnen werden kann. Je nachdem, ob im Synchronisationsfall alle Kanäle K1 - K4 eines Zeitrahmens n durch den Demultiplexer gleichzeitig erfaßt werden oder ob Kanäle des Zeitrahmens n und des darauffolgenden Zeitrahmens n + 1 vom Demultiplexer gleichzeitig verarbeitet werden, müssen die Kanäle des nächsten Zeitrahmens n + 1 um eine Takteinheit verzögert werden, um den Vorteil der gemeinsamen Ver-bzw. Entwürfelung der Kanäle K2 - Klt zu ermöglichen. Für den Kanal K1, der unabhängig weiterverarbeitet werden kann, ist eine Verzögerung nicht erforderlich. Es sind deshalb nur für den Kanal 2 und gegebenenfalls von Kanal 3 Verzögerungsglieder AT (Fig. -2) mit der Verzögerung V von einer Taktperiode vorgesehen.
In Figur 4 ist ein Koppelfeld KF angegeben, bei dem in günstiger Weise die Verzögerungsglieder V (hier auch für Kanal 1) in die Schaltmatrix integriert sind, wobei die An- bzw.
Abschaltung der Zeitglieder- tT nach Fig. 2 entfällt.
Die Vorteile des erfindungsgemäßen Systems nach den Ausführungsformen der Figuren liegen darin, daß zum großen Teil relativ billige 1Ok-Bausteine mit einer Grenzsignalverarbeitungsfrequenz von ( 200 MHz verwendet werden können, und in der Minimierung von kostspieligen 100k-ECL-Bausteinen, die sehr leistungsintensiv sind.
Durch die Einsparung an schnellen Schaltkreisen ergibt sich ein weiterer Vorteil beim Entwurf des Leiterplatten-Layouts für das erfindungsgemäße Empfangssystem, da die Verbindungen zwischen mit hohen Taktfrequenzen arbeitenden Bauelementen als Leitungen im Sinne der Wellenleitertheorie betrachtet werden müssen. Um diese Verbindungsleitungen wellentheoretisch beschreiben zu können, ist es erforderlich, diese in einer idealisierten, berechenbaren Geometrie auszuführen.
Eine solche Geometrie ergibt sich bei Mikrostreifenleitungen, bei denen sich der Leiterbahnzug vollständig über einer Bezugsfläche befindet. Zur Berechnung des Wellenwiderstandes dieser Leitungen gehen die Höhe des Substrates, die Aufdampfdicke, die Leiterbahnbreite und die Dielektrizitätskonstante des Substratmaterials ein. Da die schnellen ECL-Schaltkreise jedoch eine parasitäre Kapazität von etwa 2 - 3 pF pro IC-Eingang aufweisen und der ECL-Treiber einen Innenwiderstand aufweist, der zumeist klein gegen den Wellenwiderstand ist, ist eine beidseitige Anpassung der Mikrostreifenleitung an den Wellenwiderstand problematisch. Leerseite

Claims

Patentansprüche 1. Dienstintegriertes, digitales Nachrichtenübertragungssystem, bei dem n Bitströme gleicher Bitrate auf der Sendeseite mittels Breitbandmultiplexer im Zeitmultiplex zusammensefaßt, übertragen und auf der Empfangsseite mittels Breitbanddemultiplexer wieder getrennt werden, dadurch gekennzeichnet, daß der Breitbanddemultiplexer (DEMUX) mit n Takten (tag) gesteuert wird, die jeweils eine der Bitrate eines der n Bitströme (K1 - K4) entsprechende Taktfrequenz und die unterschiedliche Phasenlagen aufweisen, die derart gegeneinander versetzt sind, daß jeweils die Phasendifferenz zwischen zwei benachbarten Takten 2# beträgt.

n 2. System nach Anspruch 1, dadurch gekennzeichnet, daß die n Takte (T'), durch n-Teilung des Taktsignals T, dessen Frequenz der Gesamtbitrate der n Bitströme (K1 bis K4) entspricht, gewonnen werden.

3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß einer oder mehrere aufeinanderfolgende Takte in Abhängigkeit eines Synchronisationszeichens (SYN) für eine Taktperiode derart unterdrückbar sind, daß die n Bitströme (K1 - K4) an den n Ausgängen (D1 - D4) des Breitbanddemultiplexers (DEMUX) zyklisch vertauscht zu entnehmen sind.

4. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß n Ausgänge (D1 - D4) des Breitbanddemultiplexers (DEMUX) in gleicher Zählweise mit den n Eingängen (El -E4) eines Koppelfeldes (KF) verbunden sind, dessen Koppelpunkte derart durchschaltbar sind, daß die Zuordnung der n Ausgänge (A1 - A4) des Koppelfeldes (KF) zu den Eingängen (El - E4) in gleicher Zählweise oder in zyklischen Vertauschungen davon erfolgt.

5. System nach Anpruch 4, dadurch gekennzeichnet, daß die Durchschaltung in Abhängigkeit eines Synchronisationszeichens (SYN) derart erfolgt, daß an den n Koppelfeldausgängen (A1 - A4) in gleicher Zählweise die n Bitströme (K1 - K4) anstehen.

6. System nach Anspruch 5, dadurch gekennzeichnet, daß bei i zyklischen Vertauschungen, die jeweils aus den vorangegangenen Vertauschungen derart hervorgehen, daß die Eingänge (El - E4) jeweils den Ausgängen (A2, A3, A4, Al; A3, A4 usw.) mit der im Zyklus 1,...,n,1... nächsthöheren Adresse zugeordnet werden, die ersten i Bitströme mittels Verzögerungsglieder (V) um eine Taktperiode (T')verzögert werden.