DE3144801A1 - Digital broadband demultiplexer - Google Patents

Abstract

The invention relates to an integrated-services, digital communication system in which n bit streams with the same bit rate are combined at the transmitting end by means of a broadband multiplexer in time division multiplexing, transmitted and separated again at the receiving end by means of a broadband demultiplexer, and is characterised in that the broadband demultiplexer (DEMUX) is controlled with n clocks (T') which have in each case a clock frequency corresponding to the bit rate of one of the n bit streams (K1-K4) and different phase angles which are shifted in relation to one another in such a way that the phase difference between two adjacent clocks is in each case <IMAGE> . <IMAGE>

Description

Digitaler Breitbanddemultiplexer Digital broadband demultiplexer

Die Erfindung bezieht sich auf ein dienstintegriertes, digitales Nachrichtenübertragungssystem gemäß Oberbegriff des Patentanspruchs 1.The invention relates to an integrated services, digital communication system according to the preamble of claim 1.

In modernen Breitbandkommunikationsnetzen, bei denen die Teilnehmer beispielsweise über Lichtwellenleiter an eine Ortszentrale angeschlossen sind, sind auf der Empfangsseite sehr schnelle logische Schaltkreise erforderlich, die in der Lage sind, das Empfangszeitmultiplexsignal hoher Bitrate gemäß der vorgegebenen Struktur wieder in die ursprünglichen langsameren Bitströme zu zerlegen und an nachfolgende Baueinheiten weiterzugeben.In modern broadband communication networks, where the participants for example, are connected to a local control center via optical fibers Very fast logic circuits are required on the receiving end, which are in the Are capable of receiving the high bit rate time-division multiplexed signal according to the predetermined Structure again to break down into the original slower bit streams and to subsequent ones Passing on building units.

Aufgabe der vorliegenden Erfindung ist es, ein System der obigen Art anzugeben, bei dem auf der Empfangsseite der Aufwand an Schaltkreisen mit hoher Signalverarbeitungsgeschwindigkeit reduziert werden kann und bei dem die Synchronisation des empfangsseitigen Breitbanddemultiplexers in günstiger Weise erfolgen kann.The object of the present invention is to provide a system of the above type specify, in which on the receiving side the expenditure on circuits with high Signal processing speed can be reduced and in which the synchronization the broadband demultiplexer at the receiving end can be carried out in a favorable manner.

Die Lösung erfolgt mit den in den Patentansprüchen angegebenen Mitteln.The solution takes place with the means specified in the claims.

Die Erfindung weist die Vorteile auf, daß die Signalverarbeitung weitgehend in niederen Frequenzbereichen erfolgen kann, daß eine Einsparung an teueren und größere Verlustleistung verbrauchenden Schaltkreisen ermöglicht wird, und daß der Breitbanddemultiplexer in integrierter Bauweise ausgeführt werden kann.The invention has the advantages that the signal processing is largely can take place in lower frequency ranges that a saving in expensive and larger power dissipating circuits is enabled, and that the Broadband demultiplexer can be designed in an integrated manner.

Es folgt nun die Beschreibung der Erfindung anhand der Figuren.The invention will now be described with reference to the figures.

Die Figuren 1 und 2 zeigen Blockschaltbilder einer Ausgestaltung des erfindungsgemäßen Systems.Figures 1 and 2 show block diagrams of an embodiment of the system according to the invention.

Die Figuren 3 und lt zeigen Einzelheiten des Koppelfeldes nach Figur 2.Figures 3 and lt show details of the switching network according to FIG 2.

In Figur 1 ist der Breitbanddemultiplexer DEMUX zu erkennen der eingangsseitig beispielsweise von einem optischen Empfänger mit einem 280 MBit/s-Datenstrom K bzw. in regenerierter Form KREG beliefert wird, der aus der Bit-für-Bit-Verschachtelung dieses Datenstroms die vier Einzelkanäle K1 - K4 zu je 70 MBit/s aufspaltet und diese an seinen Ausgängen D1 -Dlt abgibt. Der Demultiplexer wird über seine Taktsteuereingänge durch vier phasenverschobene Takte T' von 70 MHz gesteuert, wobei- die in der Phase benachbarten jeweils eine Phasendifferenz von 900 aufweisen. Die vier Takte T' werden aus dem 280 MHz-Bittakt durch zweifache Halbierung gewonnen.In Figure 1, the broadband demultiplexer DEMUX can be seen on the input side for example from an optical receiver with a 280 Mbit / s data stream K resp. KREG is supplied in a regenerated form from the bit-for-bit interleaving this data stream splits the four individual channels K1 - K4 at 70 Mbit / s each and emits this at its outputs D1 -Dlt. The demultiplexer is controlled via its clock control inputs controlled by four phase-shifted clocks T 'of 70 MHz, the in phase neighboring each have a phase difference of 900. The four bars become T ' obtained from the 280 MHz bit clock by halving it twice.

Der auf der Senderseite des Systems zu K1 definierte 70 MBit/s-Kanal führt sämtliche Schmalbanddienste und enthält außerdem Synchronisationszeichen. Die Kanäle K2 - Klt führen beispielsweise jeweils ein digitalisiertes Videosignal und werden auf der Senderseite verwürfelt um für die Laser- modulation und die Signalverarbeitung im optischen Empfänger einen häufigen Zustandswechsel des Übertragungssignals zu garantieren. Diese drei Kanäle K2 - Klt werden auf der Empfangsseite mittels eines Descramblers und eines Verknüpfungsgliedes VK entwürfelt. Weiterhin ist eine Einheit Taktunterdrükkung zu erkennen, mit der eine Taktsperrung für eine oder mehrere Perioden ermöglicht wird. Liegen beispielsweise an den Ausgangspunkten D1 - D4 des Demultiplexers nicht die zugeordneten Kanäle K1 - K4 sondern vertauschte Kanäle an, d.h., bei fehlender Synchronisation, so kann aus dem am Demultiplexerausgang D1 anliegenden Signal kein Synchronisationssignal gewonnen werden. Nunmehr wird die Taktunterdrückungsanordnung durch das Signal SYN derart angesteuert, daß durch ein- oder mehrmalige Taktaussetzung eine zyklische Vertauschung der Kanäle so lange erfolgt, bis an dem Ausgang D1 der Kanal K1 ansteht und ein Synchronisationszeichen erkannt werden kann. Da bei erfolgter Synchronisation die K2 - K4 gleichzeitig anstehen, kann sowohl auf der Sende- als auch auf der Empfangsseite mit einem einzigen Scrambler bzw. Descrambler verwürfelt bzw. entwürfe lt werden.The 70 Mbit / s channel defined on the sender side of the system for K1 carries out all narrowband services and also contains synchronization characters. The channels K2 - Klt each carry a digitized video signal, for example and are scrambled on the transmitter side in order for the laser modulation and the signal processing in the optical receiver a frequent change of state of the transmission signal. These three channels K2 - Klt are on the Receiving side descrambled by means of a descrambler and a link VK. Furthermore, a unit clock suppression can be seen with which a clock block for one or more periods. For example, they are at the starting points D1-D4 of the demultiplexer do not have the assigned channels K1-K4 but swapped them Channels on, i.e. if there is no synchronization, the demultiplexer output D1 applied signal no synchronization signal can be obtained. Now will the clock suppression arrangement is controlled by the signal SYN in such a way that by single or multiple clock suspension a cyclical swap of the channels for so long takes place until channel K1 and a synchronization signal are present at output D1 can be recognized. Since the K2 - K4 are pending at the same time after synchronization, can be done on both the sending and receiving side with a single scrambler or descrambler scrambled or drafts.

Die Figur 2 zeigt eine ähnliche Ausgestaltung des Systems nach Bild 1, wobei ebenfalls der 280 MBit/s-Datenstrom K in Bitmitte mit dem Taktsignal T abgetastet wird um eine eindeutige Zuordnung zwischen Takt flanke und regeneriertem Datenstrom KREG zu erhalten. Auch hier wird der Takt über zwei parallel geschaltete 2 : 1 Teiler geführt, woraus vier 70 MHz-Takte, die zyklisch um 900 gegeneinander phasenverschoben sind, gewonnen werden. Die Demultiplexfunktion erfolgt ebenfalls dadurch, daß die vier 70 MHz-Takte jeweils jedes vierte Datenbit von dem regenerierten Datenstrom KREG übernehmen. Anstelle einer Synchronisation mit Hilfe einer Taktunterdrückung ist hier jedoch ein Koppelfeld KF mit vier Eingängen El - E4 und vier Ausgängen Al - A4 vorgesehen.FIG. 2 shows a similar configuration of the system according to FIG 1, with the 280 Mbit / s data stream K in the middle of the bit with the clock signal T. is scanned to a clear assignment between clock edge and regenerated Receive data stream KREG. Here, too, the clock is switched via two parallel 2: 1 divider, resulting in four 70 MHz clocks that are cyclically 900 against each other are out of phase. The demultiplex function also takes place in that the four 70 MHz clocks each regenerate every fourth bit of data from the Accept data stream KREG. Instead of a synchronization with the help of a clock suppression However, here is a switching network KF with four inputs El - E4 and four outputs Al - A4 provided.

Für die Koppelfelddurchschaltung gibt es die vier Möglichkeiten nach Figur 3, wobei im Falle einer Nichtsynchronisation durch das Synchronisationssignal SYN der Reihe nach die Ausgänge des Koppelfeldes gegenüber seinen Eingängen zyklisch vertauscht werden, nämlich so lange, bis am ersten Ausgang der Kanal K1 ansteht und somit wiederum das Synchronisationszeichen gewonnen werden kann. Je nachdem, ob im Synchronisationsfall alle Kanäle K1 - K4 eines Zeitrahmens n durch den Demultiplexer gleichzeitig erfaßt werden oder ob Kanäle des Zeitrahmens n und des darauffolgenden Zeitrahmens n + 1 vom Demultiplexer gleichzeitig verarbeitet werden, müssen die Kanäle des nächsten Zeitrahmens n + 1 um eine Takteinheit verzögert werden, um den Vorteil der gemeinsamen Ver-bzw. Entwürfelung der Kanäle K2 - Klt zu ermöglichen. Für den Kanal K1, der unabhängig weiterverarbeitet werden kann, ist eine Verzögerung nicht erforderlich. Es sind deshalb nur für den Kanal 2 und gegebenenfalls von Kanal 3 Verzögerungsglieder AT (Fig. -2) mit der Verzögerung V von einer Taktperiode vorgesehen.There are four options for switching network through Figure 3, in the case of non-synchronization by the synchronization signal SYN in turn the Outputs of the switching matrix opposite his Inputs are swapped cyclically, namely until the first output of the Channel K1 is pending and thus the synchronization character can again be obtained can. Depending on whether, in the case of synchronization, all channels K1 - K4 of a time frame n are detected simultaneously by the demultiplexer or whether channels of the time frame n and the subsequent time frame n + 1 processed simultaneously by the demultiplexer the channels of the next time frame n + 1 must be delayed by one clock unit be in order to take advantage of the common ver or. Descrambling of channels K2 - Klt to enable. For channel K1, which can be further processed independently, a delay is not required. They are therefore only for channel 2 and possibly from channel 3 delay elements AT (Fig. -2) with the delay V provided by one clock period.

In Figur 4 ist ein Koppelfeld KF angegeben, bei dem in günstiger Weise die Verzögerungsglieder V (hier auch für Kanal 1) in die Schaltmatrix integriert sind, wobei die An- bzw.In Figure 4, a switching network KF is indicated, in which in an advantageous manner the delay elements V (here also for channel 1) are integrated into the switching matrix are, where the on resp.

Abschaltung der Zeitglieder- tT nach Fig. 2 entfällt.Disconnection of the time elements tT according to FIG. 2 is omitted.

Die Vorteile des erfindungsgemäßen Systems nach den Ausführungsformen der Figuren liegen darin, daß zum großen Teil relativ billige 1Ok-Bausteine mit einer Grenzsignalverarbeitungsfrequenz von ( 200 MHz verwendet werden können, und in der Minimierung von kostspieligen 100k-ECL-Bausteinen, die sehr leistungsintensiv sind.The advantages of the system according to the invention according to the embodiments of the figures lie in the fact that for the most part relatively cheap 10k building blocks with a limit signal processing frequency of (200 MHz can be used, and in minimizing costly 100k ECL components, which are very performance-intensive are.

Durch die Einsparung an schnellen Schaltkreisen ergibt sich ein weiterer Vorteil beim Entwurf des Leiterplatten-Layouts für das erfindungsgemäße Empfangssystem, da die Verbindungen zwischen mit hohen Taktfrequenzen arbeitenden Bauelementen als Leitungen im Sinne der Wellenleitertheorie betrachtet werden müssen. Um diese Verbindungsleitungen wellentheoretisch beschreiben zu können, ist es erforderlich, diese in einer idealisierten, berechenbaren Geometrie auszuführen.By saving on high-speed circuits, there is another one Advantage when designing the circuit board layout for the receiving system according to the invention, since the connections between components operating at high clock frequencies are called Lines must be considered in terms of waveguide theory. To these connecting lines To be able to describe wave theory, it is necessary to describe this in one execute idealized, predictable geometry.

Eine solche Geometrie ergibt sich bei Mikrostreifenleitungen, bei denen sich der Leiterbahnzug vollständig über einer Bezugsfläche befindet. Zur Berechnung des Wellenwiderstandes dieser Leitungen gehen die Höhe des Substrates, die Aufdampfdicke, die Leiterbahnbreite und die Dielektrizitätskonstante des Substratmaterials ein. Da die schnellen ECL-Schaltkreise jedoch eine parasitäre Kapazität von etwa 2 - 3 pF pro IC-Eingang aufweisen und der ECL-Treiber einen Innenwiderstand aufweist, der zumeist klein gegen den Wellenwiderstand ist, ist eine beidseitige Anpassung der Mikrostreifenleitung an den Wellenwiderstand problematisch. LeerseiteSuch a geometry results in microstrip lines, at where the conductor track is completely over a reference surface. For calculating the wave resistance of these lines depends on the height of the substrate, the vapor deposition thickness, the conductor track width and the dielectric constant of the substrate material. However, since the fast ECL circuits have a parasitic capacitance of about 2 - 3 pF per IC input and the ECL driver has an internal resistance, which is mostly small compared to the wave resistance, is a bilateral adaptation the microstrip line to the wave impedance problematic. Blank page

Claims (1)

Patentansprüche 1. Dienstintegriertes, digitales Nachrichtenübertragungssystem, bei dem n Bitströme gleicher Bitrate auf der Sendeseite mittels Breitbandmultiplexer im Zeitmultiplex zusammensefaßt, übertragen und auf der Empfangsseite mittels Breitbanddemultiplexer wieder getrennt werden, dadurch gekennzeichnet, daß der Breitbanddemultiplexer (DEMUX) mit n Takten (tag) gesteuert wird, die jeweils eine der Bitrate eines der n Bitströme (K1 - K4) entsprechende Taktfrequenz und die unterschiedliche Phasenlagen aufweisen, die derart gegeneinander versetzt sind, daß jeweils die Phasendifferenz zwischen zwei benachbarten Takten 2# beträgt.Claims 1. Service-integrated, digital message transmission system, with n bit streams of the same bit rate on the transmission side by means of a broadband multiplexer summarized in time division multiplex, transmitted and on the receiving side by means of broadband demultiplexer are separated again, characterized in that the broadband demultiplexer (DEMUX) is controlled with n clocks (tag), each one of the bit rate of one of the n bit streams (K1 - K4) corresponding clock frequency and which have different phase positions, which are offset from one another in such a way that in each case the phase difference between two adjacent bars is 2 #. n 2. System nach Anspruch 1, dadurch gekennzeichnet, daß die n Takte (T'), durch n-Teilung des Taktsignals T, dessen Frequenz der Gesamtbitrate der n Bitströme (K1 bis K4) entspricht, gewonnen werden. n 2. System according to claim 1, characterized in that the n clocks (T '), by n-division of the clock signal T, the frequency of which corresponds to the total bit rate of the n Bit streams (K1 to K4) are obtained. 3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß einer oder mehrere aufeinanderfolgende Takte in Abhängigkeit eines Synchronisationszeichens (SYN) für eine Taktperiode derart unterdrückbar sind, daß die n Bitströme (K1 - K4) an den n Ausgängen (D1 - D4) des Breitbanddemultiplexers (DEMUX) zyklisch vertauscht zu entnehmen sind.3. System according to claim 1 or 2, characterized in that one or several successive measures as a function of a synchronization character (SYN) can be suppressed for a clock period in such a way that the n bit streams (K1 - K4) at the n outputs (D1 - D4) of the broadband demultiplexer (DEMUX) cyclically interchanged can be found. 4. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß n Ausgänge (D1 - D4) des Breitbanddemultiplexers (DEMUX) in gleicher Zählweise mit den n Eingängen (El -E4) eines Koppelfeldes (KF) verbunden sind, dessen Koppelpunkte derart durchschaltbar sind, daß die Zuordnung der n Ausgänge (A1 - A4) des Koppelfeldes (KF) zu den Eingängen (El - E4) in gleicher Zählweise oder in zyklischen Vertauschungen davon erfolgt.4. System according to claim 1 or 2, characterized in that n outputs (D1 - D4) of the broadband demultiplexer (DEMUX) in the same way of counting with the n inputs (El -E4) of a switching network (KF) are connected, the coupling points of which can be switched through in this way are that the assignment of the n outputs (A1 - A4) of the switching matrix (KF) to the inputs (El - E4) takes place in the same way of counting or in cyclical interchanges thereof. 5. System nach Anpruch 4, dadurch gekennzeichnet, daß die Durchschaltung in Abhängigkeit eines Synchronisationszeichens (SYN) derart erfolgt, daß an den n Koppelfeldausgängen (A1 - A4) in gleicher Zählweise die n Bitströme (K1 - K4) anstehen.5. System according to claim 4, characterized in that the connection depending on a synchronization character (SYN) takes place in such a way that the n switching matrix outputs (A1 - A4) in the same counting the n bit streams (K1 - K4) queue. 6. System nach Anspruch 5, dadurch gekennzeichnet, daß bei i zyklischen Vertauschungen, die jeweils aus den vorangegangenen Vertauschungen derart hervorgehen, daß die Eingänge (El - E4) jeweils den Ausgängen (A2, A3, A4, Al; A3, A4 usw.) mit der im Zyklus 1,...,n,1... nächsthöheren Adresse zugeordnet werden, die ersten i Bitströme mittels Verzögerungsglieder (V) um eine Taktperiode (T')verzögert werden.6. System according to claim 5, characterized in that at i cyclic Interchanges, which result from the previous interchanges in such a way, that the inputs (El - E4) each with the outputs (A2, A3, A4, Al; A3, A4 etc.) with assigned to the next higher address in cycle 1, ..., n, 1 ..., the first i Bit streams are delayed by one clock period (T ') by means of delay elements (V).