DE3135136A1

DE3135136A1 - "schaltungsanordnung zur stoerueberwachung von dma-steuereinheiten"

Info

Publication number: DE3135136A1
Application number: DE19813135136
Authority: DE
Inventors: Giovanni Milano Italy Chiabrando
Original assignee: Italtel SpA; Italtel Societa Italiana Telecomunicazioni SpA
Current assignee: Italtel SpA
Priority date: 1980-09-05
Filing date: 1981-09-04
Publication date: 1982-04-08
Also published as: GB2084771A; IT1148900B; FR2495355A1; BR8105469A; IT8024466A0

Description

Schaltungsanordnung zur Störüberwachung von

DMA-Steuereinheiten

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.

DMA-Steuereinheiten sind bekanntlich spezielle LSI-Schaltungen, die zur schnellen Direktübertragung von Daten nach dem DMA (Direct Memory Access)-Prinzip zwischen Peripheriegeräten und Speichereinheiten dienen wie beispielsweise in einem durch einen handelsüblichen Mikroprozessor gesteuerten Fernsprechsystem. In einem solchen System besteht das Problem, daß in den einzelnen modularen Schaltungen auftretende Fehler rechtzeitig festgestellt werden müssen, damit sie sich nicht fortpflanzen können. Wenn z. B. der Mikroprozessor zur Verarbeitung der kodierten Gebührenkriterien der Teilnehmer vorgesehen ist und bei der Verarbeitung dieser Kriterien Fehler auftreten, kann der Teilnehmer eine falsche Gebührenberechnung erhalten. Bei dem betrachteten Beispiel würde sich ein Fehler bis in die Speicher fortpflanzen, die die Berechnungsdaten der Teilnehmer enthalten.

Der Erfindung liegt daher die Aufgabe zugrunde, eine mögliehst einfache, wenig aufwendige Schaltungsanordnung anzugeben, die Störungen in einer der DMA-Steuereinheiten feststellt und meldet.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst. ' Da jede der betrachteten DMA-Steuereinheiten sowohl die zu übertragenden Daten als auch die zugehörigen Adressen verwaltet, wird erfindungsgemäß das Paritätsbit sowohl der Daten als auch der Adressen kontrolliert. Dadurch kann zuverlässig ein Alarmsignal erzeugt werden, wenn die DMA-Steuereinheit eine Dateninformation im Zuge der von ihr durchgeführten Lese- und Schreiboperation verändert.

O J I JU

An einem nicht einschränkenden Ausführungsbeispiel wird die Erfindung im folgenden näher erläutert. Es zeigen:

Figur 1 die hier beschriebene Schaltungsanordnung mit den zur Datendirektübertragung vorgesehenen Einheiten,

und

Figur 2 eine bevorzugte Ausführungsform eines Festspeichers ROM aus Figur 1.

In Figur 1 sind mit DMA₁ DMA entsprechend viele DMA-Steuereinheiten bezeichnet, die zum schnellen Direktaustausch der Daten zwischen den Peripheriegeräten und den Speichereinheiten dienen. Jede DMA-Steuereinheit verwirklicht einen Leitweg oder Kanal für die Übertragung von Daten und ist daher mit einem Peripheriegerät fest verbunden oder ihm auf Anforderung zuteilbar. Wenn das Peripheriegerät Daten direkt übertragen will, sendet es ein Signal dr zu der mit ihm verbundenen DMA-Steuereinheit, die ihrerseits dem (nicht dargestellten) Mikroprozessor ein Anforderungszeichen br für den Zugang zum Datenbus bd sendet. Die Zentraleinheit (CPU) des Mikroprozessors teilt der DMA-Steuereinheit den Datenbus bd zu, indem sie ein Signal ba erzeugt. Nach dessen Empfang kann die vorrangige oder berechtigte DMA-Steuereinheit also mit der Datendirektübertragung beginnen.

Jede DMA-Steuereinheit führt die Datenübertragung (DMA-Zyklus) in zwei aufeinanderfolgenden Phasen durch. In der ersten Phase liefert sie die Adresse der Quelle, in welcher die zu übertragenden Daten gespeichert sind. Die durch diese Adresse gekennzeichnete Datenquelle sendet dann die Dateninformation, die von der DMA-Steuereinheit gespeichert wird. In der zweiten Phase sendet die Steuereinheit die Daten sowie die Adresse des Gerätes, für das die Daten bestimmt sind.

-v-

Da eine DMA-Steuereinheit jeweils sowohl die Daten als auch die Adressen "verwaltet", führt die hier beschriebene Schaltungsanordnung eine Paritätskontrolle sowohl der Daten . als auch der Adressen aus. Der Datenbus bd und der Adressenbus bi sind mit den DMA-Steuereinheiten verbunden. Für die Paritätskontrolle ist gemäß der Erfindung in einer ersten Alarmschaltung PM ein mit dem Datenbus bd verbundener erster Paritätsgenerator GP- vorgesehen, dessen Ausgang zu dem Dateneingang einer bistabilen Schaltung FF.

vom D-Typ geführt ist. Der Takteingang der Schaltung FF₁ ist mit dem Ausgang einer ersten Torschaltung P. verbunden, die von einem während der Leseoperation (der ersten Phase des DMA-Zyklus) wirksamen Signal r sowie von einem während der Durchführung einer Datendirektübertragung (DMA-Zyklus) wirksamen Signal d gesteuert wird. Am Ende der ersten Phase des DMA-Zyklus ist am Ausgang der Schaltung FF. das Paritätsbit der ankommenden Daten gespeichert. Wenn im Laufe der zweiten Phase die Daten ausgesendet werden, erzeugt der Paritätsgenerator GP. nochmals das Paritätsbit, das zu dem ersten Eingang einer ersten Exklusiv-ODER-Schaltung EO. gelangt, deren zweiter Eingang mit dem Ausgang der Schaltung FF. verbunden ist. Wenn die Daten von der geprüften DMA-Steuereinheit verändert worden sind, sind die Eingangssignale der Schaltung EO₁ ungleich, so daß an dejren Ausgang ein Signal erzeugt wird. Das Signal der Schaltung EO₁ gelangt zum Dateneingang einer zweiten bistabilen D-Schaltung FF~, mit deren Takteingang der Ausgang einer zweiten Torschaltung P„ verbunden ist, die am Eingang das schon erwähnte Signal d sowie ein Signal w empfängt,; das wirksam ist, wenn eine Schreiboperation (zweite Phase des DMA-Zyklus) ausgeführt wird. Wenn am Ende des zweiten DMA-Zyklus die Daten verändert sind, erzeugt die Schaltung FF an ihrem Ausgang ein Alarmsignal A₁.

Hinsichtlich der Paritätskontrolle der Adressen wird bei der beschriebenen Schaltungsanordnung angenommen, daß die Datendirektübertragung in aufeinanderfolgenden Speicher-

-B-

zonen durchgeführt wird, die durch Erhöhung der jeweils vorherigen Adresse adressiert werden können. Es ist eine zweite Alarmschaltung SM vorgesehen, die einen mit dem Adressenbus bi. verbundenen Festspeicher ROM enthält, der für jede Adresse das zugehörige Paritätsbit enthält. Der Festspeicher ROM stellt aufgrund der von der geprüften DMA-Steuereinheit gelieferten i-ten Adresse das Paritätsbit der jeweils nächsten Adresse i+1 am Ausgang zur Verfügung. Der Ausgang des Festspeichers ROM ist mit den Da-

teneingängen mehrerer bistabiler D-Schaltungen Ff₁,

.. Ff verbunden, deren Anzahl gleich derjenigen der DMA-Steuereinheiten ist, und deren Takteingänge mit entsprechend vielen Ausgängen eines ersten Multiplexers MX₁ verbunden sind. Der Multiplexer MX₁ überträgt in Abhängigkeit vom Binärwert zweier Impulse oder Steuerbits C₁ und c. zu einem seiner Ausgänge ein Signal k, durch das eine der bistabilen Schaltungen Ff zum Schreiben befähigt wird. Die Ausgänge der Schaltungen Ff sind zu entsprechend vielen Eingängen eines zweiten, ebenfalls von den Bits C₁, c„ gesteuerten Multiplexers MX- geführt, dessen Ausgang mit dem ersten Eingang einer zweiten Exklusiv-ODER-Schaltung EO„ verbunden ist. Der zweite Eingang der Schaltung EO₂ ist mit dem Ausgang eines an den Adressenbus bi angeschlossenen Paritätsgenerators GP- verbunden. Der Ausgang der Schaltung EO- führt zu dem Dateneingang einer weiteren bistabilen D-Schaltung FF.,, die am Takteingang das genannte Signal k empfängt.

Bevor die Datendirektübertragung beginnt, programmiert das Operationsprogramm des Mikroprozessors die betreffende DMA-Steuereinheit und schreibt in die jeweilige bistabile Schaltung Ff₁ das Paritätsbit der Adresse, von wo die Übertragung erfolgen soll. Wenn z. B. die Datenübertragung von einem Peripheriegerät zu den Speichereinheiten des Systems verlangt wird und das Schreiben der ersten Daten bei der (binären) Adresse 1000 beginnen soll, schreibt das Operationsprogramm in die bistabile Schaltung FF, das Paritäts-

bit der Adresse 1000. Durch den Binärwert der Steuerbits C₁ und C₂ des Multiplexers MX. wird in diesem Fall die bistabile Schaltung FF₁ zur Speicherung befähigt sowie der entsprechende Eingang des Multiplexers MX₂ ausgewählt. Auf diese Weise gelangt das Paritätsbit der Adresse 1000 zum ersten Eingang der Schaltung EO₂, und wenn diese Adresse auf dem Adressenbus erscheint, erzeugt der Paritätsgenerator GP„ das Paritätsbit und legt es an den zweiten Eingang der Schaltung EO₂. Bei einer Störung weicht das in der bistabilen Schaltung Ff₁ gespeicherte Paritätsbit von dem bei der Aussendung der Adresse erzeugten Paritätsbit ab, so daß der Ausgang der Schaltung EO₂ erregt ist. Wenn die bistabile Schaltung Ff-. das Signal k empfängt, erzeugt sie an ihrem Ausgang ein Alarmsignal A₂.Gleichzeitig befähigt das Signal k die Speicherung des von dem Festspeicher ROM erzeugten Paritätsbit der Adresse 1001 in der bistabilen Schaltung Ff.. Wenn daher auf dem Adressenbus bi die Adresse 1001 erscheint, erzeugt der Paritätsgenerator GP₂ das ihr entsprechende Paritätsbit, so daß dieses mit dem richtigen Paritätsbit in der beschriebenen Weise verglichen werden kann.

Es ist zu berücksichtigen, daß für den Festspeicher ROM derzeit keine einfachen Speichereinheiten zur Verfügung stehen, deren Speicherkapazität die theoretisch verlangte Größe (64K χ 1) hat. In Figur 2 ist jedoch eine bevorzugte Ausführungsform des Festspeichers gezeigt, der aus handelsüblichen Speichereinheiten gebildet ist. Wenn auf dem Adressenbus bi die Bits A_Q - A₁₅ übertragen werden, gelangen die Bits Aq - A₇ zum Eingang eines ersten Festspeichers RQM₁, während die Bits A_R - A₁,- zum Eingang eines zweiten Festspeichers ROM„ gelangen. Die Speicher ROM₁ und ROM₂ haben eine Speicherkapazität von 256 χ 2, weshalb jeder als in zwei Spalten vpn Speicherzellen unterteilt betrachtet wird.

in der ersten Spalte des Speichers ROM₁ werden die Paritätsbits der Adresse gespeichert, die der von den Bits A₀ - A₇ dargestellten Adresse folgt. In der zweiten Spalte werden

-ΙΟΙ dagegen Bits mit dem Binärwert O mit Ausnahme der durch die Adresse 255 bestimmten Speicherzelle gespeichert, in die ein Bit mit dem Binärwert 1 geschrieben wird. Der Ausgang u^ der ersten Spalte.des Speichers ROM. ist mit dem ersten Eingang einer Exklusiv-ODER-Schaltung EO₁ verbunden, während der Ausgang U₂ der zweiten Spalte zum Steuereingang eines Multiplexers MX, gelangt, dessen Ausgang mit dem zweiten Eingang der Schaltung EO-. verbunden ist.

in der zweiten bzw. ersten Spalte des Speichers ROM₂ werden die Paritätsbits der aus den Bits Ag - A₁₅ gebildeten Adresse gespeichert bzw. die Paritätsbits der Adresse, die der aus diesen Bits gebildeten Adresse folgt. Die Ausgänge u ' bzw. U₂" der ersten bzw. zweiten Spalte, des Speichers ROM führen zum ersten bzw. zweiten Eingang des .Multiplexers MX₃.

Hinsichtlich der Adressen zwischen O und 254 erfolgt die Berechnung des Paritätsbits der Adresse, die der aus den Bits Aq - A₁₅ gebildeten Adressen folgt, indem die exklusive logische Summe des Paritätsbits der jeweils zukünftigen Adresse und des Paritätsbits der jeweils vorhandenen Adresse, und zwar des weniger bedeutsamen Teils der Adresse (Bits A„ - A^) bzw. des bedeutsamsten Teils (Bits Aq - A₁,-)/ gebildet wird. Wenn am Eingang des Speichers ROM₁ die Adresse 255 erscheint, entspricht dem. Ausgang U₂ ein Bit mit dem Binärwert 1, das die Abgabe des dem Ausgang U₁ des Speichers ROM₂ entsprechenden Paritätsbits durch den Multiplexer MX, verursacht. Auf diese Weise berechnet die Exklusiv-ODER-Schaltung EO₃ das Paritätsbit der Adresse, die der aus den Bits A„ - A₁₅ gebildeten Adressen folgt, indem sie die exklusive logische Summe des Paritätsbits der zukünftigen Adresse sowohl des weniger bedeutsamen Teils (Bits A_ - A₇) als auch des bedeutsamsten Teils der Adresse (Bits Ag - A₁₅) bildet. Bei den folgenden Adressen hat das dem Ausgang U₂ des Speichers ROM. entsprechende Paritätsbit den Binärwert 0, so daß der Multi-

- 11 -

1 plexer MX, am Ausgang erneut die dem Ausgang u„' des Speichers ROM« entsprechenden Paritätsbits liefert.

-Yi-

Leerseite

Claims

TELEFON 089/4 70 60 06 TELEX 522 636 TELEGRAMM SOMBEZ

Ital.Anm.Nr. 24 466 A/80

vom 5.9.1980

15

ITALTEL

Societä Italiana Telecomunicazioni s.p.a. Piazzale Zavattari 12, Mailand / Italien

20

Schaltungsanordnung zur Störüberwachung von DMA-Steuereinheiten

Patentansprüche

25

1 Λ Schaltungsanordnung zur Störüberwachung einer Anzahl von DMA-Steuereinheiten für die Direktübertragung von Daten zwischen Peripheriegeräten und Speichereinheiten in einem durch einen Mikroprozessor gesteuerten System, insbesondere einem Fernsprechsystem, mit dessen Datenbus und Adressenbus die DMA-Steuereinheiten verbunden sind, wobei die Datenübertragung insbesondere in aufeinanderfolgenden Speicherbereichen durchgeführt wird, die durch Erhöhung der jeweils vorhergehenden Adresse adressierbar sind, dadurch gekennzeichnet,

O- 1 O O I O U

daß eine erste Alarmschaltung (PM) vorgesehen ist, die ein Alarmsignal (A₁) erzeugt, wenn das Paritätsbit der in eine der DMA-Steuereinheiten (DMA... bis DMA ) gelangenden zu übertragenden Daten von dem Paritätsbit der von derselben DMA-Steuereinheit weitergesendeten Daten abweicht,

und daß eine zweite Alarmschaltung (SM) vorgesehen ist, die ein Alarmsignal (A₂) erzeugt, wenn das Paritätsbit einer gegebenen (i-ten) Adresse, das aufgrund der während der jeweils vorhergegangenen Datenübertragung (d._,) verfügbaren Adresse (i-1) bestimmt worden ist, von dem Paritätsbit der am Ausgang der Einheit zusammen mit der zugehörigen Dateninformation (d.) gelieferten gegebenen (i-ten) Adresse abweicht.
15
2.) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß die erste Alarmschaltung (PM)

einen ersten Paritätsgenerator (GP₁), der das Paritätsbit der auf dem Datenbus (bd) übertragenen Daten erzeugt; eine erste bistabile Schaltung (FF₁) vom D-Typ, deren Dateneingang mit dem Ausgang des ersten Paritatsgenerators (GP₁) verbunden ist;

eine erste Torschaltung (P₁), deren Ausgang zu dem Takteingang der ersten bistabilen Schaltung (FF₁) geführt ist, und deren Eingänge durch ein erstes Signal (d), das während einer Datendirektübertragung wirksam ist, und durch ein zweites Signal (r) gesteuert .sind,das während des Lesens der Daten durch die Steuereinheit wirksam ist; 30

eine erste Exklusiv-ODER-Schaltung (EO₁), mit deren Eingängen der Ausgang" der ersten bistabilen Schaltung (FF₁) und der Ausgang des ersten Paritatsgenerators (GP₁) verbunden sind;

und eine zweite bistabile Schaltung (FF-) vom D-Typ enthält, deren Dateneingang mit dem Ausgang der ersten Exklusiv-ODER-Schaltung (EO₁) und deren Takteingang mit dem

5 β O t, α Λ Pj

6 tf, * * Ö « * O U Λ (t Λ ί> ti 4t · « A

»β · OO ο *

_ Ο —

Ausgang einer zweiten Torschaltung (P₂) verbunden ist, die am Eingang das erste Signal (d) sowie ein drittes Signal (w) empfängt, das wirksam ist, während die Daten von der Steuereinheit in die Speichereinheiten geschrieben werden. 5
3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Alarmschaltung (SM)
einen zweiten Paritätsgenerator (GP₂), der das Paritätsbit der auf dem Adressenbus (bi) vorhandenen Adressen erzeugt;

eine zweite Exklusiv-ODER-Schaltung (EO„), mit deren erstem Eingang der Ausgang des zweiten Paritatsgenerators (GP₂) verbunden ist;

einen Festspeicher (ROM) mit einer Speicherkapazität von 1 χ 2^m, wobei m die Anzahl der zu dem Adressenbus (bi) gelangenden Adressenbits ist, welcher am Ausgang das Paritätsbit der Adresse liefert, die der auf dem Adressenbus (bi) vorhandenen Adresse folgt;

eine Anzahl η von bistabilen Schatlungen (Pf₁, .... , Ff ) gleich derjenigen der DMA-Steuereinheiten (DMA₁, ... DMA ), deren Dateneingänge mit dem Ausgang des Festspeichers (ROM) und deren Takteingänge mit je einem Ausgang eines ersten Multiplexers (MX₁) verbunden sind, der ein viertes Signal (k) an einem seiner η Ausgänge aufgrund des Binärzustandes von zwei Steuersignalen (C₁-C₂) abgibt; einen zweiten Multiplexer (MX₂), zu dessen Eingängen je ein Ausgang der η bistabilen Schaltungen (Ff₁ ... Ff ) geführt ist und dessen Ausgang mit dem zweiten Eingang der zweiten Exklusiv-ODER-Schaltung (EO₂) verbunden ist; und eine weitere bistabile Schaltung (FF_) vom D-Typ enthält, deren Dateneingang mit dem Ausgang der zweiten Exklusiv-ODER-Schaltung (EO₂) verbunden ist und zu deren Takteingang das vierte Signal (k) gelangt.
4.) Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet , daß der Festspeicher (ROM)

■>-> I

aus folgenden Elementen gebildet ist:

einem ersten Festspeicher (ROM.) mit einer Speicherkapazität von 2x2' Bits, der in der ersten Spalte von Speicherzellen das Paritätsbit der Adresse speichert, die der aus den weniger bedeutsamen m/2 Bits der Adressengruppe gebildeten Adresse folgt, während er in der zweiten Spalte ein Bit mit dem Binärwert 1 in der durch die Adresse 2 gekennzeichneten Speicherzelle und Bits mit dem Binärwert 0 in den übrigen Speicherzellen speichert; einem zweiten Festspeicher (ROM₂) mit einer Speicherkapazität von 2x2 Bits, der in der zweiten bzw. in der ersten Spalte von Speicherzellen das Paritätsbit der durch die m/2 bedeutsamsten Bits der Adressengruppe ausgedrückten Adresse bzw. das Paritätsbit der Adresse speichert, die der durch die bedeutsamsten m/2 Bits ausgedrückten Adresse folgt;

einem dritten Multiplexer (MX-,) , dessen erster bzw. zweiter Eingang mit der ersten bzw. zweiten Spalte (Ausgänge u' bzw. ut) der Zellen des zweiten Festspeichers (ROM«) verbunden ist und an dessen Ausgang die am ersten Eingang vorhandenen Bits erscheinen, wenn ein Steuerbit vom Ausgang (u~) der zweiten Speicherzellenspalte des ersten Festspeichers (ROM^) den Binärwert 1 hat; und einer dritten Exklusiv-ODER-Schaltung (EO-), deren Eingänge mit dem Ausgang (U₁) der ersten Speicherzellenspalte des ersten Festspeichers (ROM₁) bzw. mit dem Ausgang des dritten Multiplexers (MX-.) verbunden ist.