DE3125048A1

DE3125048A1 - Erzeugung von fehlerkorrekturpruefbits unter benutzung von paritaetsbits zur durchlaufkontrolle

Info

Publication number: DE3125048A1
Application number: DE19813125048
Authority: DE
Inventors: Gary David Chanhassen Minn. White
Original assignee: Sperry Corp
Current assignee: Sperry Corp
Priority date: 1980-06-30
Filing date: 1981-06-26
Publication date: 1982-03-11
Also published as: JPS5745100U; US4345328A; DE3125048C2

Description

SPERRY CORPORATION, New York, N. Y./ü. S.

Erzeugung von Fehlerkorrekturprlifbifcs unter Benutzung von Paritäts-

bits zur Durchlaufkontrolle

Die Erfindung betrifft eine Schaltungsanordnung zur Korrektur von Einj*elbi,tfel\lern und zum Nachweis von Doppelbitfehlern in Halbleiterspeichern unter Anwendung eines Codierschemas, in dem Paritätsbits zur Durchlaufkontrolle benutzt werden.

In einem Aufsatz von R. W. Hamming mit der Überschrift: "Error Detecting and Error Correcting Codes", erschienen in der Zeitschrift: »Bell System Technical Journal", Band 29, (April 1950), Seiten 147 bis 160, wird ein Verfahren zur Codierung von Daten vorgeschlagen, durch das Einzelbitfehler korrigiert und Doppelbitfehler nachgewiesen werden können. In den letzten Jahren wurde dieses Verfahren sehr stark für Halbleiterspeicher eingesetzt, da es den Gebrauch großangelegter Halbleiterspeicher in Form integrierter Schaltungen ermöglicht. Um den Fehlernachweis und Korrekturen zu bewirken, werden beim Verfahren von Hamming Überzählige Codierbits benötigt. Das Werk von Hamming und zahlreiche spätere Anstrengungen anderer waren darauf gerichtet, Codierschemen aufzustellen, für die eine kleinstmögliche Anzahl Uber-zMhliger Codierbits erforderlich sind, um ein gegebenes Maß an b'ehlernaehweisen und -korrekturen zu erreichen.

Eine weitere wichtigte Entwicklung beim Nachweis von Rechenmaschinenfehlern ist die Durchlaufkontrolle. In ihrer einfachsten Form werden bei der Durchlaufkontrolle ein oder mehrere Überzählige Paritäfcsbits für innere Übermittlungen innerhalb der Rechenmaschine an Jeden Datenposten angehängt. Bei dieser Durchlaufkontrolle können die Fehler während normaler Übertragungen von Register zu Register nachgewiesen und Isoliert werden. Wenn auch die

der Durchlaufkontrolle als einfache Schaltungen erscheint, (also ob Schaltungen zur

Übertragung und Prüfung überzähliger Parltätabits feinaufügfe d©a sollen,) können die Begleiterscheinungen in Maschinen ner starken Hikroprogrammstruktur doch sehr bedeutungsvoll Beispielsweise ist die Entdeckung von periodischen Fehl©m halb von Folgen wegen der Fähigkeit möglich, Fehler naehzuv/eisen.

mittler© und großangelegte Rechenmaschinen'werden Einzelhitfehlerkorrektur mit dem Doppelbitfehlernachwfiis an ά®η Speichern als auch die Durohlaufkontrolle an den inneren mn angewendet. Diese beiden Verfahren werden historisch unabhängig ausgeführt.

itatt ein optimales Codiersehöma für di© Durchlaufkontroll-Paritätsbits zn suchen,, wird

ein suboptiiwales Codierschema fUr die Einseife!tfeWL und den Doppelbitfehlernachweis ausgewählt, w>b©i

lurefolaufteontroll-Paritäfcsbits verwendet .Werdens womit Verfahren aneinander angepaßt und gemeinsam in der Heeterasaasehia© ausgefülirt werd©n. Hierbei ist eine größere Gesamtzahl bits für die Eins@lbitf©hlerlcorrekfcur und ά@η wei© erforderlich_w Da jedoch di@ Durohlawfkon suigleieh Coöierbits für die Elnzelbifc£©Silerkorrektur üasnä u<sn Dop= polbltfehlewiaöhweis sind, ist di© Gesamtzahl jsusätsli<sh<s bits geringer als bei den bisherigen Verfahren_o

MateUrllelht Wfmen die DurefolawfSsontroXl-PaspItäfcsbits als G@öi©3?· bits fUs· <ai@ Sisnsalbitfehlerkorrekti»¹ νηά ύ&η DoppslbitfoSuleffZü verwendet iferden, da die Durchlaufkontroll-Parltäteblts

Bitpositionen einnehmen, sondern si© g/sh®n f®stgel<sgter Datenbitpositionen wieöes*»

ÄiässfUtawigsbeispiele der Erfindung sind in stellt isnd werden im folgenden ausführlich

~° 2

Figur 1 den bisherigen Weg der Daten in einen wortorientierten Speicher hinein und aus diesem heraus,

Figur 2 den bekannten Zusatz einer Schaltung zur Einzelbitfehler-Korrektur und zum Doppelbitfehlernachweis zu einem worfcorientierten Speicher,

Figur 3 den bekannten Zusatz einer Durchlaufkontroll-Paritat

zu einem wortorientierten Speicher mit einer Einzelbitfehler-Korrektur und einem Doppelbitfehlernachweis,

Figur 4 die Datenübertragung zu und von einem wortorientierten Speicher mit der Einzelbitfehler-Korrektur und dem Doppelbitfehlernachweis, kombiniert mit der Durchlaufkontrolle gemäß der Erfindung,

Figur S den ausfuhrlichen Aufbau eines Fehlerkorrekturcode-Generators 410,

Figur 6 die in.verschiedenen Kabeln auftretenden Signale,

Figur 7 die Gesamtkonstruktion und die Arbeitsweise einer Fehlerkorrekturcode-Korrektionsschaltung 411,

Figur 8 den Aufbau von Exclusiv-ODSR-Gliedern 422, Figur 9 den Detektor/Decodierer 421 in seinen Einzelheiten und

Figur 10 die Ein- und Ausgänge zu bzw. von 3aus8-Decodierern 450 bis 459.

Wegen des Einbaus der bevorzugten Ausflihrungsform der Erfindung in die Rechenmaschinen der Reihe 1100 werden Wörter aus 4 Bitgruppen mit Je 9 Bits, also aus 36 Bits bearbeitet. Um die Entwicklung der Einzelbitfehler-Korrektur mit dem Doppelbitfehlernachweis, sowie der Durchlaufkontrolle aufzuzeigen, sei ein bekannter Speicher

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101 für 36 Bits gemäß der Figur 1 betrachtet, der von eln@m Baten» eingabegerät 100 mit einem Register für 36 Bits Über ein Kaö©l für 36 Bits beladen wird. Die von dem Speicher 101 ausgebenen 3® Bits werden über ein Kabel 104 zu einem Datenausgabegerät 102 mit einem Register für 36 Bits übertragen. Bei der bekannten Konstruktion der Figur 1 können weder Fehler nachgewiesen noch korrigiert werden. Diese Konstruktion wurde ursprunglich in der Rechenmaschine benutzt, wie sie durch wirtschaftliche Faktoren vorgeschrieben war. Sie hat sich als einwandfrei erwiesen, wenn <ä«r Speicher 101 Über eine ziemlich geringe Kapazität, (also wenig© adresslerbare Plätze) verfügt und einen Zuverlässigkeitsfaktor aufweist, der mit den anderen Elementen (nicht gezeigt) der Schaltungsanordnung der Rechenmaschine übereinstimmt.

In der Figur 2 sind bekannte Speicherschaltungen mit dem einer normalen Fähigkeit dargestellt, Einzelbitfehler zn korrigieren und Doppelbitfehler nachzuweisen. Wie in der Figur 1 ©in Wort aus 36 Bits über das Kabel 103 vom Dateneingabegerät einem Speicher 201 zugeleitet. Über einen AbEweigkabel 103a empfängt jedoch ein Fehlerkorrektur-Codtigsnerator 210 dasselbe Wort aus 36 Bits und erzeugt sieben überzählige Kontrollbits nach. der von Hamming beschriebenen Art, die über ein Kabel 2Θ3 fite⁰ 7 Bits ebenfalls dem Speicher 201 zugeleitet werden, der dann an Jedem adrsssierbaren Platz insgesamt 43 Bits, (also 36 7 überzählige Kontrollbits), speichern muß.

01$ vom Speicher 201 ausgegebenen Wörter mit 43 Bits ©ine Fehlerkorrekturschaltung 211, die des Verfahrens von Hamming Einzelbitfenler in dem Datemsöjpfc Bits korrigiert und Doppelbitfehler nachweist; diese© Wert dann Über das Kabel 104 für 36 Bits in das Datenau@gab©gerät Außerdem erzeugt die Fehlorkorrekturschaltung 211 ©in Fehler-anzoigesignal aus zwei Bits, das über ein Kabel 22Ö austritt, um anderen Schaltungen (nicht gezeigt) anzuzeLgßn,, ©b Fehler nachgewiesen ist und im positiven Falle ©in Sinaelbifefshler vorliegt.

In der Figur 3 ist ein Speicher mit der zugehörigen Schaltungsanordnung dargestellt, von der Einzelbitfehler korrigiert, sowie Doppelbitfehler nachgewiesen und eine Durchlaufkontrolle durchgeführt wird. Bei dieser bisherigen AusfUhrungsform soll das Datenwort aus vier Bitgruppen mit je 9 Bits bestehen, denen jeweils ein Paritätsbit (der ungeraden Parität) zugeordnet ist, so daß ein Wort aus 40 Bits von einem Dateneingabegerät 300 zu einem Speicher 301 Übertragen wird. Für das Wort aus 40 Bits wird von einem

Fehlerkorrektur-Codegenerator 310 eine Folge von 7 PrUfbits erzeugt. Gemäß den Angaben von Hamming liefern sieben überzählige Codierbits die Einzelbitfehler-Korrektur, sowie den Doppelbitfehlernachweis sowohl fUr ein Datenwort aus 40 Bits als auch für ein Datenwort aus 36 Bits, (siehe auch Figur 2). Die sieben überzähligen Codierbits treten über das Kabel 203 in den Speicher 301 ein, der an jedem adressierbaren Platz 47 Bits, (also 36 Datenbits ι 4 Durchlaufparitätsbits + 7 Überzählige PrUfbits) speichern muß.

Die 47 Bits treten aus dem Speicher 301 über ein Kabel 304 in eine Fehlerkorrekturschaltung 311 ein, in der an 40 Bits,(nämlich den 36 Datenbits und den 4 Durchlaufkontroll-Paritatsbits), die Einzelbitfehler-Korrektur und der Doppelbitfehlernachweis erfolgen, wie von Hamming angegeben ist; diese 40 Bits werden dann Über ein entsprechendes Kabel 305 zu einem Datenausgabegerät 302 Übertragen. Die Fehlerkorrekturschaltung 311 legt ebenfalls zwei Bits zur Fehleranzeige auf das Kabel 220.

Ia der Figur 4 ist eine ähnliche Schaltungsanordnung zur Korrektur von Einzelbitfehlern, sowie zum Nachweis von Doppelbitfehlern und zur Durchlaufkontrolle gemäß der Erfindung dargestellt. Wie bei der bisherigen AusfUhrungsform gemäß der Figur 3 wird vom Dateneingabegerät 300 Über das Kabel 303 ein Wort aus 40 Bits, (nämlich 36 Datenbits + 4 Durchlaufkontroll-Parlttttsbits), einem Speicher 401 zugeleitet. Über ein Kabel 303a empfängt ein Fehlerkorrektur-Codegenerator 410 jedoch nur die 36 Datenbits; (vergleiche auch die Figur 3). Gemäß der Erfindung erzeugt dieser Fehlerkorrektur-Codegenera tor 410 einen suboptimalen Code aus 9 Bits zur Einzelbitfeh-

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ler-Korrektur und zum Doppelbitfehlernachweis. Die Eigensehaffe "suboptimal·⁸ dieses Code geht auf Hamming zurück, da er .daß nur 7 Codierbits für die Korrektur notwendig sind. Ba vier der neun Codierbits ParitMtsbits von den vier Bitgrupp'on S Bits sind, werden die vier DurchlaufkontrolIbits vom Danfeesneingabegerät 300 über das Kabel 303 zum Speieher- 401 Übertragen. Der Fehlerkorrektur-Codegenerator 410 erzeugt die restlichen flinf ".Codierbits und übermittelt sie in einem Kabel 403 zum Speicher Wie beachtet sei, speichert der Speicher 401 nur 45 Bits an adressierbaren Platz.

Die vom Speicher 401 ausgegebenen 45 Bits nimmt eine fciiarschaltung 411 auf. Die zum Datenausgabegerät 302 übertragenen 40 Bits «!fassen die 36 Datenbits und dl« vier Durohlattftan troll Pa^Itätsfolts. Wie bei der bisherigen Schaltungsanordnung F(c'-hlerkopr>ekturachalbung 411 über das Kabel 220 die beiden Bits star Fehleranzeige, ab.

In der Figur 5 1st ausführlich der Aufbau des Codegenerafeors 410 gezeigt, in dem fUnf bis 4105 einfache Paritätsbäume (Kaskadenschaltungen) aus monolithischen .Geräten sind, die eine ungerade Parität hervorrufen„ (al so ©Ine binäre Eins abgeben, falls die Summe der binären Einsen geradzahlig ist, und eine binäre Null liefern,, wenn, die See© binären Einsen ara Eingang ungeradzahlig ist) „Von jede« Paseifclts· 6enerat©2» 4101 bis 4105 wird nur ein Bit ausgegeben»

Als Flgwr 6 sind In Tabellenform die Eingangssignal© (aaf 303a bis. 303f) und die Ausgangssignale (auf Kabeln 403a bis 403®] des» Paritäts~(§enez»atoren 4101 bis 410S wiedergegeben? ν die Figur S S Vom Fehlerkorrektur-Codegenerafcor 41® werfen Codierbits C© bis C4 ausgegeben. Ein Kabel 404 (Figuren 4 di<§ 45 Bits aus &em Speieher 401 aus, von denen 36 35, 4 Bu?ohlaufkontroll-Parltä6sbit;s PO teis P3 und 5 CO bis C4 sind.

Figur 7 gibt den Inneren Aufbau der Fehlerkorrekturschaltung 411 wieder, der Über das Kabel 404 die 45 Bits aus dem Speicher 401 zugeleitet werden. Zwecks Korrektur werden die 36 Datenbits über ein Abzweigkabel 404a Exclusiv-ODER-Gliedern 422 zugeführt. Ein Detektor/Decodierer 421 nimmt aus dem Speicher 401 alle 45 Bits auf. Die beiden Bits zur Fehleranzeige werden dort erzeugt und im Kabel 220 abgeführt. Die vier Durchlaufkontroll-Paritätsbits werden im Detektor/Decodierer 421 wiedergewonnen und auf ein Kabel 305a gelegt. Von dem Detektor/Decodierer 421 wird in einem Kabel 420 eines von 36 möglichen Signalen zur Einzelbitfehlerkorrekfcur zu den Exclusiv-ODER-Gliedern 422 übertragen. Nach ihrer Korrektur laufen die 36 Datenbits von den Exclusiv-ODER-Gliedern 422 in einem Kabel 305b weiter.

In der Figur 8 sind die Exe1usiv-ODER-Glleder 422 näher gezeigt und in 36 Exclusiv-ODER-Glieder 430',431»₆...432«zerlegt, um die 36 Datenbits auszugeben. Über den einen Eingang dieser Exclusiv-ODER-Glieder wird eines der 36 Datenbits empfangen, die im Abzweigkabel 404a aus dem Speicher 401 herangeführt werden. Am anderen Eingang der Exclusiv-ODER-Glieder erscheint aus jeweils einem Leiter des Kabels 420 ein Korrektursignal, das im Detektor/ Decodierer 421 der Figur 7 erzeugt wird. Damit eine gültige EInzelbitfehler-Korrektur zustandekommt, darf nur eines von 36 möglichen Korrektursignalen empfangen werden. Das eine Korrektursignal kehrt die eine als falsch vorgefundene Datenbitposition unter den 36 Datenbitpositionen um,(bewirkt also einen Wechsel von der binären Eins zur binären Null oder von der binären Null zur binären Eins), Die Übrigen Bits werden in ihren Positionen durch das Kabel 305b in dem Zustand übertragen, wie sie aus dem Abzweigkabel 404a und dem Speicher 401 empfangen wurden.

In der Figur 9 ist der Aufbau des Detektors/Decodierers 421 zur Beschreibung seiner Arbeitsweise ausfuhrlich dargestellt. Er empfängt durch das Kabel 404 die 45 Bits aus dem Speicher 401, wobei die vier Durchlaufkontroll-Paritätsbits PO bis P3 in Leitungen 404k bis 404n zur einen Eingangsklemme von Exclusiv-ODER-Gliedern

439 bis 442 gelangen; siehe auoh die Figur 6 ί Paritätssehalfciangen 430 bis 438 sind einfache Paritätsbäume (Kaskadenschaltungen}, die Jeweils mehrere Bits aufnehmen und ein einzelnes Bit der geraden Parität abgeben; vergleiche die Angaben der Figur 6 für Xafo@l bis 404j !

Paritätsschaltungen 430 bis 438 geben jeweils ein Fehlerwort aus 9 Bits ab; wenn alle 9 Bits das tiefe Niveau einnehmen_s (also alls Pari batsschaltungen eine geradzahlige Parität aufnehmen), ist kein Fehler vorhanden, so daß ein Verknüpfungsglied 444 und ©ine Paritätsschaltung 443 Signale von hohem Niveau abgeben, was Felllerfreiheit bedeutet. Bei Vorhandensein eines Fehlers nehmen"· ein oder mehrere Bits der Fehlerwörter ein hohes Niveau an, (weil K«inde$t eine der Paritätsschaltungen 430 bis 438 eine ungeradzahlige Parität vorgefunden hat) ,wodurch das VerknüpfungsgliM 444 zur Fehleranzeige ein Signal von tiefem Niveau ausgibt. Xm Falle, daß eine ungerade Anzahl von Bits der FehlerwÖrter, (also I₉ 3, 5...9 Bits) das hohe Niveau haben tastet die Paritatssehaltung 443 eine nicht geradzahlige Parität ab und gibt an ein Verknüpf «mgsglied 44S ein Signal von tiefem Niveau zur Anzeige eines EinzölbifcDehlers aus. Wie beachtet sei, rufen alle Eingelbitfehler. eine ungerade Anzahl von hohen Niveaus hervor. Das Doppelbitfehlerslgnal wird vom Verknüpfungsglied 445 abgegeben, wenn eine gerade Anzahl Bits der Fehlerwörter, (also 2, 4, β oder S) das hohe Niveau annehmen und das Verknüpfungsglied 444 ein tiefes Hiveau heranbringt.

Fehlerwort aus neun Bits wird von 3aue80eoodiex>@£ti 4S@ 459 zur Erzeugung der 36 Korrektursignale decodiert, die Kabel 420 au den Exelusiv-ODER-Glledern 422 Übertragen werden. so daß infolge eines £inzelbitfehlers ein entsprechendes Einzel· bit~Fehlersignal entsteht.

In des? Tabelle der /igur 10 sind für alle SausSDecodieres¹ 4§d bi 45S) die drei Eingangssignale A-C von den tätssehaltungen 430 bis 438, sowie invertierte

und B und die acht Ausgangseignale mil; der Bitposition des Korrektursignals zusammengefaßt. Wie beachtet eel, treten die vier
Durchlaufkontroll-Paritätsbits PO bis P3 bei der Einschaltung des
jeweiligen Exelusiv-ODER-Gliedes 439 bis 442 auf.

Die Schaltungsanordnung zur Einzelbltfehler-Korrektur, zum Doppelbi tfehlernachweis gemeinsam mit einer Durchlaufkontrolle gemäß der Erfindung kommt mit einer Speicherkapazität von nur 45 Bits Je
adressierbarem Platz für ein Datenwort mit 36 Bits aus.

Zusammenfassend betrachtet, werden von der Schaltungsanordnung zur Einzelbitfehler-Korrektur und zum Doppelbitfehlernachweis Durchlaufkontroll-Paritätsbits benutzt, die in dem verwirklichten Codierschema an jede Bitgruppe als Priifblts angefügt werden. Die
Übrigen Prllfbits werden in der Weise erzeugt, daß die Kombination
von Durchlaufkontroll-Paritätsbits und den Übrigen Prilfblts zusammen die Einzelbitfehler-Korrektur und den Doppelbit-Fehlernachweis ermöglichen.

Leerseite

Claims

PATENTANSPRÜCHE

■ ι

Schaltungsanordnung für Rechenmaschinenspeicher zur

Korrektur von Einzelbitfehlern, zum Nachweis von Doppelt»itfetilern und zur Durchlaufkontrolle durch entsprechende Durchlaufkontroll-Paritätsbits, die Jedem aus einem Dateneingabegerät kommenden Datenwort zugeordnet sind, mit einem Fehlerkorrektur-Codegenerator, der In einem Nebenzweig zwischen dem Dateneingabegerät und dem Rechenmaschlnenspeicher zusätzliche Codierbits erzeugt und si© dem Reehenmaschinenspeicher zur Kombination mit dem Datenwort vmd ύ@η Dtsrchlaufkontroll-Paritätsbits zuleitet, dadurch g e ■*- kennzeichnet, daß vom Fehlerkorrektur-Codegenerator (410) allein aus den Bits des Datenwortes ein suboptimaler ableitbar ist, der die vom Dateneingabegerat (300) direkt chenmaschinenspeicher (401) Übertragenen Durchlaufkontrol!»Paritätsbits enthält, und daß vom Fehlerkorrektur-Codegenerator &U3 dem abgeleiteten Code nur die restlichen Codlerbits (©ta© Durchlaufkontroll-Paritatsbits) in den Rechenmaschinenspeicher (401) zur Kombination mit dem Datenwort und seinen direkt zugeleiteten Durchlaufkontroll-Paritätsbits einfUhrbar sind.

2} Schaltungsanordnung nach dem Anspruch I₉ d 8di?eli gekennse lehnet, daß dem Datenwort mit 36 JBltpoeitio-ώ@π und seinen 4 Durchlaufkontroll-Paritätsbits nur 5 restliot&e Codierbits an jedem Platz des Rechenmaschinenspeichera (401) srateilbar sind.

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