DE3119448C2 - Schaltungsanordnung zur Erzeugung eines cosinusförmigen Signals und eines sinusförmigen Signals - Google Patents

Schaltungsanordnung zur Erzeugung eines cosinusförmigen Signals und eines sinusförmigen Signals

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Abstract

Einem ersten bzw. einem zweiten Multiplizierer (M1 bzw. M2) wird ein vorgegebenes aber eventuell veränderliches Inkrementsignal ( Φ ↓1) zugeführt. Mit einem ersten bzw. zweiten Summierer (SU1 bzw. SU2) werden ein Differenzsignal (U ↓k ↓ ↓1) bzw. ein Summensignal (V ↓k ↓ ↓1) erzeugt und einer Amplitudenregelung (AR) zugeführt. Über die Ausgänge der Amplitudenregelung (AR) wird das zu erzeugende cosinusförmige Signal bzw. sinusförmige Signal je einer Verzögerungsstufe (T1 bzw. T2) zugeführt. Der Ausgang der ersten Verzögerungsstufe (T1) ist an den ersten Summierer (SU1) und über den ersten Multiplizierer (M1) an den zweiten Summierer (SU2) angeschlossen. Der Ausgang der zweiten Verzögerungsstufe ist einerseits an den zweiten Summierer (SU2) und andererseits über den zweiten Multiplizierer (M2) an den ersten Summierer (SU1) angeschlossen.

Description

Die Erfindung betrifft eine Schaltungsanordnung gemäß den Oberbegriffen der Patentansprüche I und 2. Es ist bereits ein digitaler Sinuswellenpencrator mit den in den Oberbegrirren der Patentansprüche 1 und aiiEeeebcnen Merkmalen bekannt (DIi-OS 29 27713). Der in den Oberbegriffen der Patentansprüche 1 und
»enannte weitere Eingang des ersten bzw. zweiten Summierers ist dabei nicht direkt, sondern über einen dritten bzw. /ierten Multiplizierer mit dem Ausgang des ersten bzw. zweiten Ver/ögerungsgliedes verbunden. Diese beiden Multiplizierer erhalten jeweils an einem weiteren Eingang ein von einer Signalquelle her bereitgestelltes konstantes signal (Sinus-Signal) zugeführt. Eine weitere Signalqucllc gibt ein zu diesem Signal phasenversetztes konstantes signal (Cosinus-Signal) an den Signaleingang ab. der mit Eingängen der ersten und zweiten Multiplizierer verbunden st. Damit haftet aber dem bekannten Sinuswellengenerator der Nachteil eines nicht unerheblichen schaltungstechniächen Aufwands an.
Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zeigen, wie gegenüber dem Stand der Technik mit einem geringeren schaltungstechnischen Aufwand ausgekommen werden kann, um sinusförmige und cosinusförmige Signale zu erzeugen. m
Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß durch die im Palentanspruch 1 oder im Patentanspruch 2 gekennzeichnete Schallungsanordnung.
Die Erfindung bringt gegenüber dem betrachteten Sinuswellengenerator neben der Einsparung der dort vorgesehenen dritten und vierten Multiplizierer und einer Vereinfachung der Korrekturschaltung den Vorteil mit sich, daß lediglich noch ein einziger Signalcingang erforderlich ist. Im Falle der im Patentanspruch 2 gekennzeichne- ι? ten Schaltungsanordnung ergibt sich überdies ein besonders geringer schaltungstechnischer Aufwand für die Korrekturschaltung.
Eine vorteilhafte Ausgestaltung der Ampliludenregelungsschaltung gemäß Patentanspruch 1 ergibt sich aus dem Patentanspruch 3.
Besonders bewährt hat sich die Erfindung für die Erzeugung cosinusförniger und sinusförmiger Signale, wie sie für zu die Nachregelung der Normalkomponcnte und der Quadraturkomponente benötigt werden, ,iobei auf der Empfangsseite eines Datenübertragungssystems eine digitale Trägerphasenregeiung vorausgesetzt v»ir«i.
Im folgenden werden Ausführungsbcispiele der Erfindung anhand der Figuren 1 bis 6 beschrieben. Es zeigen:
Fig. 1 eine Schaltungsanordnung zur Erzeugung eines cosinusförmigen und eines sinusförmigen Signales in :>
prinzipieller Darstellung,
Fig. 2 eine Schaltungsanordnung zur Erzeugung eines cosinusförmigen und sinusförmigen Signals, bei der als
Amplitudenregelung binäre Begrenzer verwendet werden,
Fig. 3 eine Kennlinie der in Fig. 2 dargestellten Begrenzer,
Fig. 4 eine weitere Kennlinie der in Fig. 2 dargestellten Begrenzer. *>
Fig. 5 ein Ausführungsbeispiel der in Fig. 1 schemalisch dargestellten Amplitudenregelung, und Fig. 6 eine Schaltungsanordnung zur digitalen Trugerrhasenre^clung im Rahmen einer Nachrichtenübertragung
mit Quadraturmodulation.
Die in Fig. 1 dargestellte Schaltungsanordnung umfaßt die Verzögerungsgliedcr 7Ί. 77. die Multiplizierer MX. Ml, die Summierer SUX, SUl und die Amplitudenregelung AR. Alle Bauelemente dieser Schaltungsanordnung arbeiten in binärer Weise. Die dargestellten Verbindungen zwischen den einzelnen Baulcmenlen bestehen je aus mehreren Verbindungslcitungcn, über die parallel Binärsignale übertragen werden. Beispielsweise können je acht Verbindungsleitungen vorgesehen sein, so daß die einzelnen übertragenen Signale Binär/ahlen mit je ach' Bit darstellen. -κι
Über den Schaltungspunkt PX wird ein binäres Inkrcmcntsignal φ, zugeführt, welches beispielsweise die Binärzahl 00000001 darstellen kann. Die Signale, die an den Hingängen der Multiplizierer M1 und Ml liegen, stellen ebenfalls Zahlen dar und über die Ausgänge dieser Multiplizierer werden Signale abgegeben, welche die Produkte der Binärzahlen signalisieren. Der Summierer SL'X bildet die Differenz der an den Eingängen u und b anliegenden Binärsignale und gibt das Differcnzsignal Ui ,, an die Amplitudenregelung AR ab. Der Summierer SUl bildet die Summe dir an den Eingängen r und t/anliegenden Signale und gibt das Summcnsignal l\ ,, an die Amplitudenregelung AR ab. Über die Ausgänge der Amplitudenregelung AR werden Signale Xk , ι bzw. )\ ,, abgegeben, durch welche das cosinusförmige Signal sin φ<, ι angenähert wird. Außerdem wird das Signal Xk., der Verzögerungsstufe TX zugeführt, wogegen das Signal Yk , ι der Ver/.ögerungsstufe Tl zugeführt wird. Durch die Verzögerungen dieser Verzögerungsstufen TX -ind Tl werden die aufeinanderfolgenden Signalabschniltc festgelegt, die durch die Indices k bzw.fc + 1 unterschieden werden. Die durch die Vcrzögerungsslufen TX und Ί1 bewirkte Verzögerung muß höchstens gleich dei halben Periodcndauer der erzeugten cosinusförmigen und sinusförmigen Signale sein. Im allgemeinen wird man die durch die Vcrzögerungsslufen TX und Ί1 bewirkte Verzögerung sehr viel kleiner ais die halbe Periodendauer der erzeugten cosinusförmigen bzw. sinusförmigen Signale wählen. Bei einem bevorzugten Ausführungsbeispiel ist die durch die Verzögerungsstufe 71 und Tl bewirkte Verzögerung T gleich dem achthundertsten Teil der Periodendaucr der erzeugten cosinusförmigen und sinusförmigen Signale.
Zur Erläuterung der Wirkungsweise der in Fig. I dargestellten Schaltungsanordnung kann man davon ausgehen, daß hinsichtlich der Winkel φ der folgende Zusammenhang gilt.
Ψί. I I - Φί - Φ I ( 1 ) M'
Die Cosinusfunktionen und die Sinusfunktionen dieser Winkel können durch die folgenden Gleichungen dargestellt werden:
cose/»*,, =cos(</)j + </> 1) = cos ψ; cos φ 1 — sin φ* sin </»i (2)
,1 =cu (</>( + φι) = sin i/>A cos ψ( +cos φι si η </> ι (3)
Da die Ausdrücke cos(/>i angenähert gleich I und die Ausdrücke siii(/)| angenähert gleich φ\ gesetzt werden können, ergeben sich die folgenden vereinfachten Ausdrücke:
cos0(. t =cos(/)j - sin</)j · φι (4)
sin</>j. ι =sin0j t-cos0t · ψι (5)
Aus Fig. 1 ist direkt ersichtlich, wie die Gleichung (4) realisiert wird. Hs wird also angenommen, daß über den Schaltungspunkt PI das Signal A\ ,, abgegeben wird, das dem Signal co:i(/>i, , gleicht. Dieses Signal wurde einerseits gebildet aus dem vorher aufgetretenen Signal -Vj = COSi/), und andererseits aus dem Produkt sin0t ■ φι. Ein Signal, das dieses Produkt darstellt, wird über den Ausgang des Multiplizierers MI an den Summierer SUl abgegeben, weil an den Eingang dieses Multiplizicrcrs einerseits das Inkrcmcntsignal φι und andererseits das Signal K* = sin(£i anliegt. Es wird angenommen, daß am Beginn entweder die Größe ΛΆ oder die Größe Kt oder beide Größen ungleich Null sind, da sonst die Multiplikationen die Resultate Null ergeben wurden.
Der Summierer .S'i'l bildet die Differenz der an den Eingängen ti. h anliegenden Komponenten und erzeugt das Differenzsignal LU . ι. Es darf zunächst angenommen werden, daß in den ersten Schritten sich die Signale Uk , t und \\. ι gleichen, so daß tatsächlich das Signal eos$(, ι über den Schallungspunkt PI abgegeben wird. Wenn die Amplitudenregelung AR nicht vorhanden wiire. würde sich die Amplitude des Signals cos</>j, ι laufend erhöhen. Diese Amplitudenregelung AR verhindert aber eine derartige uiufcnui: Erhöhung der Amplituden, so daö 'li<* maximalen Amplituden des Signals cos^1,, konstant bleiben.
Die Gleichung (5) wird in ähnlicher Weise realisiert, wobei zunächst anzunehmen ist. daß das Signal )\ , ι gleich dem Signal sin 0j., ist. Mit dem Signal V1 = sin φι, wird bereits eine Komponente der Gleichung (5) über den Eingang ddem Summierer SUI zugeführt. Der Multiplizierer Ml gibt ein Signal ab. das dem Produkt cosifo · φι gleicht. Am Ausgang des Summierers SUI ergibt sich damit das Summcnsignal V\ , ι. das nach einigen Schritten wieder dem Signal Y\ . t gleicht. Auch in diesem Fall verhindert die Amplitudenregelung AR ein fortwährendes Ansteigen der Maximalamplituden des Signals sin</>4, ,.
Fig. 2 zeigt im Gegensatz zur Fig. 1 ein spezielles Ausführungsbeispiel der Amplitudenregelung AR\ anstelle der in Fig. 1 dargestellten Amplitudenregelung AR. Diese in Fig. 2 darstellte Amplitudenregelung AR\ besteht aus den beiden binären Begrenzern RCl und HCI. Eine denkbare Kennlinie dieser beiden Begrenzer ist in Fig. 3 dargestellt, eine weitere denkbare Kennlinie der beiden Begrenzer ist in Fig. 4 dargestellt. Die Abszissenrichtungen beziehen sich auf die eingangs den Begrenzern zugeführten Signale U bzw. V. Die Ordinatenrichtvingen beziehen sich auf die von den Begrenzern gegebenen Signale X bzw. Y. Es ist ersichtlich, daß die binären Begrenzer die "inärwcrtc der eingangs zugefiihrten Signale solange nicht verändern, bis ein vorgegebener Binärwert W erreicht ist. Beispielsweise kann dieser Binärwerl W gleich der Zahl Ol 11 111 I sein. Bis zum Erreichendes Binärwertes Ungleichen somit die Eingangssignale den Ausgangssignalen. Wenn die Binärwerte der Eingangssignal U bzw. V gleich oder größer dem Binärwert W sind, dann werden Ausgangssignale A' bzw. Y abgegeben, die höchstens gleich dem Binärwert W sind. Auf diese Wmc wird eine dauernde Erhöhung der Muxiinalamnlituden der erzeugten eosinusförmigen und sinusförmigen Signale vermieden.
Fig. 5 zeigt die Amplitudenregelung ARI als weiteres Ausführungsbeispiel der in Fig. 1 dargestellten Amplitudenregelung Λ R. Dieses Ausführungsbeispiel besteht aus den Multiplizieren! Λί3. MA, aus den Quadrierstufen QSX. QSI. aus den Summierern .S'(/3, SUA. aus dem Sollwertgeber .SG'. aus der Polaritälsstufe PS, aus dem Schalter SW und aus den beiden Generatoren G"01 und O-IO. Das Oiffercnzsignal Ui,, wird dem Multiplizierer M3 zugeführt und über dessen Ausgang wird ein eventuell korrigiertes Signal Xk , , abgegeben. Das Summensignal Vt t, wird dem Multiplizierer Λ/4 zugeführt und über dessen Ausgang wird ein eventuell korrigiertes Signal Yk M abgegeben. Zur Korrektur erforderliche Signale werden über den Schalter SW den beiden Multiplizierern Λ/3 und •V/4 zugeführt. Da die Summe cos2^> und sin-</> konstant sein muß, muß auch die Quadratsummc der Zahlen konstant sein, welche durch die Signale X und Y dargestellt wird. Mit Hilfe der Quadrierstufen QSl bzw. QS2 werden die Ausdrücke X bzw. !'quadriert, mit Hilfe des Summierers .St/3 summiert, so daß sich über dessen Ausgang der Istwert A ergibt, welcher die Quudratsummc X:. , und Yi1 > t zum Ausdruck bringt. Mit Hilfe des Sollwertgebers SG wird der
ι Sollwert B der Quadratsummc erzeugt und dem Summierer SUA zugeführt. Durch Differenzbildung wird über den Ausgang des Summierers .S'(. 4 ein Signal abgegeben, das entweder eine positive Differenz A-B oder eine negative Differenz A-B signalisiert. Mit Hilfe der Polaritätsstufe PS wird einer positiven Differenz der Binärwert 1 zugeordnet und die Schalterstellung 1 des Schalters S H'eingestellt. Wcjin die Differenz A-B positiv ist, dann bewirkt die Polaritätsstufe PS die Schalterstellung I des Schalters SW. Der Generator 6"Ol erzeugt ein Signal, dessen Binärwert geringfügig kleiner als Eins ist. Im Gegensatz, erzeugt dazu der Generator GIO ein Signal, das dem Wert 1 gleicht. Wenn somit die Differenz A-B positiv ist, dann wird über den Schalter SH-'ein Signal abgegeben, welches mit Hilfe von V/3. Λ/4 die Binärwcrle der Signale Uk ,, und V\ ,, geringfügig verringert. Wenn also die Quadratsumme der Funktionen Cosinus und Sinus zu groß sind, dann werden die Binärwerte der Signale Ut f ι und Vk.x verringert. Wenn dagegen die Differenz A-B negativ ist. dann werden die Signale Ut + 1 und K1 + 1 nichi
■ verändert, weil in diesem Fall die Quadratsumme der Cosinus- und Sinus-Funktionen zu niedrig ist und ohnehir laufend erhöht wird.
Die in der Fig. 1 und 2 dargestellten Bauteile können beispielsweise mit Hilfe von Mirkoprozessoren realisier werden.
Fig. 6 zeigt eine Schaltungsanordnung zur Übertragung einer Nachricht, mit Hilfe eines modulierten Trägers
: wobei die Trägerphase auf der Empiangsseiie mit Hilfe der in I-ig. 1 dargestellten Schaltungsanordnung geregel wird. Es wird angenommen, daß der Träger auf der Sendeseite im Zuge einer Quadralur-Amplitudenmodulatioi moduliert wird. Beispielsweise kann es sich um eine differenzielle Phasenmodulation handeln. Dabei gibt di Datenquelle DQ die Da'en in Form von Bitgruppen an den Codierer COP ab. Mit Hilfe des Codierers wird jede
-"»I 17 ttO
Hitgruppe eine Phasendifferenz zugeordnet und im Modulator MOD wird ein Träger einsprechend dieser Phasendifferenz moduliert. De ι modulierte Träger wird über die Leitung /. /ur Lmpfangsseite übertragen. Im Demodulator DEM wird das empfangene Signal demoduliert und es wird die Nonnalkoniponcnle V und die Quadralurkomponent'* Q gewonnen. Bei der Übertragung des modulierten Trägers über die Leitung werden phasenmäßige und frequenzmäliige Verschiebungen des gesamten Spektrums vorausgesetzt. Mit Hilfe der Korreklurstufe KOR wird daher eine Korrektur der Normalkomponente ,Y und der Quadraturkomponente Q vorgenommen und die korrigierte Normalkomponenle ΛΊ bzw. die korrigierte Quadralurkomponente Q\ wird einerseits'Lm Vergleicher VGL und andererseits der Hntsehcidungsslufc Δ'/V'/'/ugeführl. Fürdie Lntscheidungsstufe ENT könnerr die korrigierte Normalkomponente /Vl und die korrigierte Quadraturkomponenlc Q\ als Istwerte angesehen werden, wogegen die abgegebene Normalkomponente Nl bzw. die abgegebene Quadraturkomponente Ql als Sollwerte angesehen werden können. Der Vergleicher VGL vergleicht die Istwerte der Normalkomponente bzw. Quadraturkomponente mit den entsprechenden Sollwerten und gibt als Regelsignal das bereits mehrfach erwähnte Diskriminatorsignal ψ ι an die in Fig. 1 dargestellte Schaltungsanordnung ab. Diese Schaltungsanordnung gibt wie beschrieben die Signale cos</>;, ι und sin 0t, ι an die Korreklurstufe KOR ab. Mit Hilfe der Multiplizierer ,V/5, Λ/6. MT, MS werden in an sich bekannter Weise multiplikalive Signale gewonnen und den Summierern SU5. SU6 zugeführt, über deren Ausgänge die korrigierte Normalkomponente /Vl bzw. die korrigierte Quadraturkomponentc Q\ abgegeben wird.
Im Zusammenhang mit der in Fig. 6 dargestellten Schallungsanordnung hat die Schallungsanordnung gemäß Fig. ! somit die Aiifgahe. in Abhängigkeit von einem sich ändernden Diskriminalorsignal φι eosinusförmige bzw. sinusförmige Signale unterschiedlicher Phase und Frequenz zu erzeugen.
Die Abhängigkeit des lnkrementsignals φι von der Frequenz/ der cosinusförmigen bzw. sinusförmigen Signale ist durch die folgende Gleichung gegeben:
Die Verzögerungszeit T wird durch die Verz.ögerungsgliedcr 7Ί und 7Ί bewirkt. &
Die von der F.ntscheidungsstufe ENT abgegebenen Signale Nl und Ql definieren eine spezielle Phase des «
übertragenen Trägers. In Abhängigkeit von den Phasendifferenz.en aufeinanderfolgender Modulationsabschnitte c]
ermittelt der Decodierer DOC die den Phasendifferenzen zugeordneten Uitgruppen. Der Decodierer DEC erfüllt i'ij
somit die umgekehrte Funktion, wie der auf der Sendeseite vorgesehene Codierer COD. Die empfangsscitig m '-j
ermittelt η Bitgruppen werden der Datensenke zugeleitet. j
Hierzu 3 Blatt Zeichnungen

Claims (3)

  1. Patentansprüche:
    1 Schaltungsanordnung zur Erzeugung eines cosinusförmigcn Signals (cos<fo >,) und eines sinusförmigen s Signals (sinSk+,) mit einem binär arbeitenden ersten Multiplizierer (M1) und einem binär arbeitenden zweiten Multiplizierer (Ml). mit einem binär arbeitenden ersten Summierer (.Wl). der mit einem Eingang am Ausgang des zweiten Multiplizierers (Ml) und mit einem weiteren Eingang am Ausgang eines ersten Verzögerungsgliedes (7Ί) angeschlossen ist und der ausgangsseitigein binäres Diffcrenzsignal (U1 : + ,) abgibt, welches die Differenz der an seinen Eingängen anliegenden Signale darstellt, mit einem binär arbeitenden zweiten Summierer (SUl), der in mit einem Eingang am Ausgang des ersten Multiplizierens (MX) und mit einem weiteren Eingang am Ausgang eines zweiten Verzögerungsgliedes (71) angeschlossen ist und der ausgangsseitig ein binäres Summensignal (Yk+ ,) abgibt, welches die Summe der an seinen Eingängen liegenden Signale darstellt, mit einer Korrekturschaltung zwischen den Eingängen der beiden Verzögerungsglicdcrn (Tl, Tl) und den Ausgangsseiten der beiden Summierer(SUl, SUl) und mit einem Signaleingang (Pl). der mit den einen Eingängen der beiden Multiplizierer i> (Ml, Ml) verbunden ist. welche mit jeweils einem weiteren Hingang am Ausgang des ersten Verzögerungsgliedes (Tl)bzw. des zweiten Verzögerungsglicdes(T2) angeschlossen sind, dadurch gekennzeichnet,daß überden Signaleingang (Pl) an die genannten einen Eingänge der beiden als einzige Multiplizierer vorgesehenen Multiplizierer (Ml. Ml) ein gegebenenfalls änderbares binäres Inkrcmentsignal (φ,) eingegeben wird, und daß als Korrekturschaltung zwischen den AusgangEseiten der Summierer (SUl. SUl) und den Eingängen der \i Verzögerung;-glieder (7Ί, 77) eine Amplitudcnrcgclungsschaltung (AR) vorgesehen ist, die so ausgelegt ist, daß jj:e r>ua(jr2>Saniine der durch das DifTerenzsignal (Ui,,) und durch das Summcnsignal (Vk,,) gegebenen Zahlen einen vorgegebenen Betrag nicht überschreitet oder weitgehend konstant bleibt.
  2. 2 Schaltungsanordnung zur Erzeugung eines cosinusförmigen Signals (cos φ»,,) und eines sinusförmigen Signals (sinfou) mit einem binär arbeitenden ersten Multiplizierer (Λ/1) und einem binär arbeitenden zweiten ^ Multiplizierer (Ml). mit einem binär arbeitenden ersten Summierer (SU,). der mit einem Eingang am Ausgang des zweiten Multiplizierers (A/2) und mit einem weiteren Eingang am Ausgang eines ersten Verzögerungsgliedes (Tl) angeschlossen ist und der ausgangsseitig ein binäres DifTerenzsignal (Uk,,) r.bgibt, welches die Differenz der an seinen Eingängen anliegenden Signale darstellt, mit einem binär arbeitenden zweiten Summierer (SUl), der mit einem Eingang am Ausgang des ersten Multiplizierers (Ml) und mit einem weiteren Hingang am Ausgang «ι eines zweiten Verzögerungsgliedes (Tl) angeschlossen ist und der ausgangsseitig ein binäres Summensignal (Vk + Ο abgibt welches die Summe der an seinen Eingängen liegenden Signale darstellt, mit einer Korrekturschaltung zwischen den Eingängen der beiden Vcrzögcrungsgliedcr (7Ί, Tl) und den Ausgangsseiten der beiden Summierer (SUl. SUl) und ml·, einem Signulcingang (Pl), der mit den einen Eingängen der beiden Multiplizierer (Ml, Ml) verbunden ist. weiche mit jeweils einem weiteren Eingang am Ausgang des ersten Verzögerungsgliedes J< (7"I)'bzw. des zweiten Vcrzögei jngsglicdcs (Tl) angeschlossen sind, dadurch gekennzeichnet, daß über den Signaleingang (Pl) an die genannten einen Eingänge der beiden als einzige Multiplizierer vorgesehenen Multiplizierer (MX, Ml) ein gegebenenfalls änderbares binäres Inkrcmentsignal (φι) eingegeben wird, und daß als Korrekturschaltung eine Ampliludenregelungsschallung (AR) mit zwei binären Begrenzern (BGl. BGl) vorgesehen ist, deren Eingangssignal ((Z1,, bzw. Kt,,) den entsprechenden Ausgangssignalen < V4 + 1 bzw. KA»,) gleichen, falls die mit den Eingangssignal dargestellten Zahlen kleiner sind als vorgegebene Zahlen (W), und deren Ausgangssignalc kleinere Zahlen als die Eingangssigr.ale darstellen, falls die mil den Eingangssignal dargestellten Zahlen größer als die vorgegebenen Zahlen ( W) sind, daß die Ausgänge des ersten bzw. des zweiten Summierers (SUl bzw. SUl) an die Eingänge des ersten b/w. des zweiten Begrenzers (BGl bzw. BGl) angeschlossen sind und daß die Ausgänge des ersten b/.w. des /.weilen Begrenzers (BGl bzw. BGl) an die Eingänge des ersten b/.w. des zweiten Verzögerungsgliedes (71 bzw. Tl) angeschlossen sind.
  3. 3. Schaltungsanordnung nach Anspruch I, dadurch gekennzeichnet, daß die Amplitudcnrcgclungsschaltung (A R) einen dritten und einen vierten Multiplizierer (/V/3 bzw. M4) enthält, denen das Difrcrcnzsignal (l\ ,,) bzw. das Summensignal (V1 ,,) zugeführt ist und über deren Ausgänge das erzeugte cosinusförmige Signal bzw. das erzeugte sinusförmige Signal abgegeben wird, daß eine erste Quadrierstufe (QSl) und eine zweite Quadrierstufe 5(1 (QSl) vorgesehen sind, die mit dem DifTcrcnzsignul (ίΛ , ι) bzw. mil dem Summensignal (Vk ,,) beaufschlagt werden und deren Ausgangssignalc die Quadrate jener Zahlen darstellen, welche durch das DifTerenzsignal bzw. durch das Summensignal dargestellt werden, daß die Aus^rngssignalc der ersten Quadricrstufc (QSl) und der zweiten Quadrierstufe (QSl) einem dritten Summierer (.Vt/3) zugeführt sind, dessen Ausgangssignal einen Istwert (A) der Quadratsumme darstellt, daß ein Sollwertgeber (.VC) vorgesehen ist, der einen Sollwert (B) der Quadratsumme abgibt, daß ein vierter Summierer (St/4) die Dif.'orcnzcn der Istwerte (A) und der Sollwerte (S) bildet und ein entsprechendes Ausgangssignal einer Polaritätsstufc (PS) zuführt, die ein binäres Polaritätssignal abgibt und damit eine erste bzw. eine zwcilc Schalterstellung (1. 0) eines Schalters (.SI+') einstellt, je nachdem, ob die Differenz der Istwerte (Λ) und der Sollwerte (fl) positiv bzw. negativ ist, daß zwei Generatoren (COl bzw. GlO) ein erstes bzw. ein zweites Rcduktionssignal erzeugen, welches eine Zahl kleiner als Eins bzw. eine Zahl gleich Eins «ι darstellt, und daß bei der ersten bzw. zweiten Schalterstellung (1.0) des Schallers (SW) das erste bzw. das zweite Reduktionssignal dem drillen und vierten Multiplizierer (MX /V/4) zugeführt wird.
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