DE3115596A1 - Kurzkanal-feldeffekttransistor - Google Patents
Kurzkanal-feldeffekttransistorInfo
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- 230000005669 field effect Effects 0.000 title description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 60
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 229920005591 polysilicon Polymers 0.000 claims description 32
- 239000000377 silicon dioxide Substances 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 235000012239 silicon dioxide Nutrition 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 24
- 229910052697 platinum Inorganic materials 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical group [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 229910052723 transition metal Inorganic materials 0.000 claims description 5
- 150000003624 transition metals Chemical class 0.000 claims description 5
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 16
- 229910021339 platinum silicide Inorganic materials 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 10
- -1 fluorine ions Chemical class 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 150000003057 platinum Chemical class 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KCXVZYZYPLLWCC-UHFFFAOYSA-N EDTA Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(O)=O)CC(O)=O KCXVZYZYPLLWCC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229960001484 edetic acid Drugs 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004018 waxing Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000036760 body temperature Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren gemäß Oberbegriff des Anspruchs 1.
Von mit der Entwicklung von Metalloxid-Halbleiter-Feldeffekttransistoren
(MOSFET) befaßten Fachleuten wurde erkannt, daß sich gewisse Vorteile dadurch erreichen lassen,
daß die Source- oder Drain-Diffusionen relativ flach gehalten werden. So zum Beispiel geht aus einem Artikel von
R. Hori und anderen mit dem Titel "Short Channel MOS-IC Based on Accurate Two-Dimensional Device Design",
veröffentlicht im Supplement to Japanese Journal of Applied Physics, Vol. 15, Seiten 193-199 (1976), hervor,
daß relativ flache Source- und Drain-Übergangszonentiefen
dazu beitragen können, sowohl eine relativ niedrige Schwellenspannungsverschiebung
in einer Kurzkanal-MOSFET-Struktur als auch eine relativ hohe Du'rchbruchspannung zu erzielen.
Der Ausdruck "Kurzkanal" bedeutet, daß der Abstand von Source und Drain weniger als 2 Mikrometer beträgt. Kurzkanal-MOSFET-Strukturen
sind wünschenswert im Hinblick auf Hochfrequenzbetrieb (in der Größenordnung von 1GHz) und die
Miniaturisierung, speziell in VLSI-Halbleiterschaltkreisen
(integrierte Größtschaltkreise), so z. B. bei einem Speicherfeld, bei dem jede Speicherzelle einen solchen Kurzkanal-
MOSFET enthält.
Nach herkömmlichen Methoden hergestellte Kurzkanal-MOSFETs
neigen zu unerwünschten Bauelementeigenschaften/ die zurückzuführen sind auf eine relativ hohe parasitäre Kapazität
zwischen der polykristallinen Silicium- ("Polysilicium"-) Gateelektrode und der Source oder Drain. In ähnlicher Weise
ergibt sich bei einem in herkömmlicher Weise hergestellten Kurzkanal-Metallgate-(Schottky-Sperrschicht-)Feldeffekttransistor
(MESFET) das Problem, daß ein unerwünscht hoher Ohmscher Widerstand entlang des Weges von der Source- oder
Drainelektrode zu dem leitenden Abschnitt des Kanals vorliegt, wenn das Bauelement im EIN-Zustand arbeitet. Es wäre
daher wünschenswert/ ein Verfahren zur Herstellung von Kurzkanal-Transistoren zur Verfügung zu haben, welches diese
Probleme beseitigt.
Um einen Kurzkanal-Polysiliciumgate-Transistor mit geringen
parasitären Eigenschaften herzustellen, werden auf die dann freiliegenden Oberflächen von Polysiliciumgate,
Source und Drain während eines Bombardements mit Platin (vergl. Fig. 4)" Platinsilicid-Elektrodenkontakte (15, 16,
17) mit dem Gate, der Source und dem Drain gebildet. Anstatt
Platin können andere Übergangsmetalle verwendet werden, die ein Metall-Silicid bilden. Während des Bombardements
ist die Seitenkantenfläche des Polysiliciumgates in
■'*
vorteilhafter Weise zuvor mit einer Siliciumdioxidschicht
(14) beschichtet worden. Die dieses Platinbombardement steuernden Parameter werden derart eingestellt, daß, während
auf den freiliegenden Oberflächen des Polysiliciumgates, der
•Source und des Drains, die sämtlich aus Silicium bestehen, Platinsilicid gebildet wird, sich auf der freiliegenden
Oberfläche der Siliciumdioxidschicht 14 weder irgendwelches Platin noch Platinsilicid ansammelt. Gleichermaßen sammelt
sich während dieses Platinbombardements weder Platin noch Platinsilicid auf irgendeiner anderen freiliegenden
Siliciumdioxidschicht (11) an, die möglicherweise zuvor
zum Zwecke der Bauelementtrennung gebildet wurde.
Die Erfindung schafft somit ein Verfahren zum Herstellen eines Transistorbauelements in einem Silicium-Halbleiterkörper
(10), wobei das Bauelement (20 oder 30, Fig. 6 oder Fig. 7) einen Gateelektrodenschichtkontakt (15) mit einer
Gateelektrode (13) aus Polykristallinem Silicium während einer Stufe der Bauelementherstellung, einen Sourceelektrodenschichtkontakt
(16) und einen Drainelektrodenschichtkontakt (17) aufweist; das Verfahren ist dadurch
gekennzeichnet, daß anschließend an die Bildung der polykristallinen Gateelektrode (13) mit deren von einer
Siliciumdioxidschicht (14) überzogenen Seitenkanten die »Source- und Drainelektrodenkontakte (15, 16, 17) sämtlich
gleichzeitig durch ein Bombardement des Körpers (10)
mit einem Übergangsmetall gebildet werden, welches in der Lage ist, ein Silicid zu bilden, während der Körper
(10) einer elektrischen Spannung (E~, Fig. 4) einer solchen
Stärke und Frequenz ausgesetzt.wird, daß an einem Paar dann freiliegender Zonen (10.1; 10.2), die benachbart
bezüglich der Haupt-Oberfläche des Körpers (10) sind, zum Bilden der Source- und Drainelektrodenkontakte
(16, 17) Silicid des Metalls gebildet wird, und daß sich im wesentlichen kein Silicid an dem Siliciumdioxidüberzug
(14) ansammelt. Irgendein sich an diesem Oxid ansammelndes Metall kann dann durch herkömmliches Ätzen
entfernt werden. Das Bombardement mit dem Metall kann dadurch erfolgen, daß das Metall von einem Target (31)
des Metalls zerstäubt wird.
Bei den nach dem erfindungsgemäßen Verfahren hergestellten
Bauelementstrukturen kann es sich um Feldeffekttransistoren·
mit isoliertem Gate (Fig. 6), mit leitendem Gate (Fig. 7) mit Schottky-Barriere oder um Sperrschicht-Transistoren
handeln.
Im folgenden wird die Erfindung an Hand von Ausführungsbeispielen näher erläutert. Die Figuren zeigen:
Fig. 1-6 Querschnittansichten eines Transistorbauelements, speziell eines MOSFET, in"
verschiedenen Herstellungsstufen gemäß
einem Ausführungsbeispiel der Erfindung,
Fig. T eine Querschnittansicht eines fertiggestellten weiteren Transistorbauelements,
speziell eines MESFET, gemäß einem weiteren Ausführungsbeispiel der Erfindung, und
Fig. 8-13 Querschnittsansichten eines Bauelements
in aufeinanderfolgenden Verarbeitungsstufen zum Erhalten eines MOSFET gemäß einem
weiteren Ausführungsbeispiel der Erfindung.
Keine der Zeichnungen ist maßstabsgetreu.
Wie in der. Folge der Zeichnungen gemäß den Fig. 1 bis 6 dargestellt ist, kann ein Kurzkanal-MOSFET-Bauelement
(Fig. 6) erfindungsgemäß auf einer oberen Haupt-Oberfläche
eines monokristallinen Halbleiter-Siliciumkörpers 10 hergestellt werden. Wie es aus der Halbleiter-Mehrfachbauelement-Hers
te llung C'Batch-Methode") bekannt ist, können in einem
solchen Körper gleichzeitig viele ähnliche MOSFET-Bauelemente hergestellt werden, die voneinander durch relativ dicke
("Feld"-) Oxidzonen 11 elektrisch getrennt sind.
- r/t'-'
/IO
Der Körper 1O wird durch einen Einkristall-Halbleiter-Hauptmasseabschnitt
9 gebildet, auf dessen ebener Haupt-Oberfläche eine epitaktische Halbleiterschicht 10.5
durch Aufwachsen gebildet wurde. Typischerweise'handelt
es sich bei dem Halbleiter 9 um Tt-leitendes Silicium,
d. h. das Silicium ist etwas p-leitend und besitzt beispielsweise eine Leitfähigkeit von etwa 10 Ohm cm. Die
epitaktische Schicht 10.5 ist vorteilhafterweise mäßig
leitend, typischerweise p-leitend, bedingt durch eine signifikante Netto-Akzeptorkonzentration in der Größen-
15 17
Ordnung von etwa 10 bis 10 Störstellen pro cm3, typischerweise von etwa 10 pro cm3. Die Dicke dieser epitaktischen Schicht beträgt typischerweise etwa 1 bis 2 Mikroemter oder weniger.
Ordnung von etwa 10 bis 10 Störstellen pro cm3, typischerweise von etwa 10 pro cm3. Die Dicke dieser epitaktischen Schicht beträgt typischerweise etwa 1 bis 2 Mikroemter oder weniger.
Zum Herstellen des MOSFET-Bauelements 20 (Fig. 6) wird
eine dünne C'Gateoxid"-) Siliciumdioxxdschicht 12 (Fig. 1) zunächst auf dem freiliegenden Abschnitt der Oberseite.
des Körpers 10·durch thermisches Wachsen erzeugt; das
Aufwachsen dieser Schicht erfolgt typischerweise bis zu einer Stärke von etwa einigen 100 Angström (einige zehn
Nanometer). Entweder vor oder nach der Bildung dieser dünnen Oxidschicht werden relativ dicke Oxidzonen 11
mittels eines herkömmlichen thermischen Oxidationsprozessesan ausgewählten Stellen der epitaktischen p-Schicht bis
hinunter in das darunterliegende It.-Originalkristall
eingebettet, um die übliche Oxid-Trennung zwischen benach-
barten Bauelementen zu erhalten. Es sei darauf hingewiesen,
daß zum Definieren der Flächenbereiche, in denen selektiv die dicke Oxidschicht gebildet werden soll, Elektronenstrahl-.
oder Röntgenstrahllithographie sowie Fotolithographie in Kombination mit herkömmlichen Fotolackmasken verwendet werden,
können. Dann wird auf einer zuvor ausgewählten Fläche der freiliegenden Oberfläche des dünnen Oxids eine n-leitende
polykristalline Siliciumschicht 13' aufgebracht. Diese Schicht wird durch herkömmliche Fotolack-Maskierungs-.
und Ätzmethoden gebildet. Diese Verfahren werden angewendet auf eine polykristallihe Schicht, die ursprünglich auf der
gesamten Oberseite aufgebracht wurde, und die Maske wird
unter Verwendung eines Lithographie- (Elektronenstrahl-, Röntgenstrahl- oder Foto-) Verfahrens geformt. Die
polykristalline Schicht' 13' ist typischerweise n-leitend,
da sie in signifikanter Weise mit Donatoren dotiert ist, beispielsweise mit Arsen, um die elektrische Leitfähigkeit
zu erhöhen. Die Länge dieser Schicht beträgt typischerweise etwa 1,0 Mikrometer in Richtung des Source-Drain-Kanals
des fertiggestellten Bauelements. Die Breite dieser Schicht beträgt typischerweise einige Mikrometer. Diese Polysiliciumschicht
wird als Gateelektrode des fertiggestellten Transistorbauelements verwendet.
tl·
Als nächstes werden die obere und seitlichen Flächen der polykristallinen Siliciumschicht 13' mit einem herkömmlichen
Oxidationsverfahren behandelt, wodurch das ■polykristalline Silicium einen dünnen Siliciumdioxidüberzug-14
enthält (Fig. 2). Dieser Oxidüberzug 14 besitzt typischerweise eine Dicke von etwa 500 Angström
(50 Nanometer). Als Ergebnis dieser Oxidation der polykristallinen Schicht erhöht sich die Dicke der
ursprünglichen Oxidschicht 12 (Fig. 1) etwas, was in Fig. 2 durch die Oxidschicht 12' angedeutet ist.
Dann werden der freiliegende Teil der dünnen Oxidschicht 12' und der obere Abschnitt (nicht jedoch die seitlichen
Abschnitte) der dünnen Oxidschicht 14 entfernt (Fig. 3), und zwar durch anisotropes Ätzen, beispielsweise durch
chemisch reaktives Rückzerstäuben (reaktives Ionenätzen) mit Fluorionen (F ) in einem von CHF- gebildeten Plasma.
Unter dem Begriff "anisotropes Ätzen" soll Ätzen verstanden werden, welches vorzugsweise in einer senkrecht
zur Hauptoberfläche des Körpers 10 verlaufenden Richtung
erfolgt. So z. B. wird eine typischerweise aus Platin bestehende Kathodenplatte 32 einige Zentimeter von dem
Körper 10 beabstandet in einer luftleer gesaugten Kammer
(nicht dargestellt) angeordnet. Der Körper wird auf einer elektrisch leitenden Ebene (nicht dargestellt) montiert,
die über einen Kondensator C an eine HF-Spannungsquelle E angeschlossen ist. Die Spannungsquelle E liefert typischer-
weise etwa 500 Volt (Spitze-zu-Spitze-Wert) bei einer
Frequenz zwischen 200 KHz und 14 MHz, typischerweise bei •13,5 MHz. Der Druck in der Kammer wird auf weniger als etwa 1 nun Hg,
typischerweise auf etwa 50 μτη Hg herabgesetzt, damit,
während sich in der Nachbarschaft der Kathodenplatte 32 ein Plasma bildet, die Oberseite der epitaktischen Schicht
10.5 innerhalb der Dunkelraumzone der Entladung von der Kathodenplatte 32 bleibt.' Die Leistung der HF-Quelle
beträgt etwa 20 bis 100 Watt für eine Kathode von einigen Zoll Durchmesser, die Temperatur des Körpers wird auf
etwa 500° C gehalten. Auf diese Weise treffen Fluoionen, die sämtliche Elemente (einschließlich des Oxids und der
Polysiliciumschicht) auf der Oberseite des Körpers 10 bombardieren, aus einer Richtung auf, die im wesentlichen
senkrecht zur oberen Hauptfläche der epitaktischen Schicht 10.5 verläuft. Diese Ionen entfernen das dünne Oxid nur
auf den Oberflächenabschnitten, deren Normale parallel zum Geschwindigkeitsvektor der Bombardierungsionen verläuft,
vollständig, nicht jedoch an den Seitenabschnitten. Werden die dünnen Oxidabschnitte auf diese Weise entfernt,
so ist es jedoch wichtig, daß die Seitenoberflächen der
Polysiliciumschicht 13 von den verbleibenden (Seiten-) Abschnitten der Oxidschicht 14 überzogen bleiben. Die
(in horizontaler Richtung gesehene) Dicke des verbleibenden Seitenwandoxids beträgt typischerweise etwa 500
Angström (50 Nanometer) und ist in jedem Fall vorteilhaft
J ι ib D
gleich oder etwas kleiner als die'(bekannte) Debyelänge
in dem Silicium im Bereich der Source-Kanal-Übergangsflache
des fertigen Bauelements.
Wie in Fig. 4 angedeutet ist, werden als nächstes positiv geladene'Argonionen auf eine Platin-Kathoden-Targetelektrode
31 gelenkt/ um aus dem Target Platin auf den Körper 10 zu zerstäuben. Diese positiven
Argonionen besitzen auf Grund einer Beschleunigungsspannung E1 (negativer Polarität), die an das Target
gelegt wird, geeignete kinetische Energien. Dieses Zerstäuben von Platin führt dazu, daß Platinatome
und/oder Ionen auf der freiliegenden' Oberseite der epitaktischen Schicht 10.5 auftreffen. Dort sammelt
sich auf dem freiliegenden Silicium Platin in Form von metallähnlichen Platinsilicid-Elektrodenschichten
15, 16 und 17. Die Spannungen E. und E2 werden derart
eingestellt; daß die Entfernungsgeschw'indigkeit des
Platins von den.freiliegenden Oxidabschnitten der Oberseite
größer ist als die Aufnahmegeschwindigkeit. Hierdurch wird im wesentlichen kein Metall oder eine metallähnliche
Substanz irgendeiner Art (Platin oder Platinsilicid) auf irgendeinem Abschnitt des freiliegenden
Oxids angesammelt, sei es des Feldoxids oder des Gateoxid:?. Sollte sich jedoch irgendein Metall auf dem Oxid
ansammeln, könnte eine anschließende Behandlung mittels
IS
>β -
einer herkömmlichen Ätzlösung, beispielsweise mittels Königswasser, zum Entfernen dieses Metalls verwendet
werden, ohne daß die Silicid-oder Oxidschichten entfernt würden.
Dem Target 31 kann vorteilhaft der Donator-Dotierstoff,
Arsen oder Antimon (oder beides), zugesetzt werden, um gleichzeitig durch "Mit-Zerstäuben" ein Paar beabstandeter,
selbstausrichtender N -Zonen 10.1 und 10.2 während des Bombardements mit Platin zu bilden. Diese N -Zonen werden
gebildet durch das Zurückwerfen des Dotierstoffs von dem Platinsilicid in das Silicium ("Segregationskoeffizient").
Da sämtliche anschließenden Verarbeitungstemperaturen beträchtlich unterhalb der Temperatur liegen, bei der
eine signifikante Diffusion von Dotierstoffen in Silicium erfolgt, kann die Tiefe der sich ergebenden N P-übergänge
in dem Silicium (unterhalb des Platinsilicids) so wenig betragen wie 100 Angström (10 Nanometer) oder weniger.
Alternativ können die N -Zonen 10.1 und 10.2 in einer früheren Verarbeitungsstufe gebildet werden, beispielsweise
mittels herkömmlicher Methoden wie Ionenimplantation und Diffusion von Donatorfremdstoffen unter Verwendung der
polykristallinen Schicht 13 mit dem Seitenwandoxid 14 als Maske, welche für diese Dotierstoffe undurchlässig ist.
Typische Werte der Parameter bei diesem Platinbombardement sind: E1 gibt eine Gleichspannung von etwa 1000 Volt ab,
E„ gibt eine HP-Spannung im Bereich von 500 bis 1000 Volt (Spitze-zu-Spitze-Wert) bei einer Frequenz von etwa 13 MHz
ab. Die HF-Leistung beträgt typischerweis.e etwa 20 bis 100 Watt für eine Kathode 31 von einigen Zentimetern
Durchmesser. Die Frequenz und die Amplitude von E- steuern die Abtragrate von Platin und Platinsilicid während des
Bombardements. Die Tatsache, daß die Abtrag- oder Entfernungsgeschwindigkeit des Platins auf diese Weise etwa
zwei- oder mehrmal größer ist als die des Platinsilicids, gewährleistet die effektive Entfernung jeglichen metallischen
Platins, das zu Beginn auf dem freiliegenden Oxid ankommt, und andererseits die effektive permanente Bildung und Ansammlung
von Platinsilicid auf dem freiliegenden Silicium (entweder monokristallin oder polykristallin). Die Temperatur
des Körpers 10 während dieses Zerstäubungsvorgangs beträgt .'
typischerweise 625° C, während der Umgebungsdruck des Argons typischerweise etwa 10 bis 20 μΐη Hg beträgt.
Nach der Bildung der Platinsilicidschichten 15, 16 und 17 auf den freiliegenden Siliciumoberflachen mit einer Dicke
von einigen hundert Angström wird die Oberseite des Körpers 10 an ausgewählten Stellen mit einer Isolierschicht 22
(Fig. 5) durch herkömmliche Niederschlags-, Maskier- und Ätzmethoden überzogen. Bei dieser Schicht 22 handelt es sich
typischerweise um ein Tetraäthyl-Orthosilikat mit einer
t?
Dicke von etwa 5000 Angström (500 Nanometer). Durch herkömmliche
Methoden erfolgt dann durch die Öffnungen in der Schicht 22 ein Metallisieren, beispielsweise mit
Aluminium, um die Platinsilicidschichten 15-, 16 und 17 zu
kontaktieren und die jeweiligen metallischen Elektrodenkontakte 18, 19 und 21. für das Gate, die Source bzw.
den Drain des fertigen MOSFET-Bauelements 20 (Fig. 6) zu bilden.
Es sei darauf hingewiesen, daß während des Betriebs eine Gate-Rückseiten-(Substrat-)Vorspannung von zwei Volt oder
mehr wünschenswert ist, um Kurzschlüsse verschiedener Bauelementteile
auf Grund von Oberflächenkanälen unter dem dicken (Feld-)Oxid zu vermeiden. Alternativ können derartige
Kanäle dadurch verhindert werden, daß ein ν-leitender (schwach η-leitender) Körper 10 verwendet wird. ·
Für gute Transistoreigenschaften ist es nützlich, daß die Source- und Drainzonen 10.1 und 10.2 so flach wie möglich
sind; d. h., der Implantierungsprozeß für diese Zonen sollte diese Tiefen unterhalb der Oberfläche des Halbleiterkörpers
auf einen Wert von etwa einigen wenigen hundert Angström begrenzen, was erreicht werden kann durch Verwendung einer
Halbloiterkörpertemperatur von nicht mehr als 500° C während
des auf die Diffusion der N -Zonen erfolgenden Verarbeitungsschritts.
yr -
Wie in Fig. 7 dargestellt ist, kann das Wachsenlassen der dünnen Oxidschicht 12 vollständig entfallen, sodaß
die n-leitende Polykristalline Siliciumschicht 13 direkt
die Oberseite des Silicium-Halbleiterkörpers 10 berührt
und somit mit diesem einen pn-übergang bildet. Das sich ergebende Bauelement ist somit ein Äquivalent zu einem
Sperrschicht-FET-Bauelement ("JFET"). Bei diesem Bauelement (Fig. 7V sind die N+-Zonen 10.1 und 10.2 vorteilhaft
durch P+-Zonen 31.1 bzw. 31.2 ersetzt, so daß das Bauelement eine Source mit relativ niedriger Schottkybarrier
und einen Drain relativ niedriger Schottkybarrier hat, z. B. eine Barriere von 0,25 Volt im Falle
des Platinsilicids auf P-Silicium. Andererseits wird auf diesem P-Silicium beispielsweise durch Hafnium eine
relativ hohe·Schottkybarrier von etwa 0,65 Volt gebildet.
Der Abstand zwischen Drain und Gate kann größer gemacht werden als der zwischen Source und Gate, indem die
Elektrode 17 weiter weg von der Polysiliciumschicht 13
angeordnet wird, so daß diese Elektrode die Oxidschicht 14 nicht direkt körperlich berührt, um in der Nachbarschaft
des Drains-eine längere Driftzone zu erhalten. Andererseits
kann die P+-Zone 31.1 oder 31.2 (oder beide) in dem in.
Fig. 7 dargestellten Bauelement fortgelassen werden. Weiterhin muß dafür Sorge getragen werden, daß die
Diffusion in diesen Zonen 31.1 und 31.2 keine dieser Zonen seitlich zu der polykristallinen Schicht 13 hin ver-
längert; ansonsten entstünde ein Kurzschluß der Gateelektrode zur Source oder dem Drain (oder beiden).
Andererseits kann wiederum durch Fortlassen der dünnen
Oxidschicht 12 ein Metallgate-FET ("MESFET") erhalten werden, indem das Metallbombardement (Fig. 4) so lange
durchgeführt wird, daß die polykristalline Schicht 1'3 vollständig in Metall-Silicid umgewandelt werden kann.
In diesem Fall ist es von Vorteil, ein Metall mit relativ hoher Schottkybarriere zu. verwenden, z. B. Hafnium für die
P-Siliciumschicht 10,5 (Platin für N-Silicium), vorteilhaft
zusammen mit einem Paar diffundierter P -Zonen anstelle der lokalen N -Zonen 10.1 und 10.2 in der P-Siliciumschicht
10.5' (oder die lokalen N+-Zonen 10.1 und 10.2 in einer
N-leitneden epitaktischen Schicht anstelle der P-Schicht
10.5 zu belassen). Wiederum können die lokal diffundierten Zonen fortgelassen werden (speziell bei der Source-Zone),
wodurch die Source oder der Drain vom Typ der Schottkybarriere sein kann.
Anstatt die epitaktische P-Schicht 10.5 wachsen zu lassen,
kann die Oberseite des ursprünglichen rt-Halbleitergrundteils
9 mit einem Überschuß an Akzeptorstörstellen behandelt werden. Diese Jf-Grundlage 9 enthält etwa 10 pro cm3 überschüssige
signifikante Akzeptorstörstellen. In einem lediglich zu
Anschauungszwecken dienenden Beispiel wird auf die Oberseite
Io
ζ* -
der ursprünglichen ίΐ-Grundlage 9 zunächst eine 350
Angström (35 Nanometer) dicke thermisch gewachsene Schicht aus Siliciumdioxid und dann eine 1200 Angström ' ·
(120 Nanonmeter) dicke Schicht aus Siliciumnitrid aufgebracht. Die Silicxumnitridschicht wird unter Verwendung
eines Foto-, Röntgenstrahl- oder Elektronenstrahl-Fotolackmaterials als Maske von solchen Stellen entfernt,
wo das dicke Isolieroxid gebildet werden soll; d. h. , die Nitridschicht wird nur in den zu den Elektrodenflächen
(Gate-, Source- und Drain-Elektrodenflächen) komplementären Flächen entfernt. Indem man den Fotolack als bezüglich
Ionenimplantation undurchdringliche Maske beläßt, wird durch Implantation von Borionen mit typischerweise etwa
1 2 100 keV und einer Dosis von typischerweise etwa 10 bis
10 pro cm2 in den bezüglich der Elektrodenflächen
komplementären Bereichen eine Kanal-Stoppzone gebildet. Dann · wird das Fotolackmaterial entfernt, wobei die Nitridschicht
stehenbleibt. In den Feldoxidbereichen (in den bezüglich der Elektrodenflächen komplementären Bereichen) wird eine
9000 Angström (900 Nanometer) dicke Feldoxidschicht durch'
thermisches Wachsen erzeugt, während der obere Abschnitt der Nitridschicht in den Elektrodenbereichen in eine
Oxynitridschicht umgewandelt wird. Als nächstes werden durch aufeinanderfolgendes Anwenden von Ätzlösungen gepufferter
Flußsäure und Phosphorsäure die Oxynitrid- und Nitridnchichton
sukzessive von den Elektrodenbereichen entfernt, während
- ZT-
hierdurch lediglich ein kleiner Bruchteil der Oxidschicht von der dicken Feldoxidschicht entfernt wird. Dann werden
durch thermisches Wachsen insgesamt 3000 Angström (300 Nanometer) Siliciumdioxid in den Elektrodenbereichen und
insgesamt etwa 9500 Angström (950 Nanometer) Siliciumdioxid
in dem Feldoxidbereich erzeugt. Danach wird sämtliches Oxid in den Elektrodenbereichen durch Ätzen mit
Flußsäure entfernt, wobei die Dicke des Feldoxids auf etwa 6500 Angström (650 Nanometer) vermindert wird. Dann
erzeugt ein weiterer Schritt thermischen Wachsens eine Schicht aus Siliciumdioxid in den Elektrodenbereichen.
Diese Schicht besitzt eine Dicke im Bereich zwischen und 500 Angström (10 bis 50 Nanometer), typischerweise
125 Angström (12,5 Nanometer). Als nächstes werden Borionen mit 35.keV Energie implantiert. Diese Energie reicht aus,
daß die Borionen, lediglich in den Elektrodenbereichen
in das darunterliegende Silicium eindringen und die Dosis
12
beträgt 2x10 Borionen pro cm2, um eine geeignete Betriebs-Schwellenspannung in den fertiggestellten Transistoren vom Anreicherungstyp zu erhalten. Werden in einigen der Elektrodenbereichen auch Bauelemente vom Verarmungstyp gebildet, werden diese Bereiche vor der Borionen-Implantation mit 35 keV mit einem Fotolackmaterial versehen. Dieser Fotolack wird dann nach der Borimplantation entfernt. Als nächstes wird das Oxid von sämtlichen Elektrodenbereichen (ein kleiner Bruchteil von den Feldoxidbereichon) vollständig entfernt. Schließlich wird die Oxidschicht
beträgt 2x10 Borionen pro cm2, um eine geeignete Betriebs-Schwellenspannung in den fertiggestellten Transistoren vom Anreicherungstyp zu erhalten. Werden in einigen der Elektrodenbereichen auch Bauelemente vom Verarmungstyp gebildet, werden diese Bereiche vor der Borionen-Implantation mit 35 keV mit einem Fotolackmaterial versehen. Dieser Fotolack wird dann nach der Borimplantation entfernt. Als nächstes wird das Oxid von sämtlichen Elektrodenbereichen (ein kleiner Bruchteil von den Feldoxidbereichon) vollständig entfernt. Schließlich wird die Oxidschicht
* u·
* H
ZZ
(Fig. 1) durch thermisches Wachsen erzeugt.
Die Erfindung ist nicht auf die oben dargestellten Ausführungsbeispiele
beschränkt. Beispielsweise kann die Halbleitergrundlage 9 vom v-Typ (schwach n-leitend)
anstatt vom it-Typ sein. Darüberhinaus können N-leitendes
und P-leitendes Material in sämtlichen oben beschriebenen Bauelementen vertauscht werden.
Anstatt zum Entfernen des Oxids (Fig. 3) Fluorionen zu
verwenden, können auch andere Ionen/ z. B. Argonionen
verwendet werden; d. h. es kann entweder chemisch reaktives oder nichtreaktives Ionenätzen zum Entfernen des Oxids An- ■
wendung finden. Weiterhin können anstelle von Platin andere Übergangsmetalle verwendet werden, so z. B. Kobalt,
Hafnium, Titan oder Tantal; jedes dieser Materialien bildet ein Metall-Silicid, welches geeignet ist für eine Schottkybarriere
auf Silicium. Weiterhin kann die N -Zone 10.1 oder 10.2 (oder beide) aus dem in Fig. 6 dargestellten
Bauelement fortgelassen werden, wodurch eine Schottkybarrieren-Source oder -Drain (oder beides) in einer MOSFET-Struktur
gebildet wird. Anstatt das Platinsilicid durch Zerstäuben zu bilden, kann zunächst Platin selbst über die
gesamte Oberfläche verdampft und dann mittels einer Temperatur-"Spitzen"-Behandlung von typischerweise etwa
400 bis 65O0C während etwa 2 bis 6 Minuten in Platinsilicid
umgewandelt werden. Danach kann das als solches verbleibende Platin oder das Oxid durch Ätzen mit Königswasser entfernt
werden.
Wie in der Figurenfolge 8 bis 13 dargestellt ist, kann ein Kurzkanal-MOSFET-Bauelement 20 (Fig. 13) erfindungsgemäß
auf der oberen Haupt-Fläche einer P-Oberflächenzone (bei
N-MOS-Technologie) gebildet werden. Wie in Fig. 8 dargestellt
ist, wird diese P-Zone 110 einleitend mit einer signifikanten Dotierung versehen, um geeignete elektrische
Leitfähigkeiten an den jeweiligen Schnittstellen dieser .
P-Zone 110 mit einer relativ dicken Feldoxidschicht 111
und einer relativ dünnen Gateoxidschicht 112 zu erhalten.
Dann wird auf die Feld- und Gate-Oxidschichten 111 und
eine polykristalline Siliciumschicht ("Polysilicium") 113 (Fig. 8) bis zu einer Dicke im Bereich zwischen 3500
und 5000 Angström (350 bis 500 Nanometer) aufgebracht. Diese Polysiliciumschicht 113 wird in vorteilhafter Weise
mit signifikanten Donatorstörstellen dotiert, z. B. Arsen oder Phosphor, und zwar speziell in denjenigen Bereichen,
die die endgültigen Transistor-Bauelemente überdecken und in den Bereichen von Verbindungsstellen, um die elektrische
Leitfähigkeit des Polysilicium auf einen Wert anzuheben,
der in dem Bereich zwischen 10 und 100 Ohm pro Quadrat liegt und sich eignet für eine Gateelektrode in das Gateoxid
überdeckenden Bereichen, wo die Polysiliciumschicht
12/13/14
ΖΨ
als Gateelektrode fungiert. Gleichzeitig ist diese Leitfähigkeit
geeignet für elektrisch leitende Verbindungen in solchen Bereichen, die das Feldoxid überdecken, wo die
Polysiliciumschicht als elektrische Verbindung dient (Fig. 13).· Dann wird eine Siliciumdioxid-Maskierschicht
114, die typischerweise eine Dicke im Bereich zwischen
1000 und 2000 Angström (100 und 200 Nanometer)· hat, auf
der freiliegenden Oberfläche der Polysiliciumschicht durch einen herkömmlichen Vorgang, beispielsweise durch
Oxidieren in einer trockenen Atmosphäre, aufgebracht. Durch herkömmliche Fotolack-, Elektronenstrahl- oder
Röntgenstrahl-Lithographiemaskierung und -Ätzung werden
die Oxidschicht 114 und die Polysiliciumschicht 113 mit
Ausnahme derjenigen Stellen entfernt, wo eine Polysilicium- ·
Gateelektrodenschicht 113 auf dem Gateoxid .112 und eine
Polysilicium-Verbindungsschicht 123 auf· dem Feldoxid 111
gewünscht werden (Fig. 9). Diese Gateelektrodenschicht 113 ist somit auf ihrer Oberseite von einer Siliciumdioxid-Gate-Maskierschicht
1144 bedeckt. In ähnlicher Weise
ist die Polysilicium-Verbindungsschicht 123 auf ihrer Oberseite mit einer Siliciumdioxid-Maskierschicht 1241 überzogen.
Die Breite speziell der Gateelektrodenschicht 113 kann für Kurzkanal-Bauelemente so klein sein wie 0,8 Mikrometer.
ι*
Als nächstes werden durch thermisches Oxidieren (Fig. 10) die Seitenwände der Polysiliciumschichten 113 und 123
mit einer durch thermisches Wachsen erzeugten Seitenwand-Gateoxidschicht 115 und einer Seitenwand-Verbindungsoxidschicht
125 überzogen. Typischerweise liegt die Dicke dieser Oxidschichten 115 und 125 im Bereich von etwa
200 bis 500 Angström (20 bis 50 Nanometer). Gleichzeitig mit dem Wachsen der Oxidschicht 115 und 125 erhöhen sich
die Stärken der Oxidschichten 114* und 124' sowie der
Feldoxidschicht 111 geringfügig auf Grund der gleichzeitigen
thermischen Oxidation des darunterliegenden Siliciums oder Polysiliciums. Für den Fall, daß die Länge
der Polysiliciumschicht 113 geringer ist als diejenige,
die zum Definieren der Länge des Gate gewünscht wird, kann eine etwas dickere Oxidschicht auf den Seitenwänden
des Polysiliciums aufgebracht werden, entweder durch Plasma-Niederschlagung oder durch chemische Dampfniederschlagung
bei geringem Druck. Hierdurch liefert dann das dickere Seitenwandoxid eine längere Maske gegenüber der
anschließenden Diffusion von Source- und Drain-Störstellen, um dadurch die Störstellen-Ünterdiffusion in der Gatezone
herabzusetzen und somit die Source-Drain-Entfernung zu erhöhen, wie es in einem solchen Fall erwünscht ist.
Als nächstes (Fig. 11) wird die Oberseite des Körpers
einem anisotropen Ätzvorgang der Oxidschichten ausgesetzt, wodurch die Seitenwandoxide 115 und 125 im wesentlichen
unberührt bleiben, während die Oxidschichten 114 und 124
in ihrer Dicke herabgesetzt werden, so daß sie zu Oxidschichten 114 und 124 werden. Währenddessen bleibt die ·.
Gateoxidschicht 112 nur in der Gatezone unterhalb der
Polysiliciumschicht 113 einschließlich des Seitenwandoxid 115 stehen, während die Gateoxidschicht 112 in den
Bereichen zwischen dem Seitenwandoxid 115 und dem Feldoxid 111, d. h., in den Bereichen von Source und Drain
beim fertigen Bauelement, vollständig entfernt werden.
Für dieses anisotrope Ätzen der Oxidschichten kann das
chemisch reaktive Zerstäubungsätzen (Rückätzen) unter Verwendung von Fluorionen in einem von CHF erzeugten Plasma,.
wie es oben beschrieben wurde, verwendet werden. Dieses. Rückzerstäuben wird beendet, wenn die Oberfläche des
Siliciumkörpers 110 in den Source- und Drainbereichen
freigelegt ist, oder kurze Zeit danach, so daß in den Schichten 114 und 124, die die Oberseite der Polysilicium-Elektrodenschichten
113 bzw. 123 überziehen, etwas Oxid verbleibt. Da die Dicke des Maskieroxids 1141 wesentlich
stärker ist als diejenige des Gateoxids 112, liegt somit ·
ein beträchtlicher Rand vor, der es ermöglicht, daß die verbleibenden Oxidschichten 114 und 124 dick genug sind
Z?
(typischerweise etwa 1000 Angström oder 100 Nanometer), um
die Bildung von Silicid an der Gateelektrode 113 zu verhindern.
Als nächstes wird entweder durch Ionenimplantation oder durch Diffusion Donator-Dotierstoff in die Source- und
Drainflächen eingegeben, um die Diffundierten Source- und Drainzonen 110.1 bzw. 110.2 zu bilden (Fig. 12), wobei
diese Zonen an die Oberfläche des Siliciumkörpers anschließen. Beispielsweise erfolgt eine Implantierung
einer Arsendosis mit etwa 30 keV und eine Diffusion zu
19 20 einer Konzentration im Bereich zwischen 10 und 10 pro
cm3. Der Ausdruck "Diffusion" in diesem Zusammenhang
bedeutet jegliche thermische Diffusion entweder gleichzeitig oder anschließend an das Implantieren von Fremdstoff.
Dann wird die Oberseite des Körpers 110 einem Bombardement mit einem Metall, z. B. mit Titan, ausgesetzt,
wodurch Metallsilicidschichten·116 und 117 gebildet'
werden. Diese haben typischerweise eine Dicke von einigen hundert Angström (einige zehn Nanometer) an den freiliegenden
Abschnitten des Siliciums. Das Metall, welches nach dem Bombardement auf der Oberfläche der Oxidbereiche
verbleibt, wird fortgeätzt. Beispielsweise kann Titan durch Äthylendiamin-Tetra-Essigsäure (EDTA) geätzt werden.
Durch dieses Ätzen werden jedoch die Metallsilicidschichten 116 und 117 intakt gelassen. Die Menge des auf
dem Oxid niedergeschlagenen Metalls kann durch geeignete Einstellung der verschiedenen Parameter bei dem Metall-
bombardement in der oben beschriebenen Weise minimiert werden.
Als nächstes wird die Oberseite des Körpers 110 in ausgewählten.
Flächenbereichen durch herkömmliches Niederschlagen, Maskieren und Ätzen mit einer Isolierschicht 122 überzogen,
beispielsweise einem Tetraäthylorthosilikat, welches typischerweise eine Dicke im Bereich zwischen 5000 und
10000 Angström (500 bis 1000 Nanometer) aufweist. Durch weitere herkömmliche Methoden werden die Metallsilicidschichten
116 und 117 dann durch Metallisierung kontaktiert, um die entsprechenden Metallelektrodenkontakte 119 und
121 für die Source und den Drain zu bilden.
Gleichzeitig erfolgt diese Metallisierung auch zum Kontaktieren der Polysiliciumschichten 113 und 123 durch
Öffnungen innerhalb der Isolierschicht 122, um metallische
Elektrodenkontakte 118 und 128 für das Gate und die
Verbindungen herzustellen. Es ist klar, daß ein herabgesetzter parasitärer Seitenwiderstand in der flachen
Source 110.1 und dem flachen Drain 110.2 durch die
Metallsilicidschichten 116 und 117 erzielt wird, und daß
eine im Vergleich zu herkömmlichen Verfahren verminderte parasitäre Gateelektroden-Überlappungskapazität erzielt
wird.
Die Erfindung ist nicht auf das obige Ausführungsbeispiel
beschränkt. So z. B. können anstelle von Titan andere Übergangsmetalle verwendet werden, welche Silicide
bilden, so z. B. Kobalt, Platin oder Tantal. Titan oder Kobalt werden jedoch deshalb bevorzugt, weil diese Metalle
in Silicium eindiffundieren und daher leichter.einen
gewünschten Kontakt mit den dotierten Polysiliciumsehichten bilden.
Leerseite
Claims (11)
1. Verfahren zum Herstellen von Transistorbauelementen
in einem Siliciumhalbleiterkörper (10), wobei das Bauelement (20 oder 30, Fig. 6 oder Fig. 7) während
einer Herstellungsstufe eine Gateelektrode (13) aus polykristallinem Silicium, einen Sourceelektrodenschichtkontakt
(16) und einen Drainelektrodenschichtkontakt (17)
aufweist,
dadurch gekennzeichnet, daß die Seitenkanten der Polysilicium-Gateelektrode (13) mit einem Silicium-
dioxidüberzug (14) beschichtet werden, daß die Source- und Drainelektrodenkontakte gleichzeitig durch ein Bobardement
des Körpers (10) mit einem Übergangsmetall gebildet werden, das in der Lage ist, ein Silicid zu bilden, während
der Körper (10) einer elektrischen Spannung (E2, Fig. 4)
solcher Stärke und Frequenz ausgesetzt wird, daß sich im wesentlichen kein Metall oder Silicid des Metalls auf
dem Siliciumdioxidüberzug ansammelt, und daß während des Bombardements auf einem Paar freiliegender Zonen (10.1;
10.2) der Hauptoberfläche des Körpers ein Silicid des Metalls gebildet wird, um die Source- und Drainelektrodenkontakte
(16, 17) zu bilden, die von der Gateelektrode
eine präzise Entfernung haben.
■» ·♦·
2. Verfahren nach Anspruch 1/
dadurch gekennzeichnet, daß eine Oberseite der Polysilicium-Gateelektrode
dem Bombardement ausgesetzt wird und die elektrische Spannung eine solche Stärke und Frequenz besitzt,
daß ein Silicid des Metalls auf der Polysilicium- · Oberfläche zum Bilden des Gatekontakts (15) gebildet wird.
3. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß sich während des Bombardements im wesentlichen kein Silicid auf einer freiliegenden Oberfläche
einer Oxidzone (11), die das Bauelement von seinem Nachbarn unter mehreren Bauelementen trennt, ansammelt.
4. Verfahren nach Anspruch 2,
dadurch gekennzeichnet, daß jegliches Metall, welches sich
auf dem Siliciumdioxidüberzug (14) ansammelt, durch Ätzen
entfernt wird. t
5. Verfahren nach Anspruch 4,
dadurch gekennzeichnet, daß das Metall Platin, Hafnium, Kobalt, Tantal oder Titan ist.
6. Verfahren nach Anspruch 4,
dadurch gekennzeichnet, daß eine Oxid-Trennschicht, deren Dicke größer ist als die der ersten Siliciumdioxidschicht,
in einem zweiten, separaten Abschnitt der Haupt-Oberfläche
des Siliciumkörpers eingebettet wird, bevor der Körper dem
Metallbombardement ausgesetzt wird, wodurch in keinem Abschnitt der Oxid-Trennschicht ein Metallsilicid gebildet
■ wird.
7. Verfahren nach Anspruch 2,
dadurch gekennzeichnet, daß das Metall von einer bezüglich
des Körpers (10) beabstandeten Elektrode (31) zerstäubt
wird, daß eine Gleichspannung von etwa 1000 V an die Elektrode gelegt wird, und daß an den Körper eine
HF-Leistung von 20 bis 100 Watt, einer Spitze-zu-Spitze-Spannung
zwischen 500 und 1000 Volt und einer Frequenz von etwa 13 MHz gelegt wird.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet, daß der Zwischenraum zwischen Elektrode (31) und dem Körper Argon unter einem Druck
von 10-20 umHg.enthält.
9. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß die Hauptoberfläche des Körpers (10, 110) sowie die Seitenkanten der Polysilicium-Gateelektrode
mit einer Siliciumdioxidschicht überzogen werden, und daß das Siliciumdioxid in einer parallel zu
den Seitenkanten und rechtwinklig zu der Hauptoberfläche
·» »ρ- · v^ i i „. -j ο D
verlaufenden Richtung über eine Zeit ti in anisotrop
geätzt wird/ welche ausreicht, um die ,freiliegende Siliciumdioxidschicht über der Hauptoberfläche -2U entfernen, die
jedoch nicht ausreicht, das Siliciumdioxid von den Seitenkanten der Gatelektrode zu entfernen.
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet, daß die Oberseite der Polysilicium-Gateelektrode
mit einer Schicht au§ Siliciumdioxid überzogen wird, welche eine erste Siliciumdioxidschicht (1141)
bildet, daß die Siliciumdioxidschicht auf der Seitenkante der Gatelektrode eine zweite Siliciumdioxidschicht (115)
bildet, daß die Siliciumdioxidschicht auf der Haupt-Oberfläche des Körpers eine dritte Siliciumdioxidschicht (112)
bildet, und daß die Ätzzeit ausreicht, die dritte Oxidschicht, nicht jedoch die erste und zweite Oxidschicht vollständig
zu entfernen.
11. Verfahren nach Anspruch 10, '
dadurch gekennzeichnet, daß ein erster Abschnitt der ersten Siliciumdioxidschicht (114') durch ein erstes
thermisches Oxidwachsen gebildet wird, bevor die Restdicke der ersten Siliciumschicht durch ein zweites thermisches
Wachsen erfolgt, währenddessen die gesamte Stärke der zweiten Siliciumdioxidschicht (115) gebildet wird. .
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14112180A | 1980-04-17 | 1980-04-17 | |
US06/141,120 US4343082A (en) | 1980-04-17 | 1980-04-17 | Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3115596A1 true DE3115596A1 (de) | 1982-04-01 |
DE3115596C2 DE3115596C2 (de) | 1988-04-14 |
Family
ID=26838805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19813115596 Granted DE3115596A1 (de) | 1980-04-17 | 1981-04-16 | Kurzkanal-feldeffekttransistor |
Country Status (5)
Country | Link |
---|---|
DE (1) | DE3115596A1 (de) |
FR (1) | FR2481005A1 (de) |
GB (1) | GB2074374B (de) |
IT (1) | IT1135748B (de) |
NL (1) | NL8101902A (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3419080A1 (de) * | 1983-05-27 | 1984-11-29 | American Telephone And Telegraph Co., New York, N.Y. | Verfahren zum herstellen eines feldeffekttransistors |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1197926A (en) * | 1981-12-16 | 1985-12-10 | William D. Ryden | Zero drain overlap and self-aligned contacts and contact methods for mod devices |
DE3211761A1 (de) * | 1982-03-30 | 1983-10-06 | Siemens Ag | Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen |
FR2525029A1 (fr) * | 1982-04-08 | 1983-10-14 | Commissariat Energie Atomique | Procede d'isolation d'une ligne conductrice dans un circuit integre et procede de fabrication d'un transistor mos utilisant un tel procede d'isolation |
US4485550A (en) * | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
JPS59106172A (ja) * | 1982-12-07 | 1984-06-19 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 電界効果トランジスタの製造方法 |
JPS59210642A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4141022A (en) * | 1977-09-12 | 1979-02-20 | Signetics Corporation | Refractory metal contacts for IGFETS |
-
1981
- 1981-04-13 FR FR8107374A patent/FR2481005A1/fr active Granted
- 1981-04-16 GB GB8112047A patent/GB2074374B/en not_active Expired
- 1981-04-16 IT IT21239/81A patent/IT1135748B/it active
- 1981-04-16 NL NL8101902A patent/NL8101902A/nl not_active Application Discontinuation
- 1981-04-16 DE DE19813115596 patent/DE3115596A1/de active Granted
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Title |
---|
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Also Published As
Publication number | Publication date |
---|---|
FR2481005B1 (de) | 1983-10-21 |
GB2074374B (en) | 1984-04-26 |
GB2074374A (en) | 1981-10-28 |
IT8121239A0 (it) | 1981-04-16 |
FR2481005A1 (fr) | 1981-10-23 |
NL8101902A (nl) | 1981-11-16 |
IT1135748B (it) | 1986-08-27 |
DE3115596C2 (de) | 1988-04-14 |
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8110 | Request for examination paragraph 44 | ||
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