DE3104210A1 - Umsetzer - Google Patents

Description

310A210

Beschreibung

Die Erfindung bezieht sich auf einen Umsetzer- Dieser Umsetzer ist aus einer Vielzahl von Isolierschicht— Feldeffekttransistoren(im folgenden "FET" genannt) aufgebaut, die in einem integrierten Halbleiterschaltkrei.3 angeordnet sind. Insbesondere bezieht sich die Erfindung auf einen Umsetzer, der als Digital/Analog-Wandler oder · ala Analog/Digital-Wandler einsetzbar ist.

Ein Umsetzer, der FETs als Spannungs-Schalt-Elemente verwendet, ist beispielsweise aus der veröffentlichten japanisehen Patentanmeldung Nr. 52-28851 bekannt.

• .Bei diesem Umsetzer sind mehrere P-Kanal-FETs (im folgenden" P-FETs" genannt) auf einem einzigen Halbleitersubstrat ausgebildet und in Form eines "Tannenbaumnetzwerkes" zwisehen einer Vielzahl von Eingangsanschlüssen und einem Aus-

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gangsanschluß verschaltet. Diese Transistoren werden über ein digitales Signal mit einer Vielzahl von Bits "ein^?I~ und "aus"-geschaltet.

Durch das gesteuerte Schalten der Vielzahl von P-FETs wird einer der mehreren Eingangsanschlüsse entsprechend dem Zustand des digitalen Signales mit dem Aus gangsanschluß ver·= bunden_e Den entsprechenden Eingangsanschlüssen i^erden Spannungen mit jeweils zueinander verschiedenen Pegeln über einen Widerstands-Spannungsteiler zugeführt, der eine Bezugsspannung teilt«, Folglich erscheint am Ausgangsanschluß eine Spannung, deren Pegel dem Zustand des digitalen Signales entspricht.

Allerdings ist der zum Ausgangsanschluß zu liefernde Spannungspegel bei dem genannten Umsetzer begrenzt, wie nachfolgend erläutert wird»

Das Gate-Potential eines FETs muß größer sein als seine Sehwellenspannung (im folgenden "V.-¹' genannt) bezogen auf sein Source- bzw» Quellenpotential₉ um den FET in den "Ein"·= Zustand zu bringen. Folglich ist bei Verwendung eines P= FETs - wie oben beschrieben - die Obergrenze der auswählbaren Spannungen durch die Spannung Vj, begrenzt und ebenso ist der Pegel des dem Gate-Anschluß des P-FETs zuzuführenden digitalen Signales begrenzt.,

Die oben erwähnten₃ auf einem einzigen Halbleitersubstrat gefertigten P-FETs weisen eine Vorspannung auf (im folgenden als "Gate-Sperrspannung"5 "back gate bias voltage" genannt), die von dem Halbleitersubstrat₉ welches als gemeinsames Substratgate dient, angelegt wird_a Hieraus resultiert daß V_th jedes P-FETs durch diesen bekannten Substrateffekt einen vergrößerten Pegel aufweist«

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In einem solchen Fall, bei dem das Halbleitersubstrat auf Erdpotential des Schaltkreises gehalten wird, wird die Gate-Sperrspannung von den Potentialen des Source- und Drain-Anschlusses und dem Kanal des P-FETs bestimmt.

Folglich besitzt der P-FET zum Schalten einer Spannung mit großem Absolutwert eine Gate-Sperrspannung von großem Pegel, der dem genannten Pegel entspricht und entsprechend ist seine Spannung V^ groß. Üblicherweise weist ein FET mit großem V^ einen vergleichsweise großen Drain-Source Widerstand auf bei konstanter Gate-Vorspannung.

Folglich ist bei dem oben beschriebenen Umsetzer due zun Ausgangsanschluß lieferbare Spannung in ihrem Pege L begrenzt und zwar nicht nur durch V^ des FETs und durch die Pegel der oben genannten .digitalen Signale , sondern auch durch den Spannungsabfall, der durch den vergrößerten Drain-Source-Widerstand des FETs verursacht ist. Mit anderen Worten ist es bei einem solchen Umsetzer schwi jrig, eine Spannung mit wünschenswertem Pegel zu erzeuge i, die dem digitalen Signal entspricht.

Um diese oben beschriebenen einschränkenden Beding mgen für den Pegel der Ausgangsspannung zu überwinden, :ann der Pegel des digitalen Signales, der die "Ein"- u id "Aus"-Zustände der P-FETs steuert beispielsweise d ireh Verwendung eines Spannungs-Booster-Schaltkreises Vergrößert werden. Allerdings werden hierzu Schaltkreiselemente zum Aufbau des Spannungs-Booster-Schaltkreises benötigt.

Aufgabe der vorliegenden Erfindung ist es daher, einen Umsetzer zu schaffen, der ein großes Spannungssignal ausgeben kann, selbst wenn der Pegel eines digitalen 3ignales vergleichsweise klein ist.

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- T-

Λ Auch soll der Wandler der Erfindung ein Spannungssignal mit vergleichsweise großem Pegel in ein digitales Signal umwandeln können. Weiterhin soll er dazu geeignet sein,, in einem integrierten Schaltkreis verwirklicht zu werden»

Weitere Ziele und Vorteile der Erfindung sind der nachfolgenden Beschreibung zu entnehmen, in der die Erfindung aihand von Ausführungsbeispielen im Zusammenhang mit den Figuren ausführlicher beschrieben wird« Es zeigt % ■10

Fig. 1 ein Schaltbild eines Umsetzers nach einem Ausführungsbeispiel der Erfindung5

Fig» 2 eine Schnittansicht eines Halbleitersub-1.5 strates, auf dem ein P-Feldeffekttransistor

und ein N-Feldeffekttransistor vorhanden sind;

Fig., 3 ©in Blockschaltbild eines Dig;ital/Analog-

Wandlers ;
20

4- ein Blockschaltbild eines Analog/Digital-Wandlers gemäss einem Ausführungsbeispiel der Erfindung;
·

Fig_E 5 ein Blockschaltbild mit diskreten logischen Blöcken eines Blocks 28 in Fig« 4j

Figβ 6 ein Blockschaltbild eines elektronischen Schallgenerators„ bei dem die vorliegende

Erfindung angewandt ist;

Fig., 7A ein charakteristisches Diagramm eines Schalt kreises 60 in Fig., 65

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• a ·

_/ Fig. 7B ein Ersatzschaltbild des Schaltkreises £0;

Fig. 8, Signalverläufe der Formen von Signal-9 und 10 spannungen, die an die Digital/Analög-Wandler gemäß der Erfindung angelegt wei

den und die von diesen erzeugten Ausgang sspannungen.

Nachfolgend wird die Erfindung detaillierter in Verbindung mit den Ausführungsbeispielen beschrieben· Fig. 1 zeigi einen Digital/Analog-Wandler nach einem Ausführungsbeii piel der Erfindung, mit dem ein binäres Signal von 3 Bits ii eine analoge Spannung umgewandelt wird. In Fig. 1 beze: chnet das Bezugszeichen 1 einen Bezugsspannungsschaltkre: s der eine an seinem Anschluß -V₀ angelegte Bezugsspannung (im folgenden mit "-V " bezeichnet) empfängt und hierai s

Spannungen mit zueinander unterschiedlichen Pegeln an ί einen Ausgangsanschlüssen V₁ bis Vg ausgibt. Wie aus Fig. 1 zu erkennen, ist dieser Bezugsspannungsschaltkreis als Spannungsteiler aufgebaut, der im wesentlichen aus einer Serienschaltung von Widerständen R/j bis Rg besteht.

Die entsprechenden Widerstände R/j bis Rg weisen jeweils gleiche Widerstandswerte auf. Allerdings ist die Erfindung nicht auf solche Widerstandswerte beschränkt. Die Bezugsspannung -V ist beispielsweise auf einen Wert von -3 Volt eingestellt. Folglich tritt an jedem der Wider stände R^, bis Rg ein Spannungsabfall von -3/8 Volt auf, wobei die zu den Ausgangsanschlüssen V^, bis Vg zu liefernden Spannungen (im folgenden mit "V^", "V₂" usw. bezeichnet) entsprechend begrenzt sind. Beispielsweise ist die Spannung V₅ -3/2 Volt, d. h. -1,5 Volt.

Das Bezugszeichen 2 bezeichnet einen Spannungswähler, der 55

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Eingangsanschlüsse N^ bis Ng aufweist_? die jeweils mit don zugeordneten Ausgangsanschlüssen V^ Ms Vg des Bezugs= spannungsschaltkreises 1 verbunden sind. Weiterhin besitzt der Spannungswähler 2 einen gemeinsamen Ausgangsanschluß Nq und Steuereingangsanschlüsse C^ bis Cr₈

Dem Steuereingang C^ wird ein binäres Signal a von einem Treiberschaltkreis 3 zugeführt, der nachfolgend erläutert wird=. Dem· Steuereingang C2 wird ein binäres Signal *B züge- ■ führt und dem Steuereingang O^ ein binäres Signal b₉ das komplementär au dem binären Signal Ή ist«, In ähnlicher Wei~ se werden den St euer eingängen G₁, und Cc entsprechende binäre Signals Έ und c zugeführt.

Wie aus Fig«. 1 au erkennen, enthält der Spannungswähler 2 P-Feldeffekttransistoren T,, bis T₁-, und N-Feldeffekttransisto= ren CL bis Qr₇? die in Form eines "Taimenbaumnetzwerkes" zwischen den Eingangsanschlüssen üfy bis.Ng und dem gemeinsamen Ausgangsanschluß Nq verschaltet sind© Die entsprechenden Feldeffekttransistoren (im folgenden "FET¹¹ genannt) ₉ die in die Zweige B,, bis Br, des "Tannenbaumnetzwerkes" gekoppelt sind5 sind so verschaltet, daß ihre Kanal-Leitfähigkeit so festgelegt ist, daß sie durch binäre Signalpe;sel eingeschaltet werden, welche Differenzspannungen erfordern_? deren Absolutwert-größer ist als die-durch sie zu -schaltenden Spannungen Y^_B Der Erdpotentialpegel der binären Signale₉ die von dem Treiberschaltkreis 3 geliefert iferden_? ist mit

Y_n. bezeichnet und die Speisespannungspegel sind mit V_ be= υ s

zeichnete

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In dem Ausführungsbeispiel der Figo Λ liegt der Pegel der binären Signale, die von dem Treibers ehalt kreis 3 ge-= liefert iferden₉ entweder auf der Bezugsspannung =V_ mit negativem Potential (logischer Wert ^M1^M) oder auf Erd-

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— jf —

■ AU-

potential (logischer Wert ""0")» wie aus der folgenden Beschreibung ersichtlich wird.

Im Gegensatz hierzu liegt die Spannung V₁-, d. h. die Mi ;telspannung der von dem Bezugsspannungsschaltkreis 1 gelieferten Spannungen auf der Hälfte von -V , wobei die Spannungen Vg, Vr₇ und Vg bezogen auf die Spannung Vc ne,^r$ative Potentiale aufweisen und die Spannungen V^, V,, Vo und V^ entsprechend positive Potentiale bezogen auf die Spannung V_n- aufweisen.

Entsprechend wird die Pegeldifferenz zwischen öeder der Ausgangsspannungen V^ bis V^ des Bezugsspannungsschaltkreises 1 und dem "1" Pegel (Bezugsspannung ~V_) des bi— nären Signales absolut größer als die Pegeldifferenz zwisehen den AusgangsSpannungen V^ bis V^ und dem "O" Pegel (Erdpotential) des binären Signales. In ähnlicher Weise ist die Pegeldifferenz zwischen den Ausgangsspannuagen Vg bis Vg des Bezugsspannungsschaltkreises 1 und dem "O" Pegel des binären Signales größer als die Pegeldii'ferenz zwischen den Spannungen Vg bis Vg und dem "1" Pegel des binären Signales.

Bezogen auf die Spannung Vr- sind die Pegeldifferenzen sowohl für den "1" Pegel (Bezugsspannung -V_g) und den "O" Pegel (Erdpotential) des binären Signales gleich groß.

Folglich sind die FETs T^ bis T^, die die Eingangr.anschlüsse Ν/, bis N^ mit den Zweigen Bg und B₁-, koppeln P-Kanal-Typen. Die FETs T,- und Tg, die die Zweige Bg und B_n mit dem Zweig B, und dem FET T₁-, verbinden, der seinerseits den Zweig B^ mit dem Zweig B^ verbindet, sind in gleicher Weise als P-Kanal-Typen aufgebaut.

Entsprechend sind die FETs Q^ bis Q,, die die Eingangsan-

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Schlüsse Ng bis Ng mit den Zweigen B^, und Bc verbinden bzw. die FETs Qr und Q_{f 9} die die Zweige B^ und B,- mit dem Zweig B₂ und dem FET Qr₇ verbinden, der seinerseits den Zweig B₂ mit dem Zweig B* ·verbindet, als N-Kanal-Typen aufgebaut«

In dem gezeigten Ausführungsbeispiel ist der FET Q^₉ der den Eingangs ans chluß N,- mit dem Zweig B^ verbindet entweder als N~Kanal-*Typ oder als P-Kanal-Typ ausgebildet, da die • an den Eingangsanschluß N₁- gelieferte Spannung einen Pegel von V /2 aufweist· In. dem gezeigten Ausführungsbeispiel ist er als N-Kanal-Typ aufgebaut.

In dem Spannungswähler 2 sind die FETs Q₁-? und Tr₇, die in den Zweig B/. geschaltet sind mit ihren Gate-Anschlüssen mit

Ί5 dem Eingangsanschluß C^ verbunden, so daß sie komplementär "ein"- und "aus"-geschaltet werden, wie aus der Figur ersichtlich» Die FETs Qc und Q^., die in den Zweig B₀ geschaltet sind, sind mit ihren Gate-Anschlüssen entsprechend mit den Eingangs ans chlüs sen G₂ und. "CU verbunden, so daß sie in ähnlicher ¥eise komplementär "ein"·» und "aus"-geschaltet werden» In ähnlicher Weise sind die Gate-Anschlüsse der in die entsprechenden Zweige B^ bis Br₇ geschalteten FETs mit den Steuereingangsanschlüssen C₂ bis Cc- verbunden, so daß auch sie komplementär ein- bzw«, ausgeschaltet werden«,

· ■ - · ·■■-.-.

Obwohl in der Figur nicht gezeigt, sind die Substratan«» Schlüsse der entsprechenden P-FETs T^ bis T„ mit dem Erdungs= punkt des· Schaltkreises verbunden und die entsprechenden Anschlüsse der N-FETs Q„ bis Q_n mit dem Anschluß ~V_o

Der Treiberschaltkreis 3 ist dazu vorgesehen₉ die binären Signale a₉ B, b«, "c und c zu liefern, die den Spannungswähler 2 steuern, aufgrund des Empfangs der aus drei Bits bestehenden binären Signale A bis C«. Das binäre Signal A ist

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in dem vorliegenden Ausführungsbeispiel das binäre Sign; I mit dem höchsten Stellenwert unter den binären Signalen mit den drei Bits und das binäre Signal C ist das binära Signal mit dem niedrigsten Stellenwert. Natürlich ist die Erfindung nicht auf diese Festlegung beschränkt.

Wie aus Pig. i zu erkennen, ist der Treiberschaltkreis aus komplementären Invertern IN^ bis IN₁- aufgebaut, von denen jeder aus einem P-E¹ET To und einem N-FET Qg beste it, ΊΟ denen als Versorgungsspannung die Spannuxig -V zugeführt wird. Weiterhin enthält der Treiberschaltkreis Komplementärtypinverter INg und INr₇, die ähnlich den Invertern IN^ bis IN,- aufgebaut sind.

Die in Fig. 1 dargestellte Schaltungsanordnung arbeitet so, daß die Eingangsanschlüsse N_x, bis Ng des Spannungswählers 2 in Abhängigkeit von der Kombination des 3-Bit-Binärsignales A bis C mit dem Ausgangsanschluß Nq verbunden wird. Mit anderen Worten wird die durch die Kombination

der 3-Bit-Binärsignale A bis C bestimmte Spannung dem sgangsanschluß N_Q

Ausgangsanschluß N_n zugeführt.

Sind beispielsweise die 3-Bit-Binärsignale A, B und C, die an den Treiberschaltkreis 3 angelegt werden, jeweils "0", so liefert der Treiberschaltkreis 3 als Antwort hierauf die binären Signale a, "B und es, die entsprechend "1" sind (Bezugsspannung -V_g) und die binären Signale b und c, die entsprechend "0" (Erdpotential) sind. In Abhängigkeit von diesen binären Signalen werden die P-FETs T^, Tg und T„ des Spannungswählers 2 in ihren eingeschalteten Zustand versetzt. Als Ergebnis wird die Spannung V^ des Eingangsanschlusses N^ zu dem gemeinsamen Ausgangspunkt Nq über die FETs T₄, Tg und T₁-, geliefert. Die Spannung am Ausgangsanschluß Nq wird über eine Leitung 26 abge-

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-Ai-

griffen»

Wenn die 5-Bit-Binär~Signale A₅ B und C jeweils "1" sind, so sind in Antwort hierauf die binären Signale a, b" und "c eatsprechend "0" und die binären Signale b und c entsprechend "1". In Abhängigkeit von diesen binären Signalen worden die N-FETs Q₁, Q,- und Qr₇ des Spannungswählers 2 in ihren eingeschalteten Zustand versetzt. Im Ergebnis wird die Spannung Vg des Eingangsanschlusses N_Q an dem gemeinsamen Ausgangsanschluß Nq und der Leitung 26 abgegriffen»

In ähnlicher Weise wird dem Ausgangsanschluß N_Q die Spannung Vo zugeführt, wenn die 3-Bit-Binär-Signale A₅ B und C die Werte "1" , "1". und "O" annehmen«. Entsprechend erscheint die Spannung Vg wenn diese Werte "1", "O" und "1" sind; die Spannung V₅₅ wenn sie ¹M", "O" und "O" sind; die Spannung V₂,, wenn sie ¹¹O" ₉ "1" und "1" sind; die Spannung V₅, wenn sie ¹¹O", "1" und ¹¹O" sind; und die Spannung V2» wenn sie "O", "O" und "1" sind,,

Die N-FETs Q₁ bis Qg und die P-FETs T₁ bis T_ß sind entsprechend auf einem einzigen Halbleitersubstrat aufgebaut wie es aus der Technologie der integrierten Halbleiter-"schaltkreise allgemein bekannt ist®

Die Fig„ 2 zeigt eine Schnittansicht des Teiles eines Halbleitersubstrates, in welchem der N-FET Q, und der P-FET Ϊ£ in Form eines integrierten Halbleiterschalt·= kreises ausgebildet sind. In Fig* 2 bezeichnet das Bezugszeichen 10 das N-Typ-Halbleitersubstrat, dem das Erdpotential des Schaltkreises zugeführt wird und, das Bezugszeichen 11 ein P-Typ-Einsatz-Gebiet„ das in der Oberfläche des N-Typ-Halbleitersubstrates 10 ausgebildet

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ist, und dem die Bezugsspannung -V zugeführt wird. Der P-Typ FET T₂ ^{lsi: aus} einem P-Typ Source-Gebiet 15 und einem Drain-Gebiet 14· aufgebaut, die in der Oberfläche des Halbleitersubstrates 10 ausgebildet sind, wobei eine Gate-Elektrode 20 über einen Gate-Oxidfilm 19 auf einem Teil des Halbleitersubstrates zwischen dem Source-Gebiet 15 und dem Drain-Gebiet 14- vorhanden ist. Der N-Typ FET Q^ ist aus einem P-Typ Source-Gebiet 15.und einem Drain-Gebiet 12 aufgebaut, die in der Oberfläche des P-Typ Einsatzgebietes 11 vorgesehen sind und aus einer Gate-Elektrode 18, die über einen Gate-Oxidfilm 17 auf dem Teil des P-Typ Einsatzgebietes 11 zwischen dem Source-Gebiet 13 und dem Drain-Gebiet 12 vorgesehen ist.

Die in Fig. 2 gezeigten Teile haben die gleichen Punktionen wie in Fig. 1 und sind mit den gleichen Symbolen bezeichnet. Mit dem Bezugszeichen 16 ist ein FeldoxidfiLm bezeichnet, der auf der Oberfläche des Halbleitersubstrates 10 ausgebildet ist und relativ dick ist.

Die den Bezugsspannungsschaltkreis 1 bildenden einzeln η Widerstände R^ bis R_Q sind beispielsweise aus P-Typ po' ykristallinen Siliciumfilmen hergestellt, die auf dem d cken Oxidfilm 16 ausgebildet sind, der das N-Typ Halbleitersub-'strat überlappt." Sie sind jedoch in der Fig. 2 nicht dargestellt. Auch in einem solchen Fall können die Ausg'angsspannungen V^ bis Vg des Bezugsspannungsschaltkreises 1 vergleichsweise sehr genau festgelegt werden, da die Abweichungen der relativen Charakteristiken der Widerstandselemente in einem integrierten Halbleiterschaltkreis allgemein klein sind. Wenn ein polykristalliner Siliciumfilm als Widerstand verwendet wird, so kann sein speziJ'ischer Widerstand ausreichend groß gemacht werden, so daß das von dem Widerstand in dem Halbleitersubstrat beanspruchte Gebiet

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Λ kleiner gemacht werden kann als das Gebiet₉ das beansprucht wird, wenn der Widerstand aus einem Halbleiterwiderstand hergestellt wird, der durch Dotierung eines Halbleitersubstrates mit Verunreinigungen gebildet wird, die gegenüber dem Substrat von entgegengesetztem Leitfähigkeitstyp sind» Da die Widerstände zusätzlich vergleichsweise hohe Widerstandswerte aufweisen können, kann der Energieverlust des Schaltkreises klein gemacht werden.

Bei dem Wandler des oben beschriebenen Ausführungsbeispieles ist die am Ausgangsanschluß N erscheinende Spannung nicht notwendigerweise auf die. Schwellenspannungen der I¹ETs des Spannungswählers 2 beschränkt bzw« auf die Pegel der an die PETs angelegten digitalen Signale.

Durch geeignetes Festlegen der Leitfähigkeitstypen der FETs in dem Spannungswähler 2 können, wie oben ausgeführt, Schaltsteuersignale mit ausreichenden Pegeln zwischen den Gate- und Souree-Ansehlüssen der FETs₄ die eingeschaltet werden sollen₅ angelegt werden, so daß die Durchgangswider= stände der FETs im eingeschalteten Zustand ausreichend erniedrigt werden können»

Folglich können mit dem Wandler des beschriebenen Ausführungsbeispieles digitale Signale mit kleinen Pegelamplituden dazu verwendet werden, eine dem digitalen Signal entsprechende Spannung mit hoher Geschwindigkeit und ausreichendem Pegel zu liefern.

JO Der Wandler des beschriebenen Ausführungsbeispieles benötigt keinerlei Booster-Schaltkreis (Zwischenverstärker) oder ähnliches« Darüber hinaus kann der beschriebene Wandler mit einer einzigen Potentialquelle betrieben v/erden, die

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den Pegel der Bezugsspannung -V gegenüber Erdpotential aufweist.

Weiterhin können die P- und N-PETs in dem Spannungswähl= 2, die von dem Bezugsspannungsschaltkreis 1 jeweils verschiedene Spannungen erhalten, beispielsweise die IETs und Q₇ durch ein gemeinsames binäres Signal a aus dem

Treiberschaltkreis 3 gesteuert werden.

Aus diesem Grunde können die von dem Treiberschaltkreis 5 zu liefernden Sorten binärer Signale und die Anzahl von diesen entsprechenden Ausgangssteuersignalen reduziert werden.

Der Wandler, bei dem die vorliegende Erfindung angewandt werden kann, ist nicht auf das oben beschriebene Ausführungsbeispiel beschränkt j es können vielmehr verschiedene Modifikationen vorgenommen werden. Beispielsweise können die digitalen Eingangssignale ohne weiteres eine noch größe re Bitzahl aufweisen und auch die Intervalle der Spannungen mit mehreren Werten, die von dem Bezugsspannungsschaltkreis geliefert werden, können frei variiert werden.

Die B'3zugsspannungsquelle und der Treiberschaltkreis sind ebenfalls nicht auf das beschriebene Ausführungsbeispiel beschränkt und können unterschiedlich variiert werden.

Fig. 3 zeigt ein Blockschaltbild eines Digital/Analog-Wandlers.

. In dieser Figur bezeichnet das Bezugszeichen 23 ein Register, welches binäre Signale mit 3 Bits (A, B und C) speichert, welche über mehrere Leitungen 25 zugeführt

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wurden» Das Register überträgt diese Bits über mehrere Leitungen 24 zu einem Umsetzer bzw. Wandler 21»

Ό ^

Der Umsetzer 21 ist in gleicher Weise aufgebaut wie der in Fig. 1 gezeigte Umsetzer. Dies bedeutet, daß der Umsetzer 21 einen Bezugsspannungsschaltkreis, einen Spannungswähler und einen Treiberschaltkreis besitzt, \tfobei er über eine Leitung 26 einem Pufferverstärker 22 eine Spannung zuführt, die aufgrund der 3-Bit-Binär-Signale A, B und C₉ die von dem Register 23 übertragen wurden, bestimmt ist«,

Der Pufferverstärker 22 ist mit einer hohen Eingangsimpedanzcharakteristik ausgestattet, um zu verhindern, daß ein Strom zu dem gemeinsamen Ausgangsanschluß Nq des Umsetzers 21 fließt. Folglich wird eine Spannung mit einem

genauen analogen Wert, der den digitalen Eingangssignalen, ι— entspricht, von dem Umsetzer 21 zu dem Pufferverstärker

22 geliefert.

Obwohl bei dem in Fig. 3 gezeigten Digital/Analog-Wandler der Treiberschaltkreis in dem Umsetzer 21 enthalten ist, so ist es beispielsweise auch möglich, den Spannungswähler·« schaltkreis direkt mit den Ausgängen aus dem Register 23 zu treiben_o In diesem Falle muß der Treiberschaltkreis nicht in dem Umsetzer 21-vorhanden sein«,

Figo 4 zeigt ein Blockschaltbild eines Ausführungsbei= spiels eines Analog/Digital-Wandlers. Dieser Analog/ Digital-Wandler wandelt eine analoge Eingangsspannung V_x in binäre Signale mit 3 Bits A₉ B und C, In dieser

Mg. bezeichnet das Bezugszeichen 21 einen Digital/Analog-Wandler, der ähnlich dem in Fig. 1 gezeigten Umsetzer aufgebaut ist. Auf der Basis der 3-Bit-Binär-Signale A₉ B und

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C, die über entsprechende' Leitungen 3^₅ 35 und 36 von einem weiter unten zu beschreibenden Steuerschaltkreis 28 zugeführt werden, liefert der Digital/Analog-Wandler 21 auf einer Leitung 26 eine analoge Spannung, die den 3-Bit-Binär-Signalen A, B und O entspricht.

Ein Komparator 29 besitzt einen Eingangsanschluß, der die von dem Digital-Analog-Wandler 21 gelieferte Spannut g empfängt und einen weiteren Eingangsanschluß, der die analoge Eingangsspannung V , die in ein digitales Signal umgesetzt werden soll, über eine Leitung 33 empfängt. Dar Komparator 29 vergleicht die Spannung aus dem Digital/ Analog-Wandler 21 mit der Eingangsspannung V und sendet in Abhängigkeit von diesem Vergleich ein binäres Signal C_D über eine Leitung 30 zn einem Steuerschaltkreis 28. Der Steuersehaltkreis 28 ist in Pig. 5 gezeigt.

In Fig. 5 bezeichnen die Bezugszeichen 100, 108, 109 uni 110 Verriegelungsschaltkreise und das Bezugszeichen 101 einen Zähler. Über eine Leitung 31 wird ein Startsignal £'. jeweils zu einem Rücksetzanschluß (im folgenden "R-Anschluß" genannt) der Schaltkreise 100, 108, 109, 110 und 101 geleitet.

Bas Bezugszeichen 102 bezeichnet ein- UND-Gatter. Dieses UND-Gatter 102 empfängt ein Ausgangssignal (^ des Verriegelungsschaltkreises 100 an seinem einen Eingangsanschluß während es an seinem anderen Anschluß einen Taktimpuls G über eine Leitung 32 empfängt, wodurch es einen Taktimpuls e■?— zeugt, der dem Zähler 101 zugeführt wird.

Der Zähler 101 zählt die von dem UND-Gatter 102 gelieferten Taktimpulse und liefert hierdurch zu seinen Ausgangsleitungen 115 bis

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118 binäre Signale mit den Gewichten "1", "2% "3" und "4"„ Jedes der binären Signale auf den Leitungen 115» 116 und 11? wird einem Eingangsanschluß eines entsprechenden UND-Gatters 104, 105 bzw» 106 zugeführt und einem Eingangsanschluß eines entsprechenden ODER-Gatters 111, 112 und 113, wobei die Schaltkreisverbindungen wie in Pig« 5 gezeigt aufgebaut sind«,

Das von dem in Pig«, 4 gezeigten Komparator 29 gelieferte binäre Signal CL wird über eine Leitung 30 einem Eingangs=» anschluß eines UND-Gatters 103 zugeführt«, Dem anderen Eingangsanschluß des UND-Gatters 103 wird der Taktimpuls C_n über einen Inverter 107 eingeprägt. Der Ausgang des UND-Gatters 103 wird geitfeils dem anderen Eingangsanschluß ge=- ^: 15 des der UND-Gatter 104, 105 und 106 zugeführt.

' — Me Ausgänge der entsprechenden UND-Gatter 10'+, I05 und

106 werden den "Sets"-Anschlüssen (im folgenden "S= Anschlüsse" genannt) der Verriegelungsschaltkreise 108₉ 109 und 110 zugeführt_β Die Ausgänge Q jeder dieser ¥erriegelungsschaltkreise 108, 109 und 110 werden dem anderen Eingangsanschluß des jeweils zugeordneten ODER-Gatters

111, 112 und 113 zugeführt.

' Die- von den ODEE-Gattern 111, 312 und 113 auf die Lei- ■

tungen 34 _s 35 bsw«, 36 gelieferten Signale werden als binäre Signale A₉ B und C verwendet,, die dem Digital/Analog« Wandler 21 in Pig«, 4 zugeführt werden«,

Wenn der vierte Taktimpuls am Eingangsanschluß erseheint₉ so liefert der Zähler 101 ein Signal an den Eetz-Anschluß S des Verriegelungsschaltkreises 100 über die Leitung 118ο Im folgenden wird die Arbeitsweise des Analog /Digital-Wandlers der Pig«, 4 und 5 beschriebene

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• 30·

Zuerst wird das Startsignal S, das beispielsweise das binäre Signal "1" ist, von einem nicht dargestellten Analog/ Digital-Wandler-Betriebs-Schaltkreis auf die Leitung 31 gegeben. Hierauf werden die Verriegelungsschaltkreise 100, 108, 109 und 110 sowie der Zähler 101 zurückgesetzt.

V/enn der erste Taktimpuls (binäres Signal "1") nach dem Rücksetzen der Schaltkreise 100 usw. auf der Leitung 32 erscheint, so wird dieser Taktimpuls dem Zähler 101 über das UND-Gatter 102 zugeführt.

Im Ergebnis wird das binäre Signal "1" von dem Zähler auf die Leitung 115 gegeben. Zu diesem Zeitpunkt wird den Leitungen 116 und 117 jeweils das binäre Signal "0" zügeführt. Die von dem Zähler 101 gelieferten binären Signale auf den Leitungen 115» 116 und 117 werden entsprechend zu den Leitungen 34-, 35 und 36 über die ODER-Gatter 111, und 113 übertragen. Entsprechend führt die Leitung JA das binäre Signal"1"und die Leitungen 35 und 36 die binären Signale "0.". Dies bedeutet, daß die 3-Bit-Binär-Signale A, B und O entsprechende Pegel "1" , "O" und "O" führen.

Der Digital/Analog-Wandler 21 empfängt die 3-Bit-Binär-Signale "1", "O" und "O" und folglich sind alle· seine NtFETs Q^, Q₆ und Q„ (-vgl. Fig.. 1) im eingeschalteten Zustand, so daß sie der Leitung 25 die Spannung V₁- mit dera Pegel ~V_/2 zuführen.

Die Spannung Vn aus dem Digital/Analog-Wandler 21 wird mit der Eingangs spannung V in dem Komparator 29 verglichen.

Ist die EingangsSpannung V_x größer als die Spannung Vc₁

^ßAD ORiQ,_NAL

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so liefert der Komparator 29 das binäre Signal Cj, mit dem Pegel "Ο",. Umgekehrt, wenn die Eingangs spannung V kleiner ist als die Spannung VV * so liefert der Komparator 29 das binäre Signal C^ mit dem Pegel ^n/l"_o

Ist das binäre Signal C^ auf dem Pegel "1"₈ da die Eingangsspannung V kleiner ist als die Spannung V_r, die aus dem Digital/Analog-Wandler 21 stammt₉ so xtfird das UND-Gatter 103 durch dieses Signal in Bereitschaft gesetzte Die UND-Gatter 104, 105 und 106 werden in Bereitschaft gesetzt, \tfenn das Signal mit dem Pegel "1" von dem UND-Gatter 103 durch den "0"-Pegel des Taktimpulses C_n erscheint _β

!Folglich wird der Verriegelungsschaltkreis 108 durch das von dem Zähler 101 über die Leitung 115 gelieferte Signal mit dem Pegel "1" verriegelte Das Setzen des Verriegelungsschaltkreises 108 bestimmt den Pegel "¹I" des binären Signales A₅ das auf die Leitung 3^ gegeben wirdo

Andererseits, wenn das binär© Signal CL· auf dem Pegel "Ο" ist«, da die Eingangs spannung V größer ist als die Spannung

-ft

Vc₉ so wird das UND-Gatter 103 durch dieses Signal C^ außer Bereitschaft (deaktiviert) gehalten» Da dieses Signal mit dem Pegel "1" nicht von dem UND-Gatter 103 stammt, so bleiben die UND-Gatter 104 bis "106 deaktiviert ο Folglich ist ' keiner der Verriegelungsschaltkreise 108 bis 110 in ge= setztem Zustande

Wenn der Leitung 32 der zweite !Taktimpuls C zugeführt

XJL

wird3 so wird ein Datum in dem Zähler 101 hierdurch auf« datiert«, Im Ergebnis wird der Leitung 116 ein Signal mit dem Pegel ^M1" zugeführt während den Leitungen 115 und 11? Signale mit dem Pegel "0" zugeführt werden_o 1st der Ver-

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riegelungsschaltkreis 106 zuvor in den gesetzten Zustand gebracht worden, so werden die Signale A, B und G, die zu den Leitungen 34, 35 bzw. 36 geliefert werden, zu "1", "1" und "O" in Abhängigkeit von den Signalen, die von dem Verriegelungsschaltkreis 108 und den Leitungen 116 und 117 geliefert werden. War dagegen der Verriegelungsschaltkreis 108 zuvor nicht in den gesetzten Zustand gebracht worden, so weisen die Signale A, B und C die Pegel "0", "1" und "0" auf. ·

Wenn die Signale A, B und C die Pegel "1" , "1" und "0" aufweisen, so spricht der Digital/Analog-Wandler 21 hierauf so an, daß er die an dem Eingangsanschluß N_Q in Fi^. 1 vorhandene Spannung Vg liefert, d. h. eine Spannung mit -(7/8) " V Volt. Diese Spannung Vg wird mit der Eingangsspannung V in dem Komparator 29 verglichen.

V/enn das binäre Signal C^ mit dem Pegel "0" von de ία Komparator ausgegeben wird, da die Eingangsspannung V größer ist als die Spannung Vg, so wird das UND-Gatter 103 deaktiviert gehalten, ähnlich wie oben beschrieben. Folglich wird den Verriegelungsschaltkreisen 108 bis 110 kein Setz-Signal zugeführt.

25. Ist dagegen das ·νοη dem Komparator. 29 stammende binäre · Signal C^ auf dem Pegel "1", da die Eingangsspannung V kleiner ist als die Spannung Vg, so wird das UND-Gatter

103 aktiviert. Wenn dann der zweite Taktimpuls G_n auf den Pegel "0" zurückkehrt, so wird von dem UND-Gatter 103 ein Signal mit dem Pegel "1" geliefert, welches die UND-Gatter

104 bis 106 aktiviert· Der zweite Verriegelungsschaltkrais 109 wird durch das von dem UND-Gatter 105 zugeführte Signal mit dem Pegel "1" in den gesetzten Zustand gebracht. Des

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Ausgangssignal des Verriegelungsschaltkreises 109 mit dem Pegel "1" bestimmt den Pegel "1" des Signales B₉ das auf die Leitung 35 gegeben wird.

Wenn die Signale A, B und G auf den Pegeln'O", "1" und "0" sind, aufgrund des Anlegens des zweiten Taktimpulses G - wie oben beschrieben - , so liefert der Digital/ Analog-Wandler.21 die Spannung V^, d» h. eine Spannung mit -(2/8) · V- Volt« Auch in diesem Falle werden, ahnlieh wie oben, die Eingangsspannung V und die Spannung V^ in dem Komparator 29 verglichen und es wird bestimmt, ob dem Verriegelungsschaltkreis 108 ein Setz-Signal zugeführt wird oder nicht«, Mit anderen Worten wird der Pegel des Signales B bestimmt.

In gleicher Weise wird der Pegel des binären Signales C des niederrangigsten Bits auf der Basis des dritten Taktsignales G bestimmt.

Wenn der viert© Taktimpuls (Pegal "1") dem Steuerschaltkreis 28 zugeführt wird, nachdem die 3^raBit~Binär-Signale A₉ B und G wie oben erläutert bestimmt wurden, so wird ein Signal mit dem Pegel "1" von dem Zähler 101 zu dem Setz-» Anschluß S des Verriegelungsschaltkreises 100 über die Leitung 118-geliefert»-Aufgrund dieses Signales xtfird der Verriegelungssehaltkreis 100 gesetzt. Danach aktiviert der gesetzte Zustand des Verriegelungssehaltkreises 100 das OTTD-Gatter 102,, Im Ergebnis wird verhindert, daß ein Taktimpuls zu dem Zähler 101 geliefert wird«,

Wenn der Digital/Analog-Wandler nach dem Ausführungsbeispiel der Erfindung in oben beschriebener Weise in d@a Analog/Digital-Wandler eingebaut ist_s so kann auf einen Booster^Schaltkreis verzichtet werden^ wie oben festge·=

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stellt wurde, so daß der Analog/Digital-Wandler miniaturisiert werden kann und zwar in einem dem Booster-Schaltkreis entsprechendem Ausmaße.

Da die Amplituden der binären Signale, mit anderen Worten die Pegel "1" und "O" entsprechend eingestellt werden können, beispielsweise auf die Pegel der Bezugsspannung -V_ und des Massepotentials, so ist es möglich, daß der Steuersehaltkreis, der Digitai/Änalog-Wandler-Schaltkreis, der Komparator usw. mit einer Versorgungsspannung betrieben werden, die der Bezugsspannung -V₅ entspricht. Dies bedeutet, daß die entsprechenden Schaltkreise unter Verwendung einer einzigen Energiequelle betrieben werden können und daß weitere Energieversorgungen wie z. B. ein Booster-Schaltkreis oder eine weitere Energiespannungsquelle fortgelassen werden können.

Da die Amplitudenpegel der binären Signale - wie oben beschrieben - klein gemacht werden können, kann darüber hinaus die Inderungsgeschwindigkeit von einem Pegel zu dem anderen Pegel der Signale groß gemacht werden. Folglich kann der Analog/Digital-Wandler mit hohen Geschwindigkeiten betrieben werden.

Fig. 6 zeigt ein'Blockschaltbild eines elektronischen-Schallgenerators, bei dem ein Digital/Analog-Wandler der vorliegenden Erfindung angewandt wird.

In dieser Fig. bezeichnet das Bezugszeichen 50 einen Oszillatorschaltkreis, der ein Niederfrequenzsignal im Bereich der Hörfrequenz erzeugt. Das Ausgangssignal des Oszillators 50 wird einem Mischschaltkreis 60 über eine Leitung 56' zugeführt.

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Das Bezugszeichen 56 bezeichnet einen Zähler, der in diesem Ausführungsbeispiel drei Arten von Signalen auf eine Leitung 54 ausgibt. Damit die Fig» 6 übersichtlicher gehalten werden kann, ist dort nur eine einzige Leitung 5^ dargestellt anstelle von Leitungen, die die drei Sorten von Signalen übertragen können«

Diese drei Sorten von Signalen sind wie folgt organisiert; Ein erstes Signal mit beispielsweise einer Bezugsfrequenz; ein zweites Signal, das durch Teilen der Frequenz des ersten Signales -durch zwei erhalten wird; und ein drittes Signal, das durch Teilen der Frequenz des ersten Signales durch vier erhalten wird.

Beispielsweise entspricht, das erste Signal dem binären

Signal G des niederrangigsten Bits in den vorhergehenden , .... Ausführungsbeispielen, das dritte Signal dem binären Signal

A mit dem höchstrangigsten Bit und das zxfeite Signal dem binären Signal B des mittleren Bits·

20

Die auf die Leitung 5^ gelieferten drei Sorten von Signalen itferden Digital/Analog-Wandlera 21 und 21' zugeführt, die jeweils den gleichen Aufbau haben wie der in Fig. 1 dargestellte Digital/Analog-Wandler«, Diese Signale werden di-

i'5 rekt bzw« über ©inen Inverter 59 zugeführt,.

Ein Ausgangssignal des Digital/Analog-Wandlers 21 ist ein Einhüllenden-Signal, das über eine Leitung 55 dem Mischer 60 zugeführt wird.

In ähnlicher Weise ist das Ausgangssignal aus dem Digital/ Analog-Wandler 21⁵ ein Einhüllenden-Signal, das über ein© Leitung 55° dem Mischer 60 zugeführt wird.

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• 36·

Der Mischerschaltkreis 60 empfängt ein Signal von dem Oszillator 50 und die Einhüllenden-Signale aus den Digital/ Analog-Wandlern 21 und 21' und erzeugt ein Signal Vq, welches diese Signale gemischt enthält. Das Ausgangssignal V_Q wird einem Tiefpaßfilter 52 (im folgenden "TP" genannt) über eine Leitung 51 zugeführt.

Der TP 52 ist dazu vorgesehen, die höher-harmonischen Komponenten des von dem Mischer 60 übermittelten Signales zu entfernen. Ein Ausgangssignal aus dem TP 52 wird über eine Leitung 58 einem Lautsprecher 53 zugeführt. Der Lautsprecher 53 wandelt das von dem TP 52 übermittelte Signal in Schallsignale um.

Wie aus Pig. 6 zu erkennen, ist der Mischer 60 aus P-PETs T₀ und T^_n, aus N-PETs Q_Q und GL_n und aus Widerständen Rq bis R,,ο aufgebaut.

Der Mischer 60, dessen P-PET T^_n und N-PET Q^₀ mit ihren Drain-Anschlüssen verbunden sind und deren Gate-Anschlüsse ebenso gemeinsam verschaltet sind, bildet einen Komplementärtypverstärkerschaltkreis.

Der Widerstand R^λ ist zwischen die gemeinsamen Drain-An-Schlüsse und· die gemeinsamen Gate-Anschlüsse- des P-PET ' ¹^₀ und des N-PET Q^_Q- verschaltet, während der V/iderstand R,^ zwischen den.gemeinsamen Gate-Anschlüssen und dem Ausga igsanschluß des Oszillators 50 liegt. Die Widerstände R^ und R^o bilden einen Rückkopplungsschaltkreis für den Verstirkerschaltkreis.

Der P-FET T_q und der Widerstand Rq, die parallel zueinander zwischen' dem Source-Anschluß des P-PET T^₀ und dem Erdungspunkt des Schaltkreises angeordnet sind, stellen einen £■ ehalt-

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kreis mit variablem Widerstand R dar» Im einzelnen wird der Widerstand zwischen den Anschlüssen R * und R 2 &^es Schaltkreises mit variablem Widerstand R so variiert, daß der Source-Drain-Widerstand des P-FETs Tg durch eine ana- ■ löge Spannung variiert wird, die an den Gate-Anschluß (Tq) angelegt wird.

In ähnlicher Weise liegen der !-FET Qq und der Widerstand R^q parallel zueinander zvd_schen dem Source~Anschluß des ■10 N-S¹ETs QxjQ und einem Vers orgungs spannungs ans chluß Vq, wobei sie einen Schaltkreis mit variablem Widerstand R ' bilden,.

Wie oben erläutert, wird das Ausgangssignal des Zählers dem Digital/Analog-Wandler 21 direkt und dem Digital/ „ Analog-Wandler 21' über den Inverter 59 zugeführt. Entsprechend sind das von dem Digital/Analog-Wandler 21 auf die Leitung 55 gegebene Signal und das von dem Digital/ Analog-Wandler 21' auf die Leitung 55' gegebene Signal korn= plementär zueinander bzw«, werden sie komplementär zueinander geändert, in Abhängigkeit von der Änderung des Ausgangssignales aus dem Zähler 56^

In Abhängigkeit von den Änderungen der zugeführten Signale werden die Source~Drain~Widerstände des P-IETs T_Q in dem Schaltkreis mit variablem Widerstand R und der Source-Drain-Widarstand des N-FETs Qq in dein Schaltkreis mit variablem Widerstand R ^? in gleicher Richtung geändert· Dies bedeutet, daß die Anschlußwiderstände der Schalt-JO kreise mit variablen Widerständen R„ und R ' in identi» scher Richtung geändert werden₉ in Abhängigkeit von der Änderung des Ausgangssignales des Zählers 56.

Entsprechend wird der Pegel der von dem Mischschaltkreis

gelieferten Spannung Vq durch das Ausgangssignal des Zählers 56 gesteuert. Dies wird aus der nachfolgenden Erläuterung noch deutlicher. Um das Verständnis der nachfolgenden Erläuterung zu erleichtern, sei im folgenden unterstellt, daß der N-FET Q₁₀ von der Ausgangsspannung des Oszillators 50 im wesentlichen in seinem ausgeschalteten, d. h. gesperrten Zustand gehalten wird.

Fig. 7B zeigt ein Ersatzschaltbild für den P-FET T₁₀, d:.e Widerstände R₁₂ und R₁₁ und den Schaltkreis mit variabler Widerstand R · In dieser Figur bezeichnet das Bezugszeiohen R¹ den Anschlußwiderstand des Schaltkreises mit variablom Widerstand R , das Bezugszeichen i den durch die Widerstände R₁₂* Iti/i usw. fließenden Strom und g die "Steilheit" des P-FETs T₁₀. V_in bezeichnet die von dem Oszillator 50 zugeführte Spannung. Weiterhin bezeichnet Vq₇. eine Spannung, die an dem Verbindungspunkt zwischen den Widerständen R₁₂ und R₁₁ erscheint und Vq₂ bezeichnet eine Spannung, die an dem Anschluß des Schaltkreises mit variablern Widerstand R^ erscheint.

Die folgenden Gleichungen sind aus dem Ersatzschaltbild der Fig. 7B abgeleiteti

i = (V-J_n.- ^Vni)/^Ri? ^B (^vni - V

^{= V}O2'^RI ~ C^V01 "" ^V02^ ^sm C"¹),

^Vin - Vi - TS^ ^V02' ^V01 - ^V0 - Ψ^{1 V}02 ^ -

Die Gleichungen (3) und (5) sind aus den obigen Gleichungen (1) und (2) abgeleitet:

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^Vin H ¹ + ϊΗτ^ΤΓ^Γ Ν <»

^V0 - { ¹ - E' (-I + £'-_gm ] ^V01

1 - β· ο +Ri.

^ln ^»12^'Sm

H¹ (1+ R'-g_m)

Wenn die Steilheit g des P~PETs T^₀ vergleichsv/eise groß ist_f so kann die Gleichung (5) su der nachstehenden Gleichung (6) vereinfacht werden?

in R^₀ + R'
>0 ^id

Wie sich aus den Gleichungen (5) und (6) ergibt, ändert sich das Verhältnis VqA-L₁₁ ^mi* ^dem ^^eT^ ^{Rl des} Anschluß widerstandes des Schaltlsreises mit variablem Widerstand HL*, Die Fig_a 7A zeigt ein Beispiel des Verhältnisses über dem Anr.chlußwiderstand (R⁸),,

In ähnlicher Weise kann das Verhältnis Vq/V· für den Zeitpunkt abgeleitet werden, bei dem der W-B¹ED Q^₀ im wesentlichen in eingeschaltetem Zustand und der P-FET T^₀ im wesentlichen in ausgeschaltetem Zustand gehalten wird₉ •und zwar durch die Spannung V_in des Ossiilators 50„

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30- ³¹⁰⁴²¹°

Wie oben erläutert, können die Anschlußwiderstände der Schaltkreise mit variablen Widerständen R und R ' durc'i Kombinationen der drei von dem Zähler 56 gelieferten Sorten von Signalen verändert werden. Folglich kann das Signal Vq, dessen Frequenz mit der Schwingungsfrequenz des Oszillators 50 koinzident ist und dessen Pegel mit dem digitalen Ausgangssignal des Zählers 56 übereinstimnt, von dem Mischer 60 geliefert werden.

Wenn beispielsweise die drei von dem Zähler 56 gelieferten Sorten von Signalen A, B und C sequentiell geändert werden, wie in Fig. 8 dargestellt, so spricht der Digital/Analo£;-Wandler 21 hierauf an und liefert Spannungen mit einer Signalform, die durch die gestrichelte Linie in Fig. 9 dargestellt ist.

Andererseits liefert der Digital/Analog-Wandler 21' Spannungen mit einer Signalform, die durch die durchgezogene Linie in Fig. 9 dargestellt ist. In den Fig. 8 und 9 bezeichnen die Symbole t_Q bis tg entsprechende Zeitpunkte.

Die Fig. 1OA bis 1OD zeigen die entsprechenden Signalverläufe des Ausgangs des Oszillators 50»des Ausgangs des Digitjal/Analog-Wandlers 21'■, des Ausgangs des Digital/ Analog-Wandlers 21 und des Ausgangs des Mischers 60 für den Fall, wo die von dem Zähler 56 gelieferten Signale die in Fig. 8 gezeigte Form aufweisen.

Es sei hinzugefügt, daß die von den Digital/Analog-Wandlern 21 und 21' gelieferten Signale in erster Näherung rechteckförmig über der Zeit t verändert werden, wie in den Fig. 1OB und 100 gezeigt, während die Einhüllende des Signales am Ausgang des Mischers 60 - das in Fig. 1OD

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gezeigt ist, über der Zeit t nicht rechteckförmig verändert ist„ Dies ist dadurch begründet, daß die Werte der Anschlußwiderstände der Schaltkreise mit variablen Widerständen R und R ' nicht proportional den Änderungen der von den Digital/Analog-Wandlern 21 und 21' gelieferten Spannungen sind und daß der Wert des Verhältnisses Vfj/^in nicht proportional der Änderung des Wertes des Widerstandes R⁸ (vgl. Fig. 7A) ist.

Der elektronische Klanggenerator des oben erwähnten Ausführungsbeispieles kann miniaturisiert werden? da keinerlei Booster-Schaltkreis für die hier verwendeten Digital/ Analog-Wandler benötigt

Während bei dem elektronischen Schallgenerator des gezeigten Ausführungsbeispieles der Ausgang von dem einzigen Oszillator zu dem Mischer 60 übertragen wird, kann aueh ein weiterer Oszillator vorgesehen sein, so daß ein Ausgang dieses Oszillators mit dem Gate-Anschluß des "P-FETs

.20 TyjQ innerhalb des Mischers 60 über einen Widerstand verbun· den ist«, Folglich können die Ausgänge des weiteren Oszilla tors und des Oszillators 50 kombiniert werden· Im Ergebnis körniea Klänge mit verschiedenen Tönen von dem Mischer 60 erzeugt werden„ Selbstverständlich können auch mehrere solcher weit'erer Oszillatoren vorgesehen sein, '

In dem gezeigten Ausführungsbeispiel werden zwei Analog/ Bigital-Wandler dazu verwendet, die Einhüllende des Audio-Signales, das von dem Mischer 60 geliefert werden soll, zu variieren» Dadurch, daß beide Analog/Digital-Wandler zu ©in©m Aufbau zusammengefaßt werden, kann der elektronische Schallgenerator in seinem Aufbau vereinfacht wer·

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3104^10

Um die Miniaturisierung des elektronischen Klanggeaerators noch weiter voranzutreiben, ist es auch möglich, die Einhüllende des Audio-Signales mit einem einzigen Digital/ Analog-Wandler zu variieren. In diesem Falle kann ein neues Einhüllenden-Signal beispielsweise dadurch erhalten werden, daß ein invertierender Verstärker ein von einem einzigen Digital/Analog-Wandler geliefertes Sinhüllendei.-Signal invertiert·

In dem oben beschriebenen Ausführungsbeispiel wird das Signal· des Zählers 56 dem Digital/Analog-Wandler 21· über den Inverter 59 zugeführt. Dieser Inverter 59 kann jedoch auch fortgelassen werden, wenn der Zähler 56 so aufgebaut ist, daß er auch gegenüber seinen entsprechenden Ausgangssignalen invertierte Signale liefern kann.

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Claims (3)

1. " 'PA'fh NTANWÄLI E*

   -.JPF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK

   MARIAHILFPLATZ 2 a 3, MÜNCHEN 9O POSTADRESSE: POSTFACH 95 OI 60, D-8OOO MÖNCHEN SS

   HITACHI, LTD. und 6. Februar 19 81

   HITACHI MICROCOMPUTER ENGINEERING LTD.

   DEA-25 402

   Umsetzer

   Patentansprüche -

   Umsetzer gekennzeichnet durch einen Spannungswähler (2)_? der eine Vielzahl von Ein« gangsanschlüssen (3SL-Ng) aufweist, denen Spannungen mit jeweils·unterschiedlichen.Pegeln zufüiirbar sind₉ einen einzigen gemeinsamen Ausgangsanschluß (Nq) sowie eine Vielzahl von Isolierschicht-Feldeffekttransistoren (Τ,ρΤπΐ Qy]-Qn)₉ deren Source-Drain-Strecken zwischen der Vielzahl von Eingangsanschlussen und dem gemeinsamen Ausgangsanschluß verschaltet sindj, und

   durch einen Treiberschaltkreis (5)? der binäre Signal© mit einer Vielzahl von Bits (a₅ a₉ b, b, c, c") liefert,

   die die "Ein"- und "Aus"-Zustände der Vielzahl von Isolierschicht-Feldeffekttransistoren steuern, wobei die Vielzahl von Isolierschicht—Feldeffek,t-r transistoren von einem Leitfähigkeitstyp sind, der so festgelegt ist, daß sie in den "Ein"-Zustand durca einen Pegel eines binären Signales gebracht werden, der eine größere Pegeldifferenz bezogen auf die von jedem Transistor zu schaltende Spannung aufbringt.
2. 2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet , daß die Gate-Anschlüsse von mindestens einem P-Kanal-Isoliersohicht-Feldeffe cttransistor und einem N-Kanal-Isolierschicht-Feldeffe.cbtransistor des Spannungswählers (2) miteinander zum Empfang eines identischen binären Signales verbunder sind.
3. 3. Umsetzer nach Anspruch 1, dadurch gekennzeichnet , daß die Vielzahl von Isolierschicht-Feldeffekttransistoren des Spannungswählers (2) auf einem einzigen Halbleitersubstrat (10) ausgebildet sind.

   4-. Umsetzer gekennzeichnet durch einen Spannungswähler (2) .mit einer Vielzahl von Eii gangsanschlüssen (Nx|-Ng), denen jeweils unterschiedliche Spannungspegel zuführbar sind, mit einem einzigen gemeinsamen Ausgangsanschluß (Nq) und mit einer Vielzahl von Isolierschicht-Feldeffekttransistoren (T^-I_n ,

   ¹ / Q^₁-Qn) ί deren Source-Drain-Wege zwischen der Vielzahl von Eingangsanschlüssen (N^-Ng) und dem gemeinsamen Ausgangsanschluß (Nq) verschaltet sind, durch einen Komparator (29), dessen einem Eingangsan-

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   schluß (33) ein umzusetzendes Eingangssignal (V ) zuführbar ist und dessen anderem Eingangsanschluß (26) eine Spannung aus dem Spannungswähler (2) zuführbar ist, und durch einen Steuerschaltkreis (28), der durch ein Aus= gangssignal (C-p) des !Comparators (29) steuerbar ist und der binäre Signale mit einer Vielzahl von Bits liefert, die die "Ein"- und "Aus"-Zustände der Vielzahl von Isolierschicht-Feldeffekttransistoren steuern, wobei die Vielzahl von Isoliersehicht-Feldeffekttransistoren von solchem Leitfahigkeitstyp (P bzw· N) sind,, der so festgelegt ist, daß die Isolierschicht-Feldeffekttransistoren von einem Pegel eines binären Signales in den "Ein"-Zustand gebracht werden, wobei der Pegel dieses binären Signales bezogen auf die von jedem Transistor zu schaltende Spannung eine größere Pegeldifferenz aufweist«,

   Ö 0 $ Π y' iffi