DE3025932A1 - Schaltung zum umsetzen eines digitalmusters in eine analogspannung - Google Patents

Description

BLAUPTOKT-WERKE GMBH H.Nr. 1667

9.6.1980

Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung·

Die Erfindung betrifft eine Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung.

Solche Schaltungen finden z. B. Anwendung in Rundfunkgeräten, insbesondere in Autoradiostrait Sendersuchlauf, und zwar hier zur Erzeugung "bzw. Speicherung der Spannung zum Abstimmen der Variocaps bei Suchlauf und Speicheraufruf bzw. bei Speicherung.

Bei solchen Anwendungsfällen kommt es darauf an, daß die analoge Ausgangsspannung des Digital-Analog-Umsetzers (D/A-Umsetzer) bei hoher Wiederkehrgenauigkeit exakt monoton, d. h. nur ansteigend oder abfallend ist. Mit zunehmender Anzahl der erforderlichen Stufenschritte eines Gesamtintervalls des D/A-Umsetzers wächst aber dadurch die Anforderung an die Genauigkeit des D/A-Umsetzers, insbesondere an die Toleranzgenauigkeit "der Widerstände des D/A-Netzwerkes. Je größer" die Stufenzahl ist, desto kleiner ist der zulässige Toleranzbereich der einzelnen Widerstände. Die Kosten des D/A-Umsetzers steigen somit mit zunehmender Stufenzahl überproportional an.

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Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung mit hoher Stufenzahl innerhalb des GesamtSpannungshubs der Analogspannung zu schaffen, bei welcher trotz Erfüllung der .Forderung nach exakter Monotonie der analogen Ausgangsspannung die Anforderung an die Genauigkeit des D/A-Netzwerkes nicht höher ist als bei D/A-"iandlern mit geringer Stufenzahl.

Diese Aufgabe ist bei einer Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung erfindungsgeinäß durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 gelöst.

Bei der erfindungsgemäßen Schaltung ist praktisch der D/A-Umsetzer mit hoher Stufenzahl bzw. hoher Bit-Zahl in mehrere kleinere D/A-Wandler mit geringer Stufenbzw. Bit-Zahl aufgespaltet, wobei die Gesamt-Bit-Zahl des D/A-Umsetzers der Summe der Bit-Zahlen der Einzelwandler entspricht. Die Anforderungen an die Genauigkeit der Widerstände der D/A-Netzwerke der einzelnen D/A-Wandler ist entsprechend ihrer geringen Stufenzahl sehr gering. Die durch die größeren Toleranzschwankungen der Widerstände bewirkten stärkeren Schwankungen in der Stufenhöhe der einzelnen Y/andler werden durch entsprechende Anpassung des Gesamtintervalls des nachfolgenden D/A-Y/andlers ausgeglichen. Obwohl die Gesamt-Bit-Zahl der erfindungsgemäßen Schaltungsanordnung sehr hoch ist, sind dennoch die Anforderungen an die einzelnen D/A-Wandler nicht größer als es ihrer Bit- bzw. Stufenzahl entspricht. Durch diese geringeren Anforderungen an die D/A-Wandler können bei der erfindungsgemäßen D/A-Umsetzschaltung billigere D/AWandler verwendet werden, was trotz der zusätzlichen Kompensationsvorrichtung doch insgesamt zu einer beträchtlichen Senkung der Herstellungskosten der erfindungsge-

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mäßen D/A-Umsetzschaltung führt.

Durch die in den Unterar.sprüchen aufgeführten Maßnahmen sind vorteilhafte ϊ/eiterbildungen und Verbesserungen der im Anspruch 1 angegebenen Schaltung zum Umsetzen eines Digitalmusters" in eine Analogspannung möglich.

Die Erfindung ist anhand von in den Zeichnungen dargestellten Ausführungsbeispielen im folgenden näher beschrieben. Ss zeigen:

und 2 : jeweils einen Schaltplan einer Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung gemäß einem ersten bzw. zweiten Ausführungsbeispiel,

Pig. 3 : eine bildliche Darstellung der Ausgangsspannungen am Ausgang der D/A-Netzwerke und am Ausgang des Rechenverstärkers in Fig. 1 oder 2,

Fig. 4 : einen Schaltplan einer Schaltung zum Umsetzen eines Digitalmusters in eine Analogspan-• nung gemäß einem dritten Ausführungsbeispiel.

Die in Figur"1 dargestellte Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung weist einen ersten D/A-'ffandler 11 und einen zweiten D/A-Wandler 12 mit jeweils über ihr Gesamtintervall gestuftem Spannungshub auf. Der Spannungshub der beiden D/A-7/andler 11, 12 ist in Fig. 3 dargestellt. Dabei ist in dem obersten Diagramm die Spannung U₁₁ am Ausgang des ersten Wandlers 11 und im zweiten Diagramm die Ausgangs spannung U_a12 ^des zweiten V/andlers 12 dargestellt. Wie hier zu sehen ist, entspricht das Gesamt-

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intervall a des zweiten, in der Wandlerzahl höherwertigen D/A-V/andlers 12 einem Stufenschritt "b oder Stufenintervall des unmittelbar vorherigen ersten D/A-Wandlers

Jeder D/A-V.^randler 11 bzw. 12 weist einen Binär-Zähler bzw. 14 und ein D/A-JTetzwerk 15 bzw. 16 auf. Der Aufbau und die vYirkungsweise der Binärzähler 13, 14 und der D/A-Netzwerke 15» 16 sind bekannt. Während fLajs D/A-Netzwerk des ersten D/A-Wandlers 11 unmittelbar mit dem Binärzähler 13 verbunden ist, sind im zweiten D/A-iandler 12 die Ausgänge des Binärzählers 14 über Inverter 17 mit dem D/A-Uetzwerk 16 verbunden. Dadurch erhält der zweite D/A-Wandler 12 eine analoge Ausgangsspannung U _o (Fig. 3)

al c.

die mit jedem Stufenschritt im G-e samtint ervall des D/AWandlers 12 stets abnimmt, während die Ausgangsspannung U₁₁ des ersten D/A-Wandlers 11 mit jeden Stufenschritt zunimmt. Der Takt- oder clock-Eingang des Binärzählers des ersten D/A-Wandlers 11 ist mit dem Übertrag- oder carry-Ausgang des Binärzählers 14 des zweiten D/A-Wandlers 12 verbunden. Die beiden, die analoge Ausgangsspannung führenden Ausgänge 18, 19 der beiden D/A-Netzwerke 15, sind mit einem Rechenverstärker, der hier als Subtrahierer 20 ausgebildet ist, verbunden. Am Ausgang des Subtrahierers 20 ergibt sich dann die Spannung IT _?0, wie sie in Fig. 3 im untersten Bild dargestellt ist.

Zum Ausgleich von Stufenhöhenschwankungen der analogen Ausgangsspannung U₁₁ des ersten D/A-Wandlers 11 infolge von z. B. Toleranzen im D/A-Uetzwerk 15, ist eine Kompensationsvorrichtung 22 vorgesehen, welche das Gesamtintervall des zweiten D/A-Wandlers 12 im Sinne einer Kompensation dieser Stufenhöhenschwankungen beeinflußt." Dabei erfolgt durch die Kompensationsvorrichtung 22 eine Rückkopplung der Ausgangsspannung U _?0 des Subtrahierers auf den zweiten D/A-Wandler 12.

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Bei dem Ausführungsbeispiel der Schaltung gemäß Mg. 1 weist dabei die Kompensationsvorrichtung 22 eine die Stufenhöhe der Ausgangsspannung U -.p ^es zweiten D/A-Wandlers 12 variierende Stufenhöhen-Steuerschaltung 23 auf. Darüber hinaus gehört zu der Kompensations-Vorrichtung 22 noch ein Komparator 24, eine Klemmstufe 25 mit Schalter 26 und ein mittels eines Impulses einschaltbarer und über den Kamparator 24 ausschaltbarer Ein-/Ausschalter 27. "Von den beiden Eingängen des Komparators 24 ist der erste, der invertierende Eingang mit einer Bezugsspannlng und der zweite, nichtinvertierende Eingang mit der Spannungsänderung am Ausgang des Subtrahierers 20 belegt. Hierzu ist der invertierende Eingang des Komparators 24 an eine Referenzspannung größer als Null angeschlossen und der nichtinvertierende Eingang des Komparators 24 über einen Kondensator 28 mit dem Ausgang 21 des Subtrahierers 20 verbunden. Der Ausgang des Komparators 24 ist mit der Stufenhöhen-Steuerschaltung 23 der Kompensationsvorrichtung· 22 verbunden. Diese weist einen Auf-/Abzähler 29 mit einer im Vergleich zur Schaltfrequenz des zugeordneten D/A-Wandlers 12 großen Taktfrequenz und ein an den Ausgängen des Auf-/Abzählers 29 angeschlossenes D/ANetzwerk 30 auf. Dabei ist der Zählrichtungs-Eingang ü/D des Auf-/AbZählers 29 mit dem Ausgang des Komparators 24 verbunden, während der Takt- oder clock-Eingang CK des Auf-/AbZählers 29 an einem Taktgenerator 32 angeschlossen ist, der über^den Ein-/Ausschalter 27 mit dem Takt-Eingang verbunden oder von diesem getrennt werden kann. Der Ausgang des D/A-Netzwerkes 30 ist mit dem Referenzspannungseingang des D/A-Netzwerkes 16 des zugeordneten zweiten D/A-Wandlers 12 derart verbunden, daß die Referenzspannung entsprechend der Ausgangsspannung des D/A-Netzwerkes 30 verändert wird. Der Schalter 26 der Klemmstufe 25, der hier als Transistor 26 ausgebildet ist, verbindet den zweiten, nichtinvertierenden Eingang des Komparators 24 mit Nullpotential.

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^ε·^Νγ·

Der Ein-/Ausschalter 27 der Kompensationsvorrichtung 22 ist als Flip-Flop 36 ausgebildet. Der Setz- oder Set-Eingang des Flip-Flops 36 ist mit dem Übertrag- oder carry-Ausgang des BinärZählers 14 des zweiten D/A-Wandlers 12, der Rücksetz- oder Reset-Singang ist mit Ausgang des Komparators 24, der Q-Ausgang ist mit dem Steuereingang des Schalters 26 der Klemmstufe 25, also mit der Basis des Transistors 26, und der Q-Ausgang ist mit dem zweiten Eingang eines logischen UND-Gatters 31 verbunden, das zwischen dem Ausgang des Taktgenerators 32 und dem clock-Eingang CK des Auf-/Ab Zählers 29 angeordnet ist. Yiie bereits erwähnt, hat der Auf-/Abzähler 29 eine im Vergleich zur Schaltfrequenz des zweiten D/A-v/andlers 12· große Taktfrequenz. Diese Taktfrequenz wird von dem Taktgenerator 32 bestimmt. Um diesen Taktgenerator 32 mehrfach ausnutzen zu ■ können, ist dessen Ausgang über einen Frequenzteiler 33-an den clock-Eingang des Binärzählers 14 des zweiten D/A-Wandlers 12 angeschlossen. Der Frequenzteiler 33 weist ein Teilerverhältnis auf, das um die Zahl 1 größer ist als die Stufenoder Bit-Zahl des zweiten D/A-Wandlers 12. Zur Eingabe des Digitalmusters in die erfindungsgemäße Schaltung ist ein willkürlich schließbarer Schalter 34 zwischen dem clock-Eingang des Binärzählers 14 und dem Ausgang des Frequenzteilers 33 angeordnet. Der Takt- oder clock-Eingang des Binärzählers 14 des zweiten D/A-Wandlers 12 bildet somit den Eingang der D/A-Umsetzschaltung, während der Ausgang 21 des Subtrahierers 20 noch mit einer Integrationsstufe oder einem Tiefpaß 35 verbunden ist, dessen Ausgang den Ausgang der D/A-Umsetzschaltung bildet.

Die Wirkungsweise der vorstehend beschriebenen erfindungsgemäßen D/A-Umsetzschaltung ist wie folgt:

Der η-stufige Binärzähler 13 erzeugt mit dem D/A-Netzwerk 2ⁿ verschiedene Ausgangspegel mit ansteigender Spannung TJ

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"bei ansteigender xsinärzahl oder Stufenschrittzahl (oberes Bild in Fig. 3). Der m-stufige Binärzähler 14 erzeugt mit den Invertern 17 und dem D/A-Netzwerk 16 2^m verschiedene Ausgangspegel mit abfallender Spannung U .„ bei ansteigender Binärzahl oder Stufenschrittzahl (mittleres Bild in Fig. 3). Durch Subtraktion der beiden Spannungen TJ _ΛΛ und

a ι ι

U₁₂ entsteht bei richtiger Referenzspannung an dem D/ANetzwerk 16 am Ausgang des Subtrahierers 20 die Spannung U pn ^mit 2^ ^verschiedenen Pegeln und ansteigender Monotonie bei ansteigender Binärzahl bzw. Stufenschrittzahl (unteres Bild in fig. 3). Dabei wird der Binärzähler 14 bei geschlossenem Schalter 34 über den Frequenzteiler 33 von dem Taktgenerator 32 angesteuert und inrn-Stufen fortgeschaltet. Der m+1-te Impuls des Taktgenerators 32 setzt den Binärzähler 14 jeweils wieder zurück und erzeugt am Übertragoder carry-Ausgang des Binärzählers 14 jeweils einen Schältimpuls für den Binärzähler 13 des ersten D/A-Wandlers 11. Dieser Impuls setzt gleichzeitig das Flip-Flop 36. Dadurch wird die Klemmstufe 25, die die Spannung am nichtinvertierenden Eingang des Komparators 24 auf Null gehalten hat, gesperrt. Nunmehr wird im Komparator 24 die Spannungs&nderung"der Ausgangs spanirung U p_f. des Subtrahierers 20 mit der Referenzspannung U „ verglichen. Die Referenzspannung U »ist gleich der mittleren Stufenhöhe der Ausgangsspannung U pn a^m Subtrahierer 20 eingestellt. Der Komparator 24 steuert die Zählrichtung des. Auf-/Abzählers 29 der nunmehr über das UND-Gatter 31 Impulse vom Taktgenerator 32 erhält, da mit Setzen des Flip-Flops 36 dessen Q-Ausgang H-Signal aufweist. Ist die Spannungsänderung der Ausgangsspannung U go» ^a^-^so praktisch die Stuferihöhe der Ausgangsspannung U pQ, gegenüber dem vorherigen Pegel klein oder negativ, so schaltet der Komparator 24 den Auf-/Abzähler 29 in Zählrichtung "aufwärts". Mit jedem Impuls des Taktgenerators 32 zählt der Auf-/Abzähler 29 aufwärts, wodurch die Referenzspannung am Eingang des D/A-iletzwerkes 16 erhöht wird. Dies

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wird solange fortgesetzt, bis die öpannungsänderung der Ausgangsspannung U_apo ^{von dem} Komparator 24 als zu groß erkannt wird. Der Komparator 24 schaltet dann die Zählrichtung des Auf-/Ab zähle rs 29 um, und zvvar auf "abwärts". Nach dem ersten Abwärtsschritt wird die Referenzspannung des D/A-Netzwerkes 16 verringert,und der Komparator 24 erkennt die Spannungsänderung der Ausgangsspannung U „„ wieder als zu klein. Damit wechselt wiederum das Richtungssignal für den Auf-/Abzähler 29 auf "aufwärts". Die positive Flanke des Richtungssignals nach "aufwärts" setzt über den fe.eset--3ingang R das Flip-Flop 36 zurück. Dadurch nimmt der Q-Ausgang des Flip-Flops 36 I-Signal an und der Takt des Auf-/Ab Zählers 29 wird durch das UliD-G-atter 31 gesperrt. Zugleich nimmt der ζ-Ausgang des Flip-Flops 36 wieder Η-Signal an, so daß der Transistor 26 leitend wird und den nichtinvertierenden Ausgang des Komparators 24 mit Nullpotential verbindet. Mit Sperren des Auf-/Abzählers 29 wird die Referenzspannung am Eingang des D/A-üIetzwerkes 16 nicht mehr verändert.

Erkennt der Komparator 24 die Spannungsänderung der Ausgangsspannung U pn ^am Ausgang des Subtrahierers 20 sofort als zu klein, so wird der Auf-/Abzähler 29 in Abwärtsrichtung zählen, wodurch die Referenzspannung am Eingang des D/A-ITetzwerkes 16 zunehmend verringert wird, bis der Komparator 24 die Spannungsänderung der Ausgangsspannung U p₀" als zu klein-erkennt. Das Richtungssignal wechselt nunmehr wieder in Richtung "aufwärts" und die Flanke dieses Richtungssignals setzt wie im vorhergehenden Fall das Flip-Flop 36 zurück.

Bei der erfindungsgemäßen Schaltung wird also jeweils nach Umschalten des D/A-Wandlers 11 die Sρannungsanderung der Ausgangsspannung U _2Q des Subtrahierers 20 mit einer mittleren Stufenhöhe der Ausgangsspannung U pn verglichen und

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auf diesen Wert eingestellt. Dieses erfolgt jeweils auf der ersten Schaltstufe des zweiten D/A-Wandlers 12. In dem verbleibenden Teil des Gesamtintervalls des D/AWandlers 12 wird dann der über die Referenzspannung eingestellte Gesamtspannungshub des zweiten D/A-Y/andlers 12 mit der Genauigkeit dieses Y/andlers geteilt. Die Taktfrequenz des Taktgenerators 32 ist so hoch gewählt, daß die Einstellzeit sehr kurz ist gegenüber der Verweilzeit der Schaltung auf einem Pegel der Ausgangsspannung TJ_n?0. Am Ausgang der Schaltung, hinter dem Tiefpaß 35_}steht dann eine Spannung an, die monoton mit der Anzahl der gewählten Impulse ansteigt. Die Quantisierung dieser Spannung entspricht nahezu der eines (m+l)-Bit-D/A-Umsetzers, wobei an die einzelnen D/A-Wandler 11,12 nur .die.Anforderungen gestellt werden, die ihren eigenen Bit-Zahlen entsprechen.

Das in Fig. 2 dargestellte zweite Ausführungsbeispiel der erfindungsgemäßen Schaltung zum Umsetzen eines Digitaläusters in eine Analogspannung unterscheidet sich von dem vorstehend beschriebenen Ausführungsbeispiel nur hinsichtlich der Kompensationsvorrichtung 122. Insoweit Bauteile in beiden Ausführungsbeispielen übereinstimmen, sind sie mit gleichen Bezugszahlen, die jedoch in Fig'. 2.um 100 erhöht sind, versehen. Die entsprechende Beschreibung zu dem ersten Ausführungsbeispiel gemäß Pig. 1 gilt insoweit auch liier sinngemäß.

Bei diesem Ausführungsbeispiel weist die Kompensationsvorrichtung 122 eine das Stufenintervall des zweiten D/AWandlers 112 variierende Stufenintervall-Steuer schaltung 14-0 auf. Die Stufenintervall-Steuerschaltung 140 hat einen an dem Takt- oder clock-Eingang des Binärzählers 114 des zugeord-r neten zweiten D/A-V/andlers 112 angeschlossenen Impulsgenerator 141, der hier von dem Taktgenerator 132 gebildet ist.

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Der Impulsgenerator 141 bzw. der Taktgenerator 132 weist eine im Vergleich zur Schaltfrequenz des zweiten D/A- V/andlers 112 große Impulsfrequenz auf. Auch hier ist_,wie bei dem ersten Ausführungsbeispiel,zwischen dem Taktgenerator 132 und dem Binär-Zähler 114 des zweiten D/A-Wandlers 112 wiederum das logische UND-Gatter 131 angeordnet, dessen zwei-•ter Eingang mit dem Q-Ausgang des Flip-Flops 136 verbunden ist. Der Ausgang des Taktgenerators 132 ist wiederum über den Frequenzteiler 133 und dem willkürlich schließbaren Schalter fl34 an den clock-Eingang des Binär-Zählers 114 des zweiten D/A-Wandlers 112 angeschlossen. Der Ausgang des logischen UND-Gatters 131 und der Ausgang des Schalters 134 sind jeweils mit einem von zwei Eingängen eines logischen ODER-Gatters 142 verbunden, dessen Ausgang unmittelbar an dem clock-Eingang des Binär-Zählers 114 an— geschlossen ist. Ein weiterer Unterschied zu dem Ausführungsbeispiel in Fig. 1 besteht darin, daß der Bezugsspannungseingang des Komparators 124, also dessen invertierender Eingang^nicht an einerReferenzspannung sondern an Nullpotential liegt und die Referenzspannung des D/A-Netzwerkes 116 des zweiten D/A-Wandlers 112 nicht verändert wird, sondern im wesentlichen konstant ist.

Die Wirkungsweise der Schaltung nach dem Ausführungsbeispiel gemäß Fig. 2 ist wie folgt:

Der Spannungshub des zweiten D/A-Wandlers 112 ist so gewählt, daß die maximale Amplitude der Ausgangsspannung U ₁₁₂ größer ist als die unter Berücksichtigung von Stufenhöhenschwankungen vorkommende größte Stufenhöhe der Ausgangsspannung U₁₁₁ des ersten D/A-Wandlers 111. Mit Schließen des Schalters 134 wird zunächst,in gleicher Weise wie zu Fig. 1 beschrieben, die Spannung U_a-|oo ^am ^^us~ gang des Subtrahierers 120 erzeugt. Nach dem Umschalten des Binär-Zählers 113 des ersten D/A-Wandlers 111 wird in.

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gleicher 7/eise das Flip-Flop 136 gesetzt und die Klemmstufe 126 gesperrt. Die nunmehr an iiichtinvertierenden Eingang des -Komparators 124 abliegende Spannungsänderung der Ausgangs spannung TJ „-ipn ^w^-^r<^ ^m^ ^¹¹H verglichen. Die Spannungsänderung ist zu Beginn des Vergleichs stets negativ, so daß am -ausgang des Komparators 124 kein Signal ansteht. Mit Setzen des Flip-Flops 136 nimmt dessen Q-Ausgang Η-Signal an. Damit ist nunmehr d-er Taktgenerator an dem clock-Eingang des Binär-Zählers 114 des zweiten D/ä-Wandlers .112 angeschlossen. Der Binär-Zähler 114 wird nun im schneiden Takt soweit erhöht, bis die Spann.ungsänderung am nichtinvertierenden Eingang des Komparators 124 als positiv erkannt wird. Daß nunmehr am Ausgang des Komparators 124 auftretende Ausgangssignal setzt das Flip-Flop zurück und stoppt damit diesen Vorgang. In den verbleibenden Schrittstufen des zweiten D/A-Wandlers 112 wird dann die Spannungsstufe des ersten D/A-Wandlers 111 gleichmäßig unterteilt. Es entsteht also hier ein größerer Quantisierungsfehler als bei der Schaltung gemäß Fig. 1, jedoch kann auf den zusätzlichen Auf-/Abzähler mit dem zusätzlichen D/A-Netzwerk verzichtet werden.

Die erfindungsgemäße Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung ist nicht auf die vorstehend beschriebenen beiden Ausführungsbeispiele beschränkt. So braucht insbesondere die Anzahl der hintereinander geschalteten und miteinander verknüpf ten.D/A-Y/andler nicht auf zwei beschränkt zu sein, sondern kann vielmehr beliebig groß sein.

In Fig. 4 ist die gleiche Schaltungsanordnung wie in Fig. um einen weiteren, dritten D/A-Wandler 243 erweitert. Soweit Bauteile der Schaltung gemäß Fig. 4 mit gleichen Bauteilen in -fc'ig. 2 übereinstimmen, sind diese mit gleichen Bezugszeichen, jedoch um die Zahl 200 erhöht, versehen.

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Der dritte D/A-Wandler 243 weist ebenfalls einen Bjnär-Zähler 24-4 und ein D/A-Netzwerk 245 auf. Die Ausgänge des Binärzählers 244 sind dabei unmittelbar mit dem 7:/A-Netzwerk 245 verbunden. Anzumerken bleibt, daß grundsätzlich die in der Wandlerzahl geradzahligen und ungeradzahligen D/A-~.,andler jeweils gleichartig aufgebaut sind. Die über den Subtrahierer 220 verknüpften analogen Ausgar.gsspannungen der beiden D/A-Wandler 211-und-212 werden in einer Additionsstufe 246 mit der anologen Ausgangsspannung des dritten D/A-Wandlers 243 verknüpft. Die Ausgangsspannung eier Additionsstufe wird einem Tiefpaß 235 zugeführt, dessen Ausgang den Ausgang der D/A-Umsetzschaltung bildet. Dem dritten D/A-Wandler 243 ist wiederum eine Kompensationsvorrichtung 222' zugeordnet, die identisch der Kompensationsvorrichtung 222 für den zweiten D/A-Wandler ist. Zur Einsparung von Bauteilen ist der Taktgenerator für beide Kompensationsvorrichtungen 222 und 222' nur einmal vorhanden. Im Gegensatz zu dem Ausführungsbeispiel in Figur 2 ist nunmehr der dritte D/A-Wandler 243 mit dem willkürlich schließbaren Schalter 234 verbunden und der clock-Eingang des Binär-Zählers 214 des zweiten D/A- Wandlers 212 über das ODER-Gatter 242 mit dem carry-Ausgang des Binär-Zählers 244 des dritten D/A-Wandlers verbunden. Ansonsten ist der Aufbau und die Wirkungsweise der D/A- Umsetzschaltung gemäß Fig. 4 die gleiche wie zu Fig. 2 beschrieben, so daß auf die^dortigen Ausführungen..verwiesen wird. Insges~amt weist die D/A-Umsetζschaltung eine feinere Stufung auf als die gemäß Fig. 2,bei geringerer Anforderung an die Linearität der einzelnen D/A-Wandler 211, 212 und 243· Die Anzahl der verwendeten D/A-Wandler kann beliebig erhöht werden, wobei der clock-Eingang des Binär-Zählers des in der" Wandlerzahl höchsten D/A-Wandlers den Eingang der D/A-Umsetzschaltung bildet und mit dem willkürlich schließbarem Schalter 234 verbunden ist. Mit 247 ist der Aus-

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gang des D/A-Netzwerkes 245 und mit 248 der Ausgang der Additionsstufe 246 bezeichnet.

In gleicher Weise kann auch die Wandlerzahl in der Schaltung gemäß Mg. 1 "beliebig erhöht werden. Auch hier sind die D/A-V/andler geradzahliger Ordnung und die D/A-Wandler ungeradzahliger Ordnung gleich aufgebaut. Die Verknüpfung der analogen Ausgangsspannungen aufe-inanderf olgender D/AWandler erfolgt dann auch hier abwechselnd über einen Subtrahierer und eine Additionsstufe.

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Claims (1)

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   Patentansprüche

   1. Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung, gekennzeichnet durch mindestens zwei D/A-Wandler (11,12;111,112;211,212,243) mit über ihr G-e samt int ervall gestuftem Spannungshub, wobei das Gesamtintervall des in der Wandlerzahl höherwertigen D/A-Wandlers(i2;112;212,243) einem Stufenschritt des jeweils unmittelbar vorherigen, in der Wandlerzahl niedrigeren D/A-Wandlers (11;111;211,212) entspricht und durch mindestens eine das Gesamtiritervall des jeweils höherwertigen D/A-Wandlers (12; 11'2;212, 243) im Sinne einer Kompensation der Stufenhöhenschwankungen des jeweils unmittelbar vorherigen niedrigeren D/A- Wandlers(i1;111;211,212) beeinflußende Kompensationsvorrichtung (22; 122; 222,222').

   2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Kompensationsvorrichtung (22) eine die Stufenhöhe des höherwertigen D/A-Wandlers(i2)yar-iierende Stufenhöhen-Steuerschaltung (23) aufweist.

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   3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Kompensationsvorrichtung (122; 222,222') eine das Stufenintervall des höherwertigen D/A-'.Yandlers (112;212,243) variierende Stufenintervall-Steuerschaltung (140;240,240') aufweist.

   4. Schaltung nach einem der Ansprüche 1-3» dadurch gekennzeichnet, daß {jeder D/A-Y/^randler ( 11, 12;111,112;211,212,243) einen Binär-Zähler (13,14;113,114; 213,214,244) mit zugeordnetem D/A-Hetzwerk (15,16;115,116; 215,2ί6,245) aufweist,, daß der Takteingang des Binär-Zählers (13; 113;213,214) des jeweils in der '«andlerzahl niedrigeren D/A-Y/andlers (11 ; 112;211,212) an dem Übertrag-Ausgang des Binär-Zählers (14;114;214,244) des unmittelbar nachfolgenden, in der V/andlerzahl höherwertigen D/A-Wandlers (12; 112;212,243) angeschlossen ist, daß -' die Netzwerk-Ausgänge (18,19;118,119;218,219,247) aufeinanderfolgender : D/A-^Yandler ( 11 ,12; 111,11 2; 211 , 212, 243) über mindestens einen Rechenverstärker (20; 120;220,246) im Sinne einer Addition und/oder Subtraktion verknüpft sind und daß die Kompensationsvorrichtur]g (22; 122;222, 222') den Ausgang des zugeordneten Rechenverstärkers (20; 120;220,246) auf den. jeweils mit dem Eingang dieses Rechenverstärkers (20;120;220,246) verbundenen höherwertigen D/A-Wandlers (12; 112;212,243) rückkoppelt.

   5. Schaltung" nach einem der Ansprüche 1 -4, dadurch gekennzeichnet, daß die ungeradzahligen D/A-Wandler (11;111;211,243) eine über ihr Gesamtintervall mit jedem Stufenschritt zunehmende Ausgangsspannung' und die geradzahligen B/A-Wandler (12;112;212) eine über ihr G-esamtintervall mit jedem Stuf ens chrit-t abnehmende Ausgangs spannung auf v/eisen.

   6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgänge der geradzahligen D/A-

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   Wandler (12;112;212) über Inverter (17;117;217) mit dem zugeordneten D/A-Netswerk (16;116;216) verbunden sind und daß der jeweils mit dem/geradzahligen D/A-Vvandler (12; 112;212) verbundene Rechenverstärker ein Subtrahierer (20; 120;220) ist.

   7. Schaltung nach einem der Ansprüche 4-6, dadurch gekennzeichnet, daß d'ie Kompensationsvorrichtung (22;122;222,222·) einen Komparator (24;124;224, 224') »aufweist an dessen erstem Eingang eine Bezugsspannung und an dessen zweitem Eingang die Spannungsänderung am Ausgang (21;121;221,248) des zugeordneten Reehenverstärkers (20;120;22o,246) liegt und vorzugsweise daß der zweite Eingang des Komparators (24;124;224,224') über einen Kondensator (28;128;228,228') mit dem Ausgang (21 j 121;221,248) des zugeordneten Rechenverstärkers (20; 120;220,246) verbunden ist.

   8. Schaltung nach Anspruch 7, dadurch gekennz ei chne t, daß die Kompensationsvorrichtung (22; 122;222,222») eine Klemmstufe (25;125;225,225')mit"einem vorzugsweise als Transistor (26;126;226,226') ausgebildeten steuerbaren Schalter aufweist, welcher den zweiten Eingang des Komparators (24;124;224,224') mit Uullpotential verbindet.

   9. Schaltung nach Anspruch 8, da-durch gekennzei chnet, daß die Kompensationsvorrichtung (22; 122;222,222') einen mittels eines Impulses einschaltbaren und über den Komparator (24;124;224,224') ausschaltbaren Ein-/Ausschalter (27;127;227,227^!) aufweist.

   10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Ein-/A.usschalter (27; 127;227,227') als Flip-Flop (36;136;236,236^f) ausgebildet ist,dessen

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   Set-iingang mit den Übertrag-Ausgang des Binärzählers (14;114;214,244) des zugeordneten D/k- V/andlers (12; 112; 212,243)»dessenHfcksetz-^ingang mit dem Ausgang des Komparators (24;124;224,224') und dessen ^-Ausgang mit dem Steuereingang des Schalters (26;126;226,226') der Klemm- ?. stufe (25; 125;225,225' ), vorzugsweise mit der Basis des Transistors (26;126;226,226') der Klemmstufe (25;125; 225, 225' )j verbunden ist.

   11. Schaltimg nach einem der Ansprüche 4-10, dadurch gekennzei chne t, daß der Takteingang des letzten, in der Wandlerzahl höchsten Wandlers (12;112; 243) den Eingang der D/A-Umsetzschaltung bildet und daß dieser über einen willkürlich schließbaren Schalter (34;134;234) mit dem Ausgang eines Taktgenerators (32;123;232) verbunden ist.

   12. Schaltung nach einem der Ansprüche 4- 11, dadurch gekennzeichnet^ daß der Ausgang des letzten Rechenverstärkers (20 j 120}246) mit einer Integrationsstufe, vorzugsweise einem Tiefpaß (35^135;235), verbunden ist, deren Ausgang den Ausgang der D/A-Umsetzsclialtung bildet.

   13. Schaltung nach ^A _nSp_ruch 2 und einem der Ansprüche 4 - 12, dadurch gekennzeichnet, daß die Stufenhöhen-Steuerschaltung (23) einen Auf-/Abzähler (29) mit einer im Vergleich zur Schaltfrequenz des zugeordneten D/A-Wandlers (12) großen Taktfrequenz aufweist, dessen Ausgänge mit einem D/A-Netzwerk (30) verbunden sind und dessen Zählrichtungseingang an dem Ausgang des Kdmparators (24) angeschlossen ist, daß an dem "Bezugsspannungseingang des Komparators (24) eine von Hull abweichende Referenzspannung liegt und daß der Ausgang des ü/A-ITetzwerkes des Auf-/Abzählers (29) an dem lieferen zspannungseingang des B/A-Netzwerkes (16) des zugeordneten

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   D/A-"#andlers( 12) in einer deren Üeferenzspn-inung beeinflussenden V/eise angeschlossen ist.

   14. Schaltung nach Anspruch 13, dadurch gekennz e i c h η e t, daß der Takt-üngang des Auf-/Ab Zählers (29) mit dem Taktgenerator (32) verbunden ist. und daß zwischen dem Taktgenerator (32) und dem Takt-Eingang des Binär-Zählers (14) des in der Tvand 1 erzähl höchsten D/A-7,^randlers (12) ein Frequenzteiler (''33) mit einem Teilerverhältnis angeordnet ist, das gloich oder größer ist als die um 1 erhöhte Stufenzahl dieses D/A-wandlers (12). .

   15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, daß der Auf-/Abzähler (29) über den Ein-/Ausschalter (27) ein- und abschaltbar ist und vorzugsweise daß zwisehen dem Taktgenerator (32) und dem Auf-/Abzähler (29) ein logisches UND-Gatter (31) angeordnet ist, dessen zweiter Eingang mit dem Q-Ausgang des Flip-Flops (36) verbunden ist.

   16. Schaltung nach einem der Ansprüche 3-12, dadurch gekenn ζ ei chne t, daß die Stufenintervall-Steuerschaltung (140; 240,240') einen an dem Takt-. Eingang des Binär-Zählers (114;214,244) des zugeordneten D/A-Wandlers (112;212,243) angeschlossenen Impulsgenerator (141";232) mit einer im Vergleich zur Schaltfrequenz des D/A-^¥andlers (112;212,243) großen Impulsfrequenz aufweist und daß der Bezugsspannungseingang des !Comparators (124;224,224') an Nullpotential liegt.

   17. Schaltung nach Anspruch 16, dadurch gekennz ei c h η et, daß zwischen dem Impulsgen ο rat or (14T.; 232) und dem 3inär-Zähler (114;214,244) des zugeordneten D/A-Wandlers (112;212,243) ein logisches UND-Gat-

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   ter (131;231»231') angeordnet ist, dessen zweiter Eingang mit dem Q-Ausgang des Flip-Flops (136;236,236') verbunden ist.

   18. Schaltung nach Anspruch 17, dadurch gekennzeichnet, daß der Impulsgenerator (141,232) von dem Taktgenerator (132;232) gebildet ist, daß zwischen dem Taktgenerator (132;232) und· dem Takt-Eingang des letzten, in der Wandlerzahl höchsten D/A-Vv'andlers ( 112; 243J ein Frequenzteiler (133;233) mit einem Teilerverhältnis angeordnet -ist, das gleich oder größer ist als die um 1 erhöhte Stufenzahl des letzten D/A-Wandlers (112;243).

   19. Schaltung nach Anspruch 18, dadurch gekennzeichnet, daß jedem D/A-7/andler (112;212;243) mit Ausnahme des ersten D/A-7/andlers (111;211) ein logisches ODER-Gatter (142;242,242') vorgeordnet ist, dessen einer Eingang mit dem Impulsgenerator (14-1;

   232) der zugeordneten Stufenintervall-Steuerschaltung (140;240,240'), dessen anderer Eingang mit dem Übertrag-Ausgang des Binär-Zählers (244) des unmittelbar nachfolgenden höherwertigen D/A-Wandlers (243)> bzw. im Falle des letzten D/A-Wandlers (112;243) mit dem Taktgenerator (132;232), und dessen Ausgang mit dem Takt-Eingang des D/A-V/andlers (112;212,243) verbunden Ist.

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