DE3025932A1

DE3025932A1 - D=A converter with two counters - supplying operational amplifier and low-pass filter with feedback control of converter reference voltages

Info

Publication number: DE3025932A1
Application number: DE3025932A
Authority: DE
Inventors: Jürgen Dipl.-Phys. Dr. 3202 Bad Salzdetfurth Kässer; Karl-Peter Dipl.-Ing. 3300 Braunschweig Strauss
Original assignee: Blaupunkt Werke GmbH
Current assignee: Blaupunkt Werke GmbH
Priority date: 1980-07-09
Filing date: 1980-07-09
Publication date: 1982-02-04

Abstract

A first binary counter (14) has parallel outputs via inverters (17) to a first d-a converter (16) whose output is fed to the inverting terminal of an operational amplifier (20) via a resistor. The counter has a carry output which clocks a second counter (13) whose parallel outputs are fed directly to a second d-a converter (15) whose output is fed to the non-inserting input of the operational amplifier. The carry signal is also fed to the S input of an RS-Flip-flop. The R input comes from the output of a second operational amplifier (24) whose negative input receives a reference voltage, and whose positive input receives the output of the first operational amplifier and is biassed by a transistor (26) which is biased by the NOTQ output of the flip-flop. The Q output is 01Dedwithaclocksignal(32)todrivetheclockinputofan Up-down counter. The up-down control is fed by the output of the second operational amplifier. The counters outputs are fed to a third d-a converter (30) to the reference input of the first d-a counter. The clock signal is also fed via a switching circuit (33) and a switch (34) to the clock input of the first counter.

Description

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9.6.19809.6.1980

Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung·Circuit for converting a digital sample into an analog voltage

Die Erfindung betrifft eine Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung.The invention relates to a circuit for implementing a Digital pattern into an analog voltage.

Solche Schaltungen finden z. B. Anwendung in Rundfunkgeräten, insbesondere in Autoradiostrait Sendersuchlauf, und zwar hier zur Erzeugung "bzw. Speicherung der Spannung zum Abstimmen der Variocaps bei Suchlauf und Speicheraufruf bzw. bei Speicherung. Such circuits can be found e.g. B. Application in radio equipment, especially in Autoradiostrait station search, namely here for generating or storing the voltage for tuning the Variocaps when searching and calling up the memory or when saving.

Bei solchen Anwendungsfällen kommt es darauf an, daß die analoge Ausgangsspannung des Digital-Analog-Umsetzers (D/A-Umsetzer) bei hoher Wiederkehrgenauigkeit exakt monoton, d. h. nur ansteigend oder abfallend ist. Mit zunehmender Anzahl der erforderlichen Stufenschritte eines Gesamtintervalls des D/A-Umsetzers wächst aber dadurch die Anforderung an die Genauigkeit des D/A-Umsetzers, insbesondere an die Toleranzgenauigkeit "der Widerstände des D/A-Netzwerkes. Je größer" die Stufenzahl ist, desto kleiner ist der zulässige Toleranzbereich der einzelnen Widerstände. Die Kosten des D/A-Umsetzers steigen somit mit zunehmender Stufenzahl überproportional an.In such applications it is important that the analog output voltage of the digital-to-analog converter (D / A converter) with high repeat accuracy exactly monotonic, d. H. is only rising or falling. With increasing numbers of the required steps of a total interval of the However, the D / A converter increases the demands on the accuracy of the D / A converter, in particular the tolerance accuracy "the resistances of the D / A network. The larger" the number of stages, the smaller the permissible tolerance range of the individual resistances. The costs of the D / A converter thus rise disproportionately with an increasing number of stages at.

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Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung mit hoher Stufenzahl innerhalb des GesamtSpannungshubs der Analogspannung zu schaffen, bei welcher trotz Erfüllung der .Forderung nach exakter Monotonie der analogen Ausgangsspannung die Anforderung an die Genauigkeit des D/A-Netzwerkes nicht höher ist als bei D/A-"iandlern mit geringer Stufenzahl.The invention is based on the object of a circuit for converting a digital pattern into an analog voltage with a high number of stages within the total voltage swing of the To create analog voltage in which, despite the fulfillment of the requirement for exact monotony of the analog output voltage the requirement for the accuracy of the D / A network is not higher than with D / A- "iandlern with lower Number of stages.

Diese Aufgabe ist bei einer Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung erfindungsgeinäß durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 gelöst.This task is in a circuit for implementing a Digital pattern in an analog voltage according to the invention solved by the features in the characterizing part of claim 1.

Bei der erfindungsgemäßen Schaltung ist praktisch der D/A-Umsetzer mit hoher Stufenzahl bzw. hoher Bit-Zahl in mehrere kleinere D/A-Wandler mit geringer Stufenbzw. Bit-Zahl aufgespaltet, wobei die Gesamt-Bit-Zahl des D/A-Umsetzers der Summe der Bit-Zahlen der Einzelwandler entspricht. Die Anforderungen an die Genauigkeit der Widerstände der D/A-Netzwerke der einzelnen D/A-Wandler ist entsprechend ihrer geringen Stufenzahl sehr gering. Die durch die größeren Toleranzschwankungen der Widerstände bewirkten stärkeren Schwankungen in der Stufenhöhe der einzelnen Y/andler werden durch entsprechende Anpassung des Gesamtintervalls des nachfolgenden D/A-Y/andlers ausgeglichen. Obwohl die Gesamt-Bit-Zahl der erfindungsgemäßen Schaltungsanordnung sehr hoch ist, sind dennoch die Anforderungen an die einzelnen D/A-Wandler nicht größer als es ihrer Bit- bzw. Stufenzahl entspricht. Durch diese geringeren Anforderungen an die D/A-Wandler können bei der erfindungsgemäßen D/A-Umsetzschaltung billigere D/AWandler verwendet werden, was trotz der zusätzlichen Kompensationsvorrichtung doch insgesamt zu einer beträchtlichen Senkung der Herstellungskosten der erfindungsge-In the circuit according to the invention, the D / A converter with a high number of stages or a high number of bits is practical into several smaller D / A converters with low steps or Bit number broken down, with the total bit number of the D / A converter corresponds to the sum of the bit numbers of the individual converters. The requirements for accuracy the resistances of the D / A networks of the individual D / A converters are very low in accordance with their small number of stages. The greater fluctuations in the step height of the caused by the greater tolerance fluctuations of the resistors individual Y / andler are adjusted accordingly of the total interval of the following D / A-Y / andler balanced. Although the total number of bits in the circuit arrangement according to the invention is very high, there are nonetheless the requirements for the individual D / A converters are not greater than their number of bits or stages. Through this With the D / A conversion circuit according to the invention, cheaper D / A converters can meet lower demands on the D / A converter be used, which despite the additional compensation device is a considerable overall Reduction of the manufacturing costs of the invention

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mäßen D/A-Umsetzschaltung führt.moderate D / A conversion circuit leads.

Durch die in den Unterar.sprüchen aufgeführten Maßnahmen sind vorteilhafte ϊ/eiterbildungen und Verbesserungen der im Anspruch 1 angegebenen Schaltung zum Umsetzen eines Digitalmusters" in eine Analogspannung möglich.Through the measures listed in the sub-paragraphs are beneficial ϊ / pus formations and improvements in Circuit specified in claim 1 for converting a digital pattern "into an analog voltage.

Die Erfindung ist anhand von in den Zeichnungen dargestellten Ausführungsbeispielen im folgenden näher beschrieben. Ss zeigen:The invention is illustrated with reference to in the drawings Embodiments described in more detail below. Ss show:

und 2 : jeweils einen Schaltplan einer Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung gemäß einem ersten bzw. zweiten Ausführungsbeispiel,and FIG. 2: each a circuit diagram of a circuit for converting a digital pattern into a Analog voltage according to a first or second embodiment,

Pig. 3 : eine bildliche Darstellung der Ausgangsspannungen am Ausgang der D/A-Netzwerke und am Ausgang des Rechenverstärkers in Fig. 1 oder 2,Pig. 3: a pictorial representation of the output voltages at the output of the D / A networks and at the output of the processing amplifier in Fig. 1 or 2,

Fig. 4 : einen Schaltplan einer Schaltung zum Umsetzen eines Digitalmusters in eine Analogspan-• nung gemäß einem dritten Ausführungsbeispiel.4: a circuit diagram of a circuit for conversion a digital pattern into an analog voltage according to a third embodiment.

Die in Figur"1 dargestellte Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung weist einen ersten D/A-'ffandler 11 und einen zweiten D/A-Wandler 12 mit jeweils über ihr Gesamtintervall gestuftem Spannungshub auf. Der Spannungshub der beiden D/A-7/andler 11, 12 ist in Fig. 3 dargestellt. Dabei ist in dem obersten Diagramm die Spannung U₁₁ am Ausgang des ersten Wandlers 11 und im zweiten Diagramm die Ausgangs spannung U_a12 ^des zweiten V/andlers 12 dargestellt. Wie hier zu sehen ist, entspricht das Gesamt-The circuit shown in FIG. 1 for converting a digital sample into an analog voltage has a first D / A converter 11 and a second D / A converter 12, each with a voltage swing that is stepped over their entire interval. 7 / converter 11, 12 is shown in Fig. 3. The top diagram shows the voltage U ₁₁ at the output of the first converter 11 and the second diagram shows the output voltage U _a1 2 of ^the second converter 12. As shown here can be seen, the overall

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intervall a des zweiten, in der Wandlerzahl höherwertigen D/A-V/andlers 12 einem Stufenschritt "b oder Stufenintervall des unmittelbar vorherigen ersten D/A-Wandlersinterval a of the second, which is higher in the number of converters D / A-V / andlers 12 a step "b" or step interval of the immediately preceding first D / A converter

Jeder D/A-V.^randler 11 bzw. 12 weist einen Binär-Zähler bzw. 14 und ein D/A-JTetzwerk 15 bzw. 16 auf. Der Aufbau und die vYirkungsweise der Binärzähler 13, 14 und der D/A-Netzwerke 15» 16 sind bekannt. Während fLajs D/A-Netzwerk des ersten D/A-Wandlers 11 unmittelbar mit dem Binärzähler 13 verbunden ist, sind im zweiten D/A-iandler 12 die Ausgänge des Binärzählers 14 über Inverter 17 mit dem D/A-Uetzwerk 16 verbunden. Dadurch erhält der zweite D/A-Wandler 12 eine analoge Ausgangsspannung U _o (Fig. 3)Every D / AV. ^R andler 11 or 12 has a binary counter or 14 and a D / A-J network 15 or 16. The structure and mode of operation of the binary counters 13, 14 and the D / A networks 15 »16 are known. While the D / A network of the first D / A converter 11 is directly connected to the binary counter 13, the outputs of the binary counter 14 in the second D / A converter 12 are connected to the D / A network 16 via an inverter 17. As a result, the second D / A converter 12 receives an analog output voltage U _o (Fig. 3)

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die mit jedem Stufenschritt im G-e samtint ervall des D/AWandlers 12 stets abnimmt, während die Ausgangsspannung U₁₁ des ersten D/A-Wandlers 11 mit jeden Stufenschritt zunimmt. Der Takt- oder clock-Eingang des Binärzählers des ersten D/A-Wandlers 11 ist mit dem Übertrag- oder carry-Ausgang des Binärzählers 14 des zweiten D/A-Wandlers 12 verbunden. Die beiden, die analoge Ausgangsspannung führenden Ausgänge 18, 19 der beiden D/A-Netzwerke 15, sind mit einem Rechenverstärker, der hier als Subtrahierer 20 ausgebildet ist, verbunden. Am Ausgang des Subtrahierers 20 ergibt sich dann die Spannung IT _?0, wie sie in Fig. 3 im untersten Bild dargestellt ist.which always decreases with each step in the Ge total interval of the D / A converter 12, while the output voltage U _{11 of} the first D / A converter 11 increases with each step. The clock input of the binary counter of the first D / A converter 11 is connected to the carry output of the binary counter 14 of the second D / A converter 12. The two outputs 18, 19 of the two D / A networks 15, which carry the analog output voltage, are connected to an arithmetic amplifier, which is designed here as a subtracter 20. _{The voltage IT? 0} then results at the output of the subtracter 20, as shown in FIG. 3 in the bottom image.

Zum Ausgleich von Stufenhöhenschwankungen der analogen Ausgangsspannung U₁₁ des ersten D/A-Wandlers 11 infolge von z. B. Toleranzen im D/A-Uetzwerk 15, ist eine Kompensationsvorrichtung 22 vorgesehen, welche das Gesamtintervall des zweiten D/A-Wandlers 12 im Sinne einer Kompensation dieser Stufenhöhenschwankungen beeinflußt." Dabei erfolgt durch die Kompensationsvorrichtung 22 eine Rückkopplung der Ausgangsspannung U _?0 des Subtrahierers auf den zweiten D/A-Wandler 12.To compensate for step height fluctuations in the analog output voltage U _{11 of} the first D / A converter 11 as a result of z. B. tolerances in the D / A network 15, a compensation device 22 is provided, which influences the overall interval of the second D / A converter 12 in the sense of compensating for these step height fluctuations. "The compensation device 22 feeds back the output voltage U _{? 0} of the subtracter to the second D / A converter 12.

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Bei dem Ausführungsbeispiel der Schaltung gemäß Mg. 1 weist dabei die Kompensationsvorrichtung 22 eine die Stufenhöhe der Ausgangsspannung U -.p ^es zweiten D/A-Wandlers 12 variierende Stufenhöhen-Steuerschaltung 23 auf. Darüber hinaus gehört zu der Kompensations-Vorrichtung 22 noch ein Komparator 24, eine Klemmstufe 25 mit Schalter 26 und ein mittels eines Impulses einschaltbarer und über den Kamparator 24 ausschaltbarer Ein-/Ausschalter 27. "Von den beiden Eingängen des Komparators 24 ist der erste, der invertierende Eingang mit einer Bezugsspannlng und der zweite, nichtinvertierende Eingang mit der Spannungsänderung am Ausgang des Subtrahierers 20 belegt. Hierzu ist der invertierende Eingang des Komparators 24 an eine Referenzspannung größer als Null angeschlossen und der nichtinvertierende Eingang des Komparators 24 über einen Kondensator 28 mit dem Ausgang 21 des Subtrahierers 20 verbunden. Der Ausgang des Komparators 24 ist mit der Stufenhöhen-Steuerschaltung 23 der Kompensationsvorrichtung· 22 verbunden. Diese weist einen Auf-/Abzähler 29 mit einer im Vergleich zur Schaltfrequenz des zugeordneten D/A-Wandlers 12 großen Taktfrequenz und ein an den Ausgängen des Auf-/Abzählers 29 angeschlossenes D/ANetzwerk 30 auf. Dabei ist der Zählrichtungs-Eingang ü/D des Auf-/AbZählers 29 mit dem Ausgang des Komparators 24 verbunden, während der Takt- oder clock-Eingang CK des Auf-/AbZählers 29 an einem Taktgenerator 32 angeschlossen ist, der über^den Ein-/Ausschalter 27 mit dem Takt-Eingang verbunden oder von diesem getrennt werden kann. Der Ausgang des D/A-Netzwerkes 30 ist mit dem Referenzspannungseingang des D/A-Netzwerkes 16 des zugeordneten zweiten D/A-Wandlers 12 derart verbunden, daß die Referenzspannung entsprechend der Ausgangsspannung des D/A-Netzwerkes 30 verändert wird. Der Schalter 26 der Klemmstufe 25, der hier als Transistor 26 ausgebildet ist, verbindet den zweiten, nichtinvertierenden Eingang des Komparators 24 mit Nullpotential. In the exemplary embodiment of the circuit according to Mg. 1 the compensation device 22 has a step height of the output voltage U -.p ^ es second D / A converter 12 varying step height control circuit 23. It also belongs to the compensation device 22 still a comparator 24, a clamping stage 25 with switch 26 and a switchable by means of a pulse and on / off switch 27, which can be switched off via the comparator 24. "From the two inputs of the comparator 24 is the first, the inverting input with a reference voltage and the second, non-inverting input with the voltage change at the output of the subtracter 20 proven. For this purpose, the inverting input of the comparator 24 is connected to a reference voltage greater than zero and the non-inverting input of the comparator 24 via a capacitor 28 to the output 21 of the subtracter 20 connected. The output of the comparator 24 is connected to the step height control circuit 23 of the compensation device 22. This has an up / down counter 29 with a clock frequency that is high compared to the switching frequency of the associated D / A converter 12 and one on D / A network 30 connected to the outputs of the up / down counter 29. The counting direction input is ü / D of the up / down counter 29 to the output of the comparator 24 connected, while the clock or clock input CK of the Up / down counter 29 is connected to a clock generator 32 is that via ^ the on / off switch 27 with the clock input can be connected or disconnected from it. The output of the D / A network 30 is connected to the reference voltage input of the D / A network 16 of the associated second D / A converter 12 connected in such a way that the reference voltage accordingly the output voltage of the D / A network 30 is changed. The switch 26 of the clamping stage 25, here is designed as a transistor 26, connects the second, non-inverting input of the comparator 24 to zero potential.

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^ε·^Νγ· ^ε ^Νγ

Der Ein-/Ausschalter 27 der Kompensationsvorrichtung 22 ist als Flip-Flop 36 ausgebildet. Der Setz- oder Set-Eingang des Flip-Flops 36 ist mit dem Übertrag- oder carry-Ausgang des BinärZählers 14 des zweiten D/A-Wandlers 12, der Rücksetz- oder Reset-Singang ist mit Ausgang des Komparators 24, der Q-Ausgang ist mit dem Steuereingang des Schalters 26 der Klemmstufe 25, also mit der Basis des Transistors 26, und der Q-Ausgang ist mit dem zweiten Eingang eines logischen UND-Gatters 31 verbunden, das zwischen dem Ausgang des Taktgenerators 32 und dem clock-Eingang CK des Auf-/Ab Zählers 29 angeordnet ist. Yiie bereits erwähnt, hat der Auf-/Abzähler 29 eine im Vergleich zur Schaltfrequenz des zweiten D/A-v/andlers 12· große Taktfrequenz. Diese Taktfrequenz wird von dem Taktgenerator 32 bestimmt. Um diesen Taktgenerator 32 mehrfach ausnutzen zu ■ können, ist dessen Ausgang über einen Frequenzteiler 33-an den clock-Eingang des Binärzählers 14 des zweiten D/A-Wandlers 12 angeschlossen. Der Frequenzteiler 33 weist ein Teilerverhältnis auf, das um die Zahl 1 größer ist als die Stufenoder Bit-Zahl des zweiten D/A-Wandlers 12. Zur Eingabe des Digitalmusters in die erfindungsgemäße Schaltung ist ein willkürlich schließbarer Schalter 34 zwischen dem clock-Eingang des Binärzählers 14 und dem Ausgang des Frequenzteilers 33 angeordnet. Der Takt- oder clock-Eingang des Binärzählers 14 des zweiten D/A-Wandlers 12 bildet somit den Eingang der D/A-Umsetzschaltung, während der Ausgang 21 des Subtrahierers 20 noch mit einer Integrationsstufe oder einem Tiefpaß 35 verbunden ist, dessen Ausgang den Ausgang der D/A-Umsetzschaltung bildet.The on / off switch 27 of the compensation device 22 is designed as a flip-flop 36. The set input of the flip-flop 36 is connected to the carry or carry output of the binary counter 14 of the second D / A converter 12, the reset or reset input has an output of the comparator 24, the Q output is connected to the control input of the switch 26 of the clamping stage 25, so with the base of the transistor 26, and the Q output is with the second input of a logical AND gate 31 connected between the output of the clock generator 32 and the clock input CK of the up / down counter 29 is arranged. Yiie already mentioned, the up / down counter 29 has a clock frequency which is high compared to the switching frequency of the second D / A converter 12. This clock frequency is determined by the clock generator 32. To use this clock generator 32 multiple times ■ can, its output is via a frequency divider 33-on the clock input of the binary counter 14 of the second D / A converter 12 connected. The frequency divider 33 has a division ratio which is greater by the number 1 than the steps or Bit number of the second D / A converter 12. To input the digital pattern into the circuit according to the invention, a Arbitrarily closable switch 34 between the clock input of the binary counter 14 and the output of the frequency divider 33 arranged. The clock input of the binary counter 14 of the second D / A converter 12 thus forms the input of the D / A conversion circuit, while the output 21 of the subtracter 20 is still with an integration stage or a low-pass filter 35 is connected, the output of which forms the output of the D / A conversion circuit.

Die Wirkungsweise der vorstehend beschriebenen erfindungsgemäßen D/A-Umsetzschaltung ist wie folgt:The mode of action of the above-described inventive D / A conversion circuit is as follows:

Der η-stufige Binärzähler 13 erzeugt mit dem D/A-Netzwerk 2ⁿ verschiedene Ausgangspegel mit ansteigender Spannung TJThe η-stage binary counter 13 generates with the D / A network 2 ⁿ different output levels with increasing voltage TJ

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"bei ansteigender xsinärzahl oder Stufenschrittzahl (oberes Bild in Fig. 3). Der m-stufige Binärzähler 14 erzeugt mit den Invertern 17 und dem D/A-Netzwerk 16 2^m verschiedene Ausgangspegel mit abfallender Spannung U .„ bei ansteigender Binärzahl oder Stufenschrittzahl (mittleres Bild in Fig. 3). Durch Subtraktion der beiden Spannungen TJ _ΛΛ und"with increasing binary number or step number (upper picture in Fig. 3). The m-stage binary counter 14 generates 2 ^m different output levels with inverters 17 and the D / A network 16 with decreasing voltage U." with increasing binary number or step number ( middle picture in Fig. 3. By subtracting the two voltages TJ _ΛΛ and

a ι ιa ι ι

U₁₂ entsteht bei richtiger Referenzspannung an dem D/ANetzwerk 16 am Ausgang des Subtrahierers 20 die Spannung U pn ^mit 2^ ^verschiedenen Pegeln und ansteigender Monotonie bei ansteigender Binärzahl bzw. Stufenschrittzahl (unteres Bild in fig. 3). Dabei wird der Binärzähler 14 bei geschlossenem Schalter 34 über den Frequenzteiler 33 von dem Taktgenerator 32 angesteuert und inrn-Stufen fortgeschaltet. Der m+1-te Impuls des Taktgenerators 32 setzt den Binärzähler 14 jeweils wieder zurück und erzeugt am Übertragoder carry-Ausgang des Binärzählers 14 jeweils einen Schältimpuls für den Binärzähler 13 des ersten D/A-Wandlers 11. Dieser Impuls setzt gleichzeitig das Flip-Flop 36. Dadurch wird die Klemmstufe 25, die die Spannung am nichtinvertierenden Eingang des Komparators 24 auf Null gehalten hat, gesperrt. Nunmehr wird im Komparator 24 die Spannungs&nderung"der Ausgangs spanirung U p_f. des Subtrahierers 20 mit der Referenzspannung U „ verglichen. Die Referenzspannung U »ist gleich der mittleren Stufenhöhe der Ausgangsspannung U pn a^m Subtrahierer 20 eingestellt. Der Komparator 24 steuert die Zählrichtung des. Auf-/Abzählers 29 der nunmehr über das UND-Gatter 31 Impulse vom Taktgenerator 32 erhält, da mit Setzen des Flip-Flops 36 dessen Q-Ausgang H-Signal aufweist. Ist die Spannungsänderung der Ausgangsspannung U go» ^a^-^so praktisch die Stuferihöhe der Ausgangsspannung U pQ, gegenüber dem vorherigen Pegel klein oder negativ, so schaltet der Komparator 24 den Auf-/Abzähler 29 in Zählrichtung "aufwärts". Mit jedem Impuls des Taktgenerators 32 zählt der Auf-/Abzähler 29 aufwärts, wodurch die Referenzspannung am Eingang des D/A-iletzwerkes 16 erhöht wird. DiesWith the correct reference voltage at the D / A network 16 at the output of the subtracter 20, U ₁₂ ^{results in the voltage U pn with} 2 ^ ^ different levels and increasing monotony with increasing binary number or step number (lower picture in Fig. 3). When the switch 34 is closed, the binary counter 14 is controlled by the clock generator 32 via the frequency divider 33 and is incremented in steps. The m + 1th pulse of the clock generator 32 resets the binary counter 14 again and generates a switching pulse for the binary counter 13 of the first D / A converter 11 at the carry or carry output of the binary counter 14. Flop 36. As a result, the clamping stage 25, which has kept the voltage at the non-inverting input of the comparator 24 at zero, is blocked. The voltage change "of the output voltage U p _f . Of the subtracter 20 is now compared with the reference voltage U" in the comparator 24. The reference voltage U "is set equal to the mean step height of the output voltage U pn a ^m subtractor 20. The comparator 24 controls the counting direction . the up / down counter which now receives 29 via the AND-gate 31 pulses from the clock generator 32, as with setting of the flip-flop 36 has its Q output high signal is the voltage change of the output voltage U go ^"a. ^ - ^so practically the level of the output voltage U pQ, small or negative compared to the previous level, the comparator 24 switches the up / down counter 29 in the “up” counting direction Reference voltage is increased at the input of the D / A network 16. This

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wird solange fortgesetzt, bis die öpannungsänderung der Ausgangsspannung U_apo ^{von dem} Komparator 24 als zu groß erkannt wird. Der Komparator 24 schaltet dann die Zählrichtung des Auf-/Ab zähle rs 29 um, und zvvar auf "abwärts". Nach dem ersten Abwärtsschritt wird die Referenzspannung des D/A-Netzwerkes 16 verringert,und der Komparator 24 erkennt die Spannungsänderung der Ausgangsspannung U „„ wieder als zu klein. Damit wechselt wiederum das Richtungssignal für den Auf-/Abzähler 29 auf "aufwärts". Die positive Flanke des Richtungssignals nach "aufwärts" setzt über den fe.eset--3ingang R das Flip-Flop 36 zurück. Dadurch nimmt der Q-Ausgang des Flip-Flops 36 I-Signal an und der Takt des Auf-/Ab Zählers 29 wird durch das UliD-G-atter 31 gesperrt. Zugleich nimmt der ζ-Ausgang des Flip-Flops 36 wieder Η-Signal an, so daß der Transistor 26 leitend wird und den nichtinvertierenden Ausgang des Komparators 24 mit Nullpotential verbindet. Mit Sperren des Auf-/Abzählers 29 wird die Referenzspannung am Eingang des D/A-üIetzwerkes 16 nicht mehr verändert.continues as long until the öpannungsänderung the output voltage U _a po ^{from the} comparator 24 recognized as too large. The comparator 24 then switches the counting direction of the up / down counting rs 29, and zvvar to "down". After the first downward step, the reference voltage of the D / A network 16 is reduced, and the comparator 24 detects the voltage change in the output voltage U "" again as too small. This in turn changes the direction signal for the up / down counter 29 to "up". The positive edge of the direction signal to "up" resets the flip-flop 36 via the fe.eset - 3input R. As a result, the Q output of the flip-flop 36 assumes the I signal and the clock rate of the up / down counter 29 is blocked by the UliD-G atter 31. At the same time, the ζ output of the flip-flop 36 again assumes the Η signal, so that the transistor 26 becomes conductive and connects the non-inverting output of the comparator 24 to zero potential. When the up / down counter 29 is blocked, the reference voltage at the input of the D / A network 16 is no longer changed.

Erkennt der Komparator 24 die Spannungsänderung der Ausgangsspannung U pn ^am Ausgang des Subtrahierers 20 sofort als zu klein, so wird der Auf-/Abzähler 29 in Abwärtsrichtung zählen, wodurch die Referenzspannung am Eingang des D/A-ITetzwerkes 16 zunehmend verringert wird, bis der Komparator 24 die Spannungsänderung der Ausgangsspannung U p₀" als zu klein-erkennt. Das Richtungssignal wechselt nunmehr wieder in Richtung "aufwärts" und die Flanke dieses Richtungssignals setzt wie im vorhergehenden Fall das Flip-Flop 36 zurück.If the comparator 24 immediately recognizes the voltage change in the output voltage U pn ^{at the} output of the subtracter 20 as too small, the up / down counter 29 will count in the downward direction, whereby the reference voltage at the input of the D / A-IT network 16 is increasingly reduced until the Comparator 24 detects the voltage change in output voltage U p ₀ "as too small. The direction signal now changes again in the" upward "direction and the flank of this direction signal resets flip-flop 36 as in the previous case.

Bei der erfindungsgemäßen Schaltung wird also jeweils nach Umschalten des D/A-Wandlers 11 die Sρannungsanderung der Ausgangsspannung U _2Q des Subtrahierers 20 mit einer mittleren Stufenhöhe der Ausgangsspannung U pn verglichen undIn the circuit according to the invention, after switching over the D / A converter 11, the change in voltage of the output voltage U _{2Q of} the subtracter 20 is compared with an average step height of the output voltage U pn and

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auf diesen Wert eingestellt. Dieses erfolgt jeweils auf der ersten Schaltstufe des zweiten D/A-Wandlers 12. In dem verbleibenden Teil des Gesamtintervalls des D/AWandlers 12 wird dann der über die Referenzspannung eingestellte Gesamtspannungshub des zweiten D/A-Y/andlers 12 mit der Genauigkeit dieses Y/andlers geteilt. Die Taktfrequenz des Taktgenerators 32 ist so hoch gewählt, daß die Einstellzeit sehr kurz ist gegenüber der Verweilzeit der Schaltung auf einem Pegel der Ausgangsspannung TJ_n?0. Am Ausgang der Schaltung, hinter dem Tiefpaß 35_}steht dann eine Spannung an, die monoton mit der Anzahl der gewählten Impulse ansteigt. Die Quantisierung dieser Spannung entspricht nahezu der eines (m+l)-Bit-D/A-Umsetzers, wobei an die einzelnen D/A-Wandler 11,12 nur .die.Anforderungen gestellt werden, die ihren eigenen Bit-Zahlen entsprechen. set to this value. This takes place in each case on the first switching stage of the second D / A converter 12. In the remaining part of the total interval of the D / A converter 12, the total voltage swing of the second D / AY converter 12 set via the reference voltage is then set with the accuracy of this Y converter divided. The clock frequency of the clock generator 32 is selected to be so high that the setting time is very short compared to the dwell time of the circuit at the level of the output voltage TJ _{n? 0} . At the output of the circuit, behind the low-pass filter 35 _}, there is then a voltage which increases monotonically with the number of selected pulses. The quantization of this voltage corresponds almost to that of an (m + 1) -bit D / A converter, the individual D / A converters 11, 12 only having to meet their own bit numbers.

Das in Fig. 2 dargestellte zweite Ausführungsbeispiel der erfindungsgemäßen Schaltung zum Umsetzen eines Digitaläusters in eine Analogspannung unterscheidet sich von dem vorstehend beschriebenen Ausführungsbeispiel nur hinsichtlich der Kompensationsvorrichtung 122. Insoweit Bauteile in beiden Ausführungsbeispielen übereinstimmen, sind sie mit gleichen Bezugszahlen, die jedoch in Fig'. 2.um 100 erhöht sind, versehen. Die entsprechende Beschreibung zu dem ersten Ausführungsbeispiel gemäß Pig. 1 gilt insoweit auch liier sinngemäß.The illustrated in Fig. 2 second embodiment of the circuit according to the invention for converting a digital model in an analog voltage differs from the exemplary embodiment described above only in terms of of the compensation device 122. To the extent that components in the two exemplary embodiments match, they are with the same reference numerals, but in Fig '. 2nd at 100 are increased, provided. The corresponding description of the first embodiment according to Pig. 1 applies in this respect also liier analogously.

Bei diesem Ausführungsbeispiel weist die Kompensationsvorrichtung 122 eine das Stufenintervall des zweiten D/AWandlers 112 variierende Stufenintervall-Steuer schaltung 14-0 auf. Die Stufenintervall-Steuerschaltung 140 hat einen an dem Takt- oder clock-Eingang des Binärzählers 114 des zugeord-r neten zweiten D/A-V/andlers 112 angeschlossenen Impulsgenerator 141, der hier von dem Taktgenerator 132 gebildet ist.In this exemplary embodiment, the compensation device 122 has the step interval of the second D / A converter 112 varying step interval control circuit 14-0. The step interval control circuit 140 has one at the clock input of the binary counter 114 of the associated neten second D / A-V / andlers 112 connected pulse generator 141, which is formed here by the clock generator 132.

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Der Impulsgenerator 141 bzw. der Taktgenerator 132 weist eine im Vergleich zur Schaltfrequenz des zweiten D/A- V/andlers 112 große Impulsfrequenz auf. Auch hier ist_,wie bei dem ersten Ausführungsbeispiel,zwischen dem Taktgenerator 132 und dem Binär-Zähler 114 des zweiten D/A-Wandlers 112 wiederum das logische UND-Gatter 131 angeordnet, dessen zwei-•ter Eingang mit dem Q-Ausgang des Flip-Flops 136 verbunden ist. Der Ausgang des Taktgenerators 132 ist wiederum über den Frequenzteiler 133 und dem willkürlich schließbaren Schalter fl34 an den clock-Eingang des Binär-Zählers 114 des zweiten D/A-Wandlers 112 angeschlossen. Der Ausgang des logischen UND-Gatters 131 und der Ausgang des Schalters 134 sind jeweils mit einem von zwei Eingängen eines logischen ODER-Gatters 142 verbunden, dessen Ausgang unmittelbar an dem clock-Eingang des Binär-Zählers 114 an— geschlossen ist. Ein weiterer Unterschied zu dem Ausführungsbeispiel in Fig. 1 besteht darin, daß der Bezugsspannungseingang des Komparators 124, also dessen invertierender Eingang^nicht an einerReferenzspannung sondern an Nullpotential liegt und die Referenzspannung des D/A-Netzwerkes 116 des zweiten D/A-Wandlers 112 nicht verändert wird, sondern im wesentlichen konstant ist.The pulse generator 141 or the clock generator 132 has one compared to the switching frequency of the second D / A converter 112 high pulse frequency. Here, too, is_ like that first embodiment, between the clock generator 132 and the binary counter 114 of the second D / A converter 112 in turn the logical AND gate 131 is arranged, the second input of which is connected to the Q output of the flip-flop 136 is. The output of the clock generator 132 is again via the frequency divider 133 and the arbitrarily closable Switch fl34 to the clock input of the binary counter 114 of the second D / A converter 112 is connected. The exit of the logical AND gate 131 and the output of the switch 134 are each with one of two inputs logical OR gate 142 connected, the output of which is immediately at the clock input of the binary counter 114 closed is. Another difference from the embodiment in FIG. 1 is that the reference voltage input of the comparator 124, so its inverting input ^ not at a reference voltage but is at zero potential and the reference voltage of the D / A network 116 of the second D / A converter 112 is not is changed, but is essentially constant.

Die Wirkungsweise der Schaltung nach dem Ausführungsbeispiel gemäß Fig. 2 ist wie folgt: The mode of operation of the circuit according to the exemplary embodiment according to FIG. 2 is as follows:

Der Spannungshub des zweiten D/A-Wandlers 112 ist so gewählt, daß die maximale Amplitude der Ausgangsspannung U ₁₁₂ größer ist als die unter Berücksichtigung von Stufenhöhenschwankungen vorkommende größte Stufenhöhe der Ausgangsspannung U₁₁₁ des ersten D/A-Wandlers 111. Mit Schließen des Schalters 134 wird zunächst,in gleicher Weise wie zu Fig. 1 beschrieben, die Spannung U_a-|oo ^am ^^us~ gang des Subtrahierers 120 erzeugt. Nach dem Umschalten des Binär-Zählers 113 des ersten D/A-Wandlers 111 wird in.The voltage swing of the second D / A converter 112 is chosen so that the maximum amplitude of the output voltage U _{112 is} greater than the largest step height of the output voltage U _{111 of} the first D / A converter 111, taking into account step height fluctuations. When the switch is closed 134 is described first in a manner similar to Figure 1, the voltage U _a - |. oo ^ ^us ~ ^on transition of the subtracter 120 generates. After the binary counter 113 of the first D / A converter 111 has been switched over, in.

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gleicher 7/eise das Flip-Flop 136 gesetzt und die Klemmstufe 126 gesperrt. Die nunmehr an iiichtinvertierenden Eingang des -Komparators 124 abliegende Spannungsänderung der Ausgangs spannung TJ „-ipn ^w^-^r<^ ^m^ ^¹¹H verglichen. Die Spannungsänderung ist zu Beginn des Vergleichs stets negativ, so daß am -ausgang des Komparators 124 kein Signal ansteht. Mit Setzen des Flip-Flops 136 nimmt dessen Q-Ausgang Η-Signal an. Damit ist nunmehr d-er Taktgenerator an dem clock-Eingang des Binär-Zählers 114 des zweiten D/ä-Wandlers .112 angeschlossen. Der Binär-Zähler 114 wird nun im schneiden Takt soweit erhöht, bis die Spann.ungsänderung am nichtinvertierenden Eingang des Komparators 124 als positiv erkannt wird. Daß nunmehr am Ausgang des Komparators 124 auftretende Ausgangssignal setzt das Flip-Flop zurück und stoppt damit diesen Vorgang. In den verbleibenden Schrittstufen des zweiten D/A-Wandlers 112 wird dann die Spannungsstufe des ersten D/A-Wandlers 111 gleichmäßig unterteilt. Es entsteht also hier ein größerer Quantisierungsfehler als bei der Schaltung gemäß Fig. 1, jedoch kann auf den zusätzlichen Auf-/Abzähler mit dem zusätzlichen D/A-Netzwerk verzichtet werden.in the same way, the flip-flop 136 is set and the clamping stage 126 is blocked. ^{The voltage change in the output voltage TJ “-ipn w} ^ - ^{r <} ^ ^m ^ ^ ¹¹ H now lying at the non-inverting input of the comparator 124 is compared. The voltage change is always negative at the beginning of the comparison, so that no signal is present at the output of the comparator 124. When the flip-flop 136 is set, its Q output assumes the Η signal. The clock generator is now connected to the clock input of the binary counter 114 of the second D / A converter 112. The binary counter 114 is now incremented in the cut cycle until the voltage change at the non-inverting input of the comparator 124 is recognized as positive. The fact that the output signal now appears at the output of the comparator 124 resets the flip-flop and thus stops this process. In the remaining step steps of the second D / A converter 112, the voltage step of the first D / A converter 111 is then divided equally. A larger quantization error thus arises here than in the circuit according to FIG. 1, but the additional up / down counter with the additional D / A network can be dispensed with.

Die erfindungsgemäße Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung ist nicht auf die vorstehend beschriebenen beiden Ausführungsbeispiele beschränkt. So braucht insbesondere die Anzahl der hintereinander geschalteten und miteinander verknüpf ten.D/A-Y/andler nicht auf zwei beschränkt zu sein, sondern kann vielmehr beliebig groß sein.The circuit according to the invention for converting a digital pattern into an analog voltage is not based on the above described two embodiments limited. So in particular needs the number of those connected in series and linked to each other. D / A-Y / andler not on to be limited to two, but rather can be arbitrarily large.

In Fig. 4 ist die gleiche Schaltungsanordnung wie in Fig. um einen weiteren, dritten D/A-Wandler 243 erweitert. Soweit Bauteile der Schaltung gemäß Fig. 4 mit gleichen Bauteilen in -fc'ig. 2 übereinstimmen, sind diese mit gleichen Bezugszeichen, jedoch um die Zahl 200 erhöht, versehen.In Fig. 4 the same circuit arrangement as in Fig. extended by a further, third D / A converter 243. So far Components of the circuit according to FIG. 4 with the same components in -fc'ig. 2 match, they are identical Reference numerals, but increased by the number 200, provided.

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Der dritte D/A-Wandler 243 weist ebenfalls einen Bjnär-Zähler 24-4 und ein D/A-Netzwerk 245 auf. Die Ausgänge des Binärzählers 244 sind dabei unmittelbar mit dem 7:/A-Netzwerk 245 verbunden. Anzumerken bleibt, daß grundsätzlich die in der Wandlerzahl geradzahligen und ungeradzahligen D/A-~.,andler jeweils gleichartig aufgebaut sind. Die über den Subtrahierer 220 verknüpften analogen Ausgar.gsspannungen der beiden D/A-Wandler 211-und-212 werden in einer Additionsstufe 246 mit der anologen Ausgangsspannung des dritten D/A-Wandlers 243 verknüpft. Die Ausgangsspannung eier Additionsstufe wird einem Tiefpaß 235 zugeführt, dessen Ausgang den Ausgang der D/A-Umsetzschaltung bildet. Dem dritten D/A-Wandler 243 ist wiederum eine Kompensationsvorrichtung 222' zugeordnet, die identisch der Kompensationsvorrichtung 222 für den zweiten D/A-Wandler ist. Zur Einsparung von Bauteilen ist der Taktgenerator für beide Kompensationsvorrichtungen 222 und 222' nur einmal vorhanden. Im Gegensatz zu dem Ausführungsbeispiel in Figur 2 ist nunmehr der dritte D/A-Wandler 243 mit dem willkürlich schließbaren Schalter 234 verbunden und der clock-Eingang des Binär-Zählers 214 des zweiten D/A- Wandlers 212 über das ODER-Gatter 242 mit dem carry-Ausgang des Binär-Zählers 244 des dritten D/A-Wandlers verbunden. Ansonsten ist der Aufbau und die Wirkungsweise der D/A- Umsetzschaltung gemäß Fig. 4 die gleiche wie zu Fig. 2 beschrieben, so daß auf die^dortigen Ausführungen..verwiesen wird. Insges~amt weist die D/A-Umsetζschaltung eine feinere Stufung auf als die gemäß Fig. 2,bei geringerer Anforderung an die Linearität der einzelnen D/A-Wandler 211, 212 und 243· Die Anzahl der verwendeten D/A-Wandler kann beliebig erhöht werden, wobei der clock-Eingang des Binär-Zählers des in der" Wandlerzahl höchsten D/A-Wandlers den Eingang der D/A-Umsetzschaltung bildet und mit dem willkürlich schließbarem Schalter 234 verbunden ist. Mit 247 ist der Aus-The third D / A converter 243 also has a Bjnär counter 24-4 and a D / A network 245. The exits of the binary counter 244 are directly connected to the 7: / A network 245 connected. It should be noted that basically the even-numbered and odd-numbered converters in the number of converters D / A- ~., Andler are each constructed in the same way. The analog output voltages linked via the subtracter 220 of the two D / A converters 211-and-212 are shown in an addition stage 246 is linked to the analog output voltage of the third D / A converter 243. The output voltage eier addition stage is fed to a low-pass filter 235, whose output forms the output of the D / A conversion circuit. The third D / A converter 243 is again one Compensation device 222 'assigned, which is identical to the compensation device 222 for the second D / A converter is. In order to save components, the clock generator is only required once for both compensation devices 222 and 222 ' available. In contrast to the embodiment in Figure 2, the third D / A converter 243 is now with the Arbitrarily closable switch 234 connected and the clock input of the binary counter 214 of the second D / A converter 212 is connected via the OR gate 242 to the carry output of the binary counter 244 of the third D / A converter. Otherwise the structure and the mode of operation of the D / A conversion circuit according to FIG. 4 is the same as that described for FIG. 2, so that reference is made to the statements made there will. Overall, the D / A conversion circuit has a finer one Stepping up than that according to FIG. 2, with lower demands on the linearity of the individual D / A converters 211, 212 and 243 · The number of D / A converters used can be increased as required, using the clock input of the binary counter the D / A converter with the highest number of converters forms the input of the D / A conversion circuit and with the arbitrary closable switch 234 is connected. With 247 the exit

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gang des D/A-Netzwerkes 245 und mit 248 der Ausgang der Additionsstufe 246 bezeichnet.output of the D / A network 245 and with 248 the output of the Addition stage 246 designated.

In gleicher Weise kann auch die Wandlerzahl in der Schaltung gemäß Mg. 1 "beliebig erhöht werden. Auch hier sind die D/A-V/andler geradzahliger Ordnung und die D/A-Wandler ungeradzahliger Ordnung gleich aufgebaut. Die Verknüpfung der analogen Ausgangsspannungen aufe-inanderf olgender D/AWandler erfolgt dann auch hier abwechselnd über einen Subtrahierer und eine Additionsstufe.In the same way, the number of converters in the circuit according to Mg. 1 ″ can also be increased as desired the D / A converters of the even order and the D / A converters odd-numbered order constructed identically. The linking of the analog output voltages in consecutive D / A converters then also takes place here alternately via a subtracter and an addition stage.

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Claims

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PatentansprücheClaims

1. Schaltung zum Umsetzen eines Digitalmusters in eine Analogspannung, gekennzeichnet durch mindestens zwei D/A-Wandler (11,12;111,112;211,212,243) mit über ihr G-e samt int ervall gestuftem Spannungshub, wobei das Gesamtintervall des in der Wandlerzahl höherwertigen D/A-Wandlers(i2;112;212,243) einem Stufenschritt des jeweils unmittelbar vorherigen, in der Wandlerzahl niedrigeren D/A-Wandlers (11;111;211,212) entspricht und durch mindestens eine das Gesamtiritervall des jeweils höherwertigen D/A-Wandlers (12; 11'2;212, 243) im Sinne einer Kompensation der Stufenhöhenschwankungen des jeweils unmittelbar vorherigen niedrigeren D/A- Wandlers(i1;111;211,212) beeinflußende Kompensationsvorrichtung (22; 122; 222,222'). 1. Circuit for converting a digital pattern into a Analog voltage, characterized by at least two D / A converters (11,12; 111,112; 211,212,243) with a voltage swing stepped over its G-e including an interval, where the total interval is the most significant in the number of transducers D / A converter (i2; 112; 212,243) one step of the immediately preceding D / A converter with a lower number of converters (11; 111; 211,212) and by at least one the total interval of the higher-order D / A converter (12; 11'2; 212, 243) in the sense of a compensation of the step height fluctuations of the respective immediately preceding lower D / A converter (i1; 111; 211,212) influencing compensation device (22; 122; 222,222 ').

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Kompensationsvorrichtung (22) eine die Stufenhöhe des höherwertigen D/A-Wandlers(i2)yar-iierende Stufenhöhen-Steuerschaltung (23) aufweist.2. Circuit according to claim 1, characterized in that that the compensation device (22) yar-iizing the step height of the higher-order D / A converter (i2) Having step height control circuit (23).

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3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Kompensationsvorrichtung (122; 222,222') eine das Stufenintervall des höherwertigen D/A-'.Yandlers (112;212,243) variierende Stufenintervall-Steuerschaltung (140;240,240') aufweist.3. Circuit according to claim 1, characterized in that that the compensation device (122; 222,222 ') one the step interval of the more significant D / A - '. Yandlers (112; 212,243) varying step interval control circuit (140; 240,240 ').

4. Schaltung nach einem der Ansprüche 1-3» dadurch gekennzeichnet, daß {jeder D/A-Y/^randler ( 11, 12;111,112;211,212,243) einen Binär-Zähler (13,14;113,114; 213,214,244) mit zugeordnetem D/A-Hetzwerk (15,16;115,116; 215,2ί6,245) aufweist,, daß der Takteingang des Binär-Zählers (13; 113;213,214) des jeweils in der '«andlerzahl niedrigeren D/A-Y/andlers (11 ; 112;211,212) an dem Übertrag-Ausgang des Binär-Zählers (14;114;214,244) des unmittelbar nachfolgenden, in der V/andlerzahl höherwertigen D/A-Wandlers (12; 112;212,243) angeschlossen ist, daß -' die Netzwerk-Ausgänge (18,19;118,119;218,219,247) aufeinanderfolgender : D/A-^Yandler ( 11 ,12; 111,11 2; 211 , 212, 243) über mindestens einen Rechenverstärker (20; 120;220,246) im Sinne einer Addition und/oder Subtraktion verknüpft sind und daß die Kompensationsvorrichtur]g (22; 122;222, 222') den Ausgang des zugeordneten Rechenverstärkers (20; 120;220,246) auf den. jeweils mit dem Eingang dieses Rechenverstärkers (20;120;220,246) verbundenen höherwertigen D/A-Wandlers (12; 112;212,243) rückkoppelt.4. Circuit according to one of claims 1-3 »characterized in that {each D / AY / ^r andler (11, 12; 111,112; 211,212,243) a binary counter (13,14; 113,114; 213,214,244) with an assigned D / A Network (15,16; 115,116; 215,2ί6,245) has, that the clock input of the binary counter (13; 113; 213,214) of the D / AY / andler (11; 112; 211,212) is connected to the carry output of the binary counter (14; 114; 214,244) of the immediately following D / A converter (12; 112; 212,243) of higher value in the V / andler number, that - 'the network outputs (18,19; 118,119; 218,219,247) consecutive: D / A- ^ Yandler (11, 12; 111,11 2; 211, 212, 243) via at least one arithmetic amplifier (20; 120; 220,246) in the sense of an addition and / or subtraction are linked and that the compensation device] g (22; 122; 222, 222 ') the output of the associated processing amplifier (20; 120; 220,246) to the. each with the input of this computing amplifier (20; 120; 220,246) connected higher-order D / A converter (12; 112; 212,243) is fed back.

5. Schaltung" nach einem der Ansprüche 1 -4, dadurch gekennzeichnet, daß die ungeradzahligen D/A-Wandler (11;111;211,243) eine über ihr Gesamtintervall mit jedem Stufenschritt zunehmende Ausgangsspannung' und die geradzahligen B/A-Wandler (12;112;212) eine über ihr G-esamtintervall mit jedem Stuf ens chrit-t abnehmende Ausgangs spannung auf v/eisen.5. circuit "according to any one of claims 1 -4, characterized characterized in that the odd-numbered D / A converters (11; 111; 211,243) one over their entire interval output voltage increasing with each step and the even-numbered B / A converters (12; 112; 212) one over their total interval with each step decreasing output voltage on v / iron.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgänge der geradzahligen D/A-6. Circuit according to claim 5, characterized in that that the outputs of the even-numbered D / A

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Wandler (12;112;212) über Inverter (17;117;217) mit dem zugeordneten D/A-Netswerk (16;116;216) verbunden sind und daß der jeweils mit dem/geradzahligen D/A-Vvandler (12; 112;212) verbundene Rechenverstärker ein Subtrahierer (20; 120;220) ist.Converter (12; 112; 212) via inverter (17; 117; 217) with the associated D / A network (16; 116; 216) are connected and that the in each case with the / even-numbered D / A converter (12; 112; 212) connected operational amplifier is a subtracter (20; 120; 220).

7. Schaltung nach einem der Ansprüche 4-6, dadurch gekennzeichnet, daß d'ie Kompensationsvorrichtung (22;122;222,222·) einen Komparator (24;124;224, 224') »aufweist an dessen erstem Eingang eine Bezugsspannung und an dessen zweitem Eingang die Spannungsänderung am Ausgang (21;121;221,248) des zugeordneten Reehenverstärkers (20;120;22o,246) liegt und vorzugsweise daß der zweite Eingang des Komparators (24;124;224,224') über einen Kondensator (28;128;228,228') mit dem Ausgang (21 j 121;221,248) des zugeordneten Rechenverstärkers (20; 120;220,246) verbunden ist.7. Circuit according to one of claims 4-6, characterized in that d'ie compensation device (22; 122; 222,222 ·) a comparator (24; 124; 224, 224 ') »has a reference voltage at its first input and the voltage change at its second input at the output (21; 121; 221, 248) of the associated line amplifier (20; 120; 22o, 246) and preferably that the second input of the comparator (24; 124; 224,224 ') via a capacitor (28; 128; 228,228 ') to the output (21 j 121; 221,248) of the associated computing amplifier (20; 120; 220,246) is connected.

8. Schaltung nach Anspruch 7, dadurch gekennz ei chne t, daß die Kompensationsvorrichtung (22; 122;222,222») eine Klemmstufe (25;125;225,225')mit"einem vorzugsweise als Transistor (26;126;226,226') ausgebildeten steuerbaren Schalter aufweist, welcher den zweiten Eingang des Komparators (24;124;224,224') mit Uullpotential verbindet.8. A circuit according to claim 7, characterized in that the compensation device (22; 122; 222,222 ») a clamping step (25; 125; 225,225 ') with" a preferably designed as a transistor (26; 126; 226,226 ') has controllable switch, which the second input of the comparator (24; 124; 224,224 ') with Uullpotential connects.

9. Schaltung nach Anspruch 8, da-durch gekennzei chnet, daß die Kompensationsvorrichtung (22; 122;222,222') einen mittels eines Impulses einschaltbaren und über den Komparator (24;124;224,224') ausschaltbaren Ein-/Ausschalter (27;127;227,227^!) aufweist. 9. Circuit according to claim 8, characterized in that the compensation device (22; 122; 222,222 ') has an on / off switch (27; 127) that can be switched on by means of a pulse and switched off via the comparator (24; 124; 224, 224') ; 227,227 ^! ).

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Ein-/A.usschalter (27; 127;227,227') als Flip-Flop (36;136;236,236^f) ausgebildet ist,dessen10. A circuit according to claim 9, characterized in that the on / off switch (27; 127; 227,227 ') is designed as a flip-flop (36; 136; 236,236 ^f ), whose

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Set-iingang mit den Übertrag-Ausgang des Binärzählers (14;114;214,244) des zugeordneten D/k- V/andlers (12; 112; 212,243)»dessenHfcksetz-^ingang mit dem Ausgang des Komparators (24;124;224,224') und dessen ^-Ausgang mit dem Steuereingang des Schalters (26;126;226,226') der Klemm- ?. stufe (25; 125;225,225' ), vorzugsweise mit der Basis des Transistors (26;126;226,226') der Klemmstufe (25;125; 225, 225' )j verbunden ist.Set input with the carry output of the binary counter (14; 114; 214, 244) of the assigned D / K converter (12; 112; 212, 243) »whose output with the output of the comparator (24; 124; 224, 224 ') ) and its ^ output with the control input of the switch (26; 126; 226,226 ') of the clamping ?. stage (25; 125; 225,225 '), preferably with the base of the transistor (26; 126; 226,226') of the clamping stage (25; 125; 225, 225 ') j is connected.

11. Schaltimg nach einem der Ansprüche 4-10, dadurch gekennzei chne t, daß der Takteingang des letzten, in der Wandlerzahl höchsten Wandlers (12;112; 243) den Eingang der D/A-Umsetzschaltung bildet und daß dieser über einen willkürlich schließbaren Schalter (34;134;234) mit dem Ausgang eines Taktgenerators (32;123;232) verbunden ist.11. Schaltimg according to one of claims 4-10, characterized in that the clock input of the last converter (12; 112; 243) forms the input of the D / A conversion circuit and that this via an arbitrarily closable switch (34; 134; 234) is connected to the output of a clock generator (32; 123; 232).

12. Schaltung nach einem der Ansprüche 4- 11, dadurch gekennzeichnet^ daß der Ausgang des letzten Rechenverstärkers (20 j 120}246) mit einer Integrationsstufe, vorzugsweise einem Tiefpaß (35^135;235), verbunden ist, deren Ausgang den Ausgang der D/A-Umsetzsclialtung bildet.12. Circuit according to one of claims 4- 11, characterized ^ that the output of the last Computing amplifier (20 j 120} 246) connected to an integration stage, preferably a low-pass filter (35 ^ 135; 235) whose output is the output of the D / A conversion circuit forms.

13. Schaltung nach ^A _nSp_ruch 2 und einem der Ansprüche 4 - 12, dadurch gekennzeichnet, daß die Stufenhöhen-Steuerschaltung (23) einen Auf-/Abzähler (29) mit einer im Vergleich zur Schaltfrequenz des zugeordneten D/A-Wandlers (12) großen Taktfrequenz aufweist, dessen Ausgänge mit einem D/A-Netzwerk (30) verbunden sind und dessen Zählrichtungseingang an dem Ausgang des Kdmparators (24) angeschlossen ist, daß an dem "Bezugsspannungseingang des Komparators (24) eine von Hull abweichende Referenzspannung liegt und daß der Ausgang des ü/A-ITetzwerkes des Auf-/Abzählers (29) an dem lieferen zspannungseingang des B/A-Netzwerkes (16) des zugeordneten ^{13. A} circuit according to _{A nS} p _r uch 2 and one of claims 4 - 12, characterized in that the step height control circuit (23) has an up / down counter (29) with a compared to the switching frequency of the associated D / A converter (12) has high clock frequency, the outputs of which are connected to a D / A network (30) and whose counting direction input is connected to the output of the Kdmparator (24) that at the "reference voltage input of the comparator (24) a reference voltage deviating from Hull lies and that the output of the U / A IT network of the up / down counter (29) to the supply z voltage input of the B / A network (16) of the assigned

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D/A-"#andlers( 12) in einer deren Üeferenzspn-inung beeinflussenden V/eise angeschlossen ist.D / A - "# andlers (12) in one that influences their reference voltage V / e is connected.

14. Schaltung nach Anspruch 13, dadurch gekennz e i c h η e t, daß der Takt-üngang des Auf-/Ab Zählers (29) mit dem Taktgenerator (32) verbunden ist. und daß zwischen dem Taktgenerator (32) und dem Takt-Eingang des Binär-Zählers (14) des in der Tvand 1 erzähl höchsten D/A-7,^randlers (12) ein Frequenzteiler (''33) mit einem Teilerverhältnis angeordnet ist, das gloich oder größer ist als die um 1 erhöhte Stufenzahl dieses D/A-wandlers (12). .14. A circuit according to claim 13, characterized in that the clock input of the up / down counter (29) is connected to the clock generator (32). and that between the clock generator (32) and the clock input of the binary counter (14) of the highest D / A-7, ^r andler (12) told in the Tvand 1, a frequency divider ('' 33) with a division ratio is arranged , which is global or greater than the number of stages of this D / A converter increased by 1 (12). .

15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, daß der Auf-/Abzähler (29) über den Ein-/Ausschalter (27) ein- und abschaltbar ist und vorzugsweise daß zwisehen dem Taktgenerator (32) und dem Auf-/Abzähler (29) ein logisches UND-Gatter (31) angeordnet ist, dessen zweiter Eingang mit dem Q-Ausgang des Flip-Flops (36) verbunden ist.15. Circuit according to claim 14, characterized in that that the up / down counter (29) can be switched on and off via the on / off switch (27) and preferably that between the clock generator (32) and the Up / down counter (29) a logical AND gate (31) is arranged whose second input is connected to the Q output of the flip-flop (36).

16. Schaltung nach einem der Ansprüche 3-12, dadurch gekenn ζ ei chne t, daß die Stufenintervall-Steuerschaltung (140; 240,240') einen an dem Takt-. Eingang des Binär-Zählers (114;214,244) des zugeordneten D/A-Wandlers (112;212,243) angeschlossenen Impulsgenerator (141";232) mit einer im Vergleich zur Schaltfrequenz des D/A-^¥andlers (112;212,243) großen Impulsfrequenz aufweist und daß der Bezugsspannungseingang des !Comparators (124;224,224') an Nullpotential liegt.16. Circuit according to one of claims 3-12, characterized in that the step interval control circuit (140; 240,240 ') one on the clock. Input of the binary counter (114; 214,244) of the associated D / A converter (112; 212,243) connected pulse generator (141 "; 232) with a compared to the switching frequency of the D / A- ^¥ andlers (112; 212,243) large pulse frequency and that the reference voltage input of the comparator (124; 224,224 ') is at zero potential.

17. Schaltung nach Anspruch 16, dadurch gekennz ei c h η et, daß zwischen dem Impulsgen ο rat or (14T.; 232) und dem 3inär-Zähler (114;214,244) des zugeordneten D/A-Wandlers (112;212,243) ein logisches UND-Gat-17. A circuit according to claim 16, characterized in that between the pulse gene ο rat or (14T .; 232) and the 3-binary counter (114; 214,244) of the assigned D / A converter (112; 212,243) a logical AND gate

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ter (131;231»231') angeordnet ist, dessen zweiter Eingang mit dem Q-Ausgang des Flip-Flops (136;236,236') verbunden ist.ter (131; 231 »231 ') is arranged, whose second input to the Q output of the flip-flop (136; 236,236 ') connected is.

18. Schaltung nach Anspruch 17, dadurch gekennzeichnet, daß der Impulsgenerator (141,232) von dem Taktgenerator (132;232) gebildet ist, daß zwischen dem Taktgenerator (132;232) und· dem Takt-Eingang des letzten, in der Wandlerzahl höchsten D/A-Vv'andlers ( 112; 243J ein Frequenzteiler (133;233) mit einem Teilerverhältnis angeordnet -ist, das gleich oder größer ist als die um 1 erhöhte Stufenzahl des letzten D/A-Wandlers (112;243).18. Circuit according to claim 17, characterized in that that the pulse generator (141,232) is formed by the clock generator (132; 232) that between the clock generator (132; 232) and · the clock input of the last D / A converter (112; 243J a frequency divider (133; 233) with a division ratio arranged -is, which is equal to or greater than the number of stages of the last D / A converter increased by 1 (112; 243).

19. Schaltung nach Anspruch 18, dadurch gekennzeichnet, daß jedem D/A-7/andler (112;212;243) mit Ausnahme des ersten D/A-7/andlers (111;211) ein logisches ODER-Gatter (142;242,242') vorgeordnet ist, dessen einer Eingang mit dem Impulsgenerator (14-1;19. Circuit according to claim 18, characterized in that that every D / A-7 / andler (112; 212; 243) with the exception of the first D / A-7 / andlers (111; 211) a logical OR gate (142; 242,242 ') is arranged upstream, one input to the pulse generator (14-1;

232) der zugeordneten Stufenintervall-Steuerschaltung (140;240,240'), dessen anderer Eingang mit dem Übertrag-Ausgang des Binär-Zählers (244) des unmittelbar nachfolgenden höherwertigen D/A-Wandlers (243)> bzw. im Falle des letzten D/A-Wandlers (112;243) mit dem Taktgenerator (132;232), und dessen Ausgang mit dem Takt-Eingang des D/A-V/andlers (112;212,243) verbunden Ist.232) of the associated step interval control circuit (140; 240,240 '), the other input of which with the Carry output of the binary counter (244) of the immediately following higher-order D / A converter (243)> or in the case of the last D / A converter (112; 243) with the clock generator (132; 232), and its output with the clock input of the D / A-V / andlers (112; 212,243) connected Is.

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