DE2950413A1 - Halbleiteranordnungen und verfahren zu deren herstellung - Google Patents

Halbleiteranordnungen und verfahren zu deren herstellung

Info

Publication number
DE2950413A1
DE2950413A1 DE19792950413 DE2950413A DE2950413A1 DE 2950413 A1 DE2950413 A1 DE 2950413A1 DE 19792950413 DE19792950413 DE 19792950413 DE 2950413 A DE2950413 A DE 2950413A DE 2950413 A1 DE2950413 A1 DE 2950413A1
Authority
DE
Germany
Prior art keywords
zone
semiconductor
layer
mask layer
insulation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19792950413
Other languages
English (en)
Other versions
DE2950413C2 (de
Inventor
Wolfgang Martin Feist
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of DE2950413A1 publication Critical patent/DE2950413A1/de
Application granted granted Critical
Publication of DE2950413C2 publication Critical patent/DE2950413C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

München, den l4. Dezember 1979 Anwaltsaktenz.: 27 - Pat. 269
Raytheon Company, l4l Spring Street, Lexington, MA 02173, Vereinigte Staaten von Amerika
Halblelteranordnungen und Verfahren zu deren Herstellung
Die Erfindung bezieht sich ganz allgemein auf Halbleiteranordnungen und Verfahren zu deren Herstellung und insbesondere auf MOS-Feldeffekt-Transistoranordnungen mit kurzem Kanal und Verfahren zu deren Herstellung.
Wie allgemein bekannt ist, erfordern Hochleistungs-MOS-Feldeffekt-Transistoren allgemein Kanallängen unter 3 Aim und sogar in der Größenordnung von 0,5 bis 1,0 juw. Jedoch ist es sehr schwierig, diese kleinen Abmessungen mit gegenwärtigen photolithographischen Techniken zu verwirklichen. Diese Schwierigkeit hat daher zur Entwicklung von verschiedenen Transistortypen mit Kanallängen geführt, die auf andere Weise als auf photolithographischem Wege markiert wurden. Eine derartige Anordnung wird allgemein als D-MOS-Transistor bezeichnet. Bei einer solchen Anordnung werden Dotierstoffe von entgegengesetztem Leitungstyp durch zweimaliges Diffundieren unterschiedlich tief in ein Siliziumsubstrat über eine nicht kritische Masken-
030026/0791
Öffnung eingebracht, so daß ein Kanal von einer Länge gleich dem Tiefenunterschied der ausgebildeten elektrischen Übergangszonen entsteht. Da Jedoch die Dotierungskonzentration entlang des Kanals schwankt, besteht eine sehr kritische Abhängigkeit der Einschaltspannung als Funktion der Dotierung von der Lage im Kanal und der Konzentration, bei der sich die beiden Diffusionsprofile überschneiden. In der Praxis zeigt daher die Einschaltspannung oder Schwellenspannung relativ große Schwankungen, da es sehr schwierig ist, die beiden Diffusionsvorgänge zu steuern.
Andere Typen von Transistoren, bei denen die Kanalweite mit anderen als photolithographischen Mitteln beeinflußt wird, sind sogenannte V-MOS-Transistören und D-V-MOS-Transistoren. Bei einem V-MOS-Transistör wird die Kanallänge allgemein durch das Aufdiffundieren von Bor auf ein N-Substrat in eine auf dem Substrat ausgebildete P-epitaktische Schicht in Verbindung mit einer durch die epitaktische Schicht in das Substrat hineingeätzten Vertiefung bestimmt. Bei einem D-V-MOS-Translstor wird der Kanal allgemein durch ein Borimplantat von der oberen Oberfläche, durch die die Source und Drain bildende N+-Schicht und ebenso durch die Überschneidung der implantlerten Zone mit den Wänden einer V-förmigen Vertiefung gebildet.
Aufgabe der Erfindung ist es, eine Halbleiteranordnung zu schaffen, bei der der relativ kurze Kanal eine gleichmäßige Dotierungskonzentration aufweist, die Ausbildung von parasitären Kapazitäten zwischen den Elektroden und der Driftregion verhältnismäßig gering ist und die mit großer Genauigkeit verhältnismäßig einfach hergestellt werden können. Derartige Halbleiteranordnungen sind gemäß der Erfindung gekennzeichnet
030026/0791
a) durch einen Halbleiterkörper mit einer Sourcezone, einer an diese Sourcezone angrenzenden Gatezone, einer an die Gatezone angrenzenden Driftzone und einer Drainzone, die elektrisch über die Gatezone und die Driftzone mit der Sourcezone verbunden ist,
b) durch eine erste über der Gatezone angeordnete Isolierschicht,
c) durch eine zweite, über der gesamten Driftzone angeordnete dickere Isolationsschicht und
d) durch mit der Source- und Drainzone in Verbindung
stehende Source- und Drainelektroden sowie eine über der ersten Isolationsschicht und wenigstens über einem Teil der zweiten dickeren Isolationsschicht angeordnete Gateelektrode.
15
Gemäß einer Weiterbildung der Erfindung ist die Halbleiteranordnung dadurch gekennzeichnet, daß die Driftzone bildende Teilchen innerhalb der Driftzone näher zu der Oberfläche des Halbleiterkörpers liegen als an den übrigen Stellen des Halbleiterkörpers.
Bei einem Herstellungsverfahren für derartige Halbleiteranordnungen wird gemäß der Erfindung zunächst eine Maskenschicht gebildet, die einen Teil der Oberfläche des Halbleiters abdeckt. Dann wird eine erste dotierte Region in einem Teil des Halbleiterkörpers, der nicht von der Maske abgedeckt ist, ausgebildet. Danach wird die Maskenschicht mit einem chemischen Ätzmittel in Verbindung gebracht und dadurch die von der Maskenschicht bedeckte Halbleiterfläche verringert, so daß angrenzend an die zuerst freigelegte Zone des Halbleiterkörpers eine weitere zweite Zone des Halbleiterkörpers freigelegt wird. In diese zweite nun freiliegende Zone des Halbleiterkörpers werden nun Teilchen zur Ausbildung einer Dotierungszone eingebracht und dadurch eine zweite
030026/0791
um
Dotierungszone in dem Halbleiterkörper angrenzend an die erste Dotierungszone gebildet. Die chemisch geätzte Maskenschicht verhindert dabei, daß auch in die unterhalb der chemisch geätzten Maskenschicht liegende Zone des Halbleiterkörpers Teilchen eingebracht werden.
Bei einem bevorzugten AusfUhrungsbeispiel gemäß der Erfindung wird über der ersten Maskenschicht eine zweite Maskenschicht gebildet, die auf der ersten Maskenschicht verbleibt, während ein Teil der ersten Maskenschicht auf chemischem Wege entfernt wird. Die zweite Maskenschicht beschränkt dabei die chemische Einwirkungsmöglichkeit des Ätzmittels auf die Seite der ersten Maskenschicht.
Des weiteren ist die Anordnung mesaförmig ausgebildet, wobei die Seitenwände der Anordnung zwecks Isolation des Systems oxidiert werden.Die erste Maskenschicht besteht aus Siliziumdioxid und die zweite Maskenschicht aus Siliziumnitrid. Während des Oxidationsprozesses bleibt die erste Maskenschicht durch die zweite Maskenschicht abgedeckt, so daß nur die Seitenwände des Siliziumhalbleiters oxidiert werden, während die erste Maskenschicht unbeeinträchtigt bleibt.
Bei einem weiteren Ausführungsbeispiel der Erfindung wird die Maskenschicht zur Ausbildung der Source- und Drainzonen einer Feldeffektanordnung herangezogen. Durch mittels Ionenimplantation eingebrachte Teilchen wird angrenzend an eine der Source- und Drainzonen eine Gatezone ausgebildet. Die Kanallänge dieser Gatezone wird durch den chemischen Ätzprozeß genau festgelegt. Die für die Ausbildung der Source- und Drainzonen verwendete Maskenschicht wird nach dem chemischen Ätzvorgang auch als Maske zur Ausbildung der Gatezone durch Ionenimplantation verwendet. Auf diese Weise verläuft der
030026/0791
Prozeß selbtausrichtend, da nach der Verwendung der Maske für die Ausbildung der Source- und Drainzonen diese nach dem Ätzen auch zur Ausbildung der Gatezone herangezogen wird. Die Maskenschicht weist eine Siliziumdioxidschicht auf,und ein Driftkanal wird innerhalb der Siliziumschicht unterhalb der Siliziumdioxid-Maskenschicht ausgebildet, um die durch Ionenimplantation gebildete Gatezone elektrisch mit der Source- und der Drainzone zu verbinden.
Aufgrund solcher Techniken erhält man Feldeffekt-Anordnungen mit einem gleichmäßig dotierten und durch Ionenimplantation gebildeten kurzen Kanal. Dabei ist die Kanallänge abhängig von einem genau gesteuerten chemischen Ätzprozeß. Wird zudem eine relativ dicke Oxid- oder Isolationsschicht über der Driftregion und über dieser Oxidschicht eine Gateelektrode ausgebildet, so wird durch diese dicke Oxidschicht die Ausbildung einer parasitären Kapazität zwischen dieser Elektrode und der Driftzone verringert.
Weitere Einzelheiten der Erfindung seien nachfolgend anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Im einzelnen zeigen 25
Fig. 1 bis 9 schematische Querschnittsansichten eines
Teiles einer Feldeffekt-Anordnung gemäß der Erfindung nach den einzelnen Herstellungsschritten und
Fig. 10 eine schematische Querschnittsansicht eines Teiles einer Feldeffekt-Anordnung für eine weitere AusfUhrungsform gemäß der Erfindung bei einem Zwischenstadium des Herstellungsverfahrens .
030026/0791
--fr- M
Anhand der Fig. 1 bis 9 sei nachfolgend die Herstellung einer Feldeffekt-Anordnung beschrieben. Gemäß Fig. 1 ist ein p-leitendes Siliziumsubstrat 10 mit einer vorzugsweise zur Kristallebene 100 parallelliegenden Oberfläche und eine* Dotierungskonzentration im Bereich von 5 χ .10 bis 10 * Atomen/cnr mit einer etwa 0,15 bis 0,3 /M dicken Siliziumdioxidschicht 12 überzogen, die in herkömmlicher Weise durch thermische Oxidation oder durch Aufdampfen oder durch eine Kombination von beidem gebildet sein kann. Diese Siliziumdioxidschicht ist mit einer Siliziumnitridschicht 14 in einer Stärke von etwa 0,15jum durch herkömmliches chemisches Aufdampfen bedeckt, über der Siliziumnitridschicht 14 ist eine Photoresistschicht 16 ausgebildet, die auf herkömmlichem photolithographischem Wege teilweise wieder entfernt ist und somit eine Maske 18 - wie gezeigt - bildet. Diese Photoresistmaske 18 dient dazu, freiliegende Teile der Siliziumnitridschicht 14 und der dann freiliegenden angrenzenden Siliziumdioxidschicht 12 auf irgendeine bekannte Weise zu entfernen. Beispielsweise können die freiliegenden Bereiche der Siliziumnitridschicht 14 durch herkömmliche Plasmaätzung und die danach freiliegenden Bereiche der Siliziumdioxidschicht 12 durch geeignete chemische Ätzmittel, etwa Flußsäurelösung,oder ebenfalls durch Plasmaätzung entfernt werden. Damit wird, wie später noch klarer werden wird, die zusammengesetzte Siliziumdioxidschicht 12 und Siliziumnitridschicht 14 im Bereich der Feld- oder Isolationszone weggeätzt, während sie im Bereich der mesaförmigen Zone erhalten bleibt, wie Fig. 2 zeigt. Die verbleibenden Teile der zusammengesetzten Siliziumdioxidschicht 12 und Siliziumnitridschicht 14 bilden eine ätzfeste Maske 20, und die durch diese Maske 20 freigelegten Bereiche des Siliziumsubstrates 10 werden einem geeigneten Ätzmittel, entweder isotropischer oder anisotrop!scher Art
030026/0791
ausgesetzt, so daß diese Bereiche des Siliziumsubstrates 10 bis zu einer Tiefe von etwa 0,3 bis 0,4/im geätzt werden. Anschließend wird die Oberfläche der so gebildeten Anordnung einer Ionenimplantation unterzogen und Teilchen 22, im vorliegenden Falle Boratome, mit einer Dosierung von 5 x 10 ^ Atomen/cm bis 5 x 10 Atomen/ cm bei einer Implantationsenergie von etwa 40 keV implantiert. Die Anordnung wird dann in herkömmlicher Weise erhitzt, um durch Tempern irgendwelche Implantierungsschaden zu beseitigen und die die p-leitenden Zonen 24 bildenden implantierten Boratome zu aktivieren.
Wie Fig. 3 zeigt, wird die Anordnung danach oxidiert und an den Seitenwänden des mesaförmigen Siliziumsubstrates 10 eine etwa 0,6 bis 0,8 pm dicke Siliziumdioxidschicht 26 ausgebildet, so daß in den Isolationszonen eine im wesentlichen in gleicher Ebene wie die Anordnungsoberfläche liegende Oberfläche entsteht. In diesem Zusammenhang sei angemerkt, daß während der Oxidation der Bordotierungsstoff weiter in das Siliziumsubstrat 10 hinein verlagert wird. Das Borimplantat und damit die p-leitenden Zonen 24 gemäß Fig. 2 verhindern die Ausbildung einer Inversionsschicht an der Oberfläche des mit einem hohen spezifischen Widerstand behafteten Siliziumeubstrates 10, die die Isolation der Anordnung zerstören würde.
Auf die Oberfläche der Anordnung wird schließlich eine Photoresistschicht 28 aufgebracht, das geeignete Maskenmuster ausgebildet und mittels herkömmlicher photolithographisch-chemischer Atztechniken geätzt, so daß die in Fig. 3 gezeigte Maske 30 entsteht. Die von der Photoresistmaske 30 freigelegten Bereiche der Siliziumnitridschicht 14 und der Siliziumdioxidschicht 12 werden in gleicher herkömmlicher Weise, wie bereits in Verbindung
030026/0791
mit den Fig. 1 und 2 angegeben, entfernt und dadurch Bereiche der darunterliegenden Oberfläche des Siliziumsubstrates 10 freigelegt, in denen dann die Source- und Drainzonen 36 und 38 der Anordnung entsprechend Fig. 4 ausgebildet werden. Die verbleibenden Teile der zusammengesetzten Siliziumnitridschicht 14 und der Siliziumdioxidschicht 12 bilden eine Ionenimplantationsmaske 32 gemäß Fig. 4. In einem nachfolgenden Arbeitsgang werden Teilchen, im vorliegenden Falle Arsenatome, in die von der Ionenimplantationsmaske 32 nicht abgedeckten Bereiche des Siliziumsubstrates 10 durch Ionenimplantation eingebracht. Die Dosierung beträgt etwa 5 x 10 Atome/
2
cm und das verwendete Implantationsenergieniveau liegt etwa bei 140 keV. Die Anordnung wird dann wiederum erhitzt, um irgendwelche Implantierungsschäden auszutempern und um die implantierten Arsenatome zu aktivieren, die die η-leitenden Source- und Drainzonen 36 und 38 in den Bereichen des Siliziumsubstrates 10 bilden, die sich unmittelbar an den von der Ionenimplantationsmaske 32 abgedeckten Bereich des Substrates 10 anschließen. Die Tiefe der Source- und Drainzonen 36 und 38 beträgt etwa 0,1 /am.
Mit Bezug auf Fig. 5 wird auf die Oberfläche der Anordnung eine Photoresistschicht 40 aufgebracht, aus der mit herkömmlichen photolithographischen Techniken eine ätzfeste Maske 42 gebildet wird. In der Photoresistschicht 40 wird dabei ein Fenster 44 ausgebildet, das folgende Teile freilegt: Einen Teil des Siliziumsubstrates mit der darin ausgebildeten Sourcezone 36, die Seitenregion der Siliziumnitridschicht 14, die Seitenregion der Siliziumdioxidschicht 12 und einen Teil der oberen Oberfläche der Siliziumnitridschicht 14. Zweck der Maske 42 ist es, lediglich die Kante der Sourcezone 36 freizulegen, während die Drainzone 38 bedeckt bleibt. Dieser
030026/0791
Maskenschritt ist dann relativ unkritisch. Anschließend wird dann die Oberfläche der Anordnung einem chemischen Ätzmittel, im vorliegenden Falle einer Flußsäurelösung« ausgesetzt, die nur das Siliziumdioxid ätzt, dagegen das Silizium, das Siliziumnitrid und das Photoresist nicht angreift. Das chemische Ätzmittel dringt dabei durch das Fenster 44 hindurch und wirkt auf die Seitenregion der Siliziumdioxidschicht 12 ein, so daß lediglich der freigelegte Teil der Siliziumdioxidschicht 12 weggeätzt und damit entfernt wird. Das chemische Ätzmittel verringert also die von der chemisch geätzten Siliziumdioxidschicht 12 abgedeckte Fläche des Siliziumsubstrates 10 und legt damit eine an die Sourcezone 36 angrenzende Gatezone 47 - wie Fig. 6 zeigt - frei. Wie später noch beschrieben werden wird, bildet der verbleibende Teil der Siliziumdioxidschicht eine Ionenimplantationsmaske zur Ausbildung der Gatezone 47 der Feldeffekt-Anordnung. Die Siliziumdioxidschicht 12 wird daher um die Länge L, etwa 0,5 bis 2,5 Α"0 zurückgeätzt, wobei diese Länge L der Kanallänge der Feldeffekt-Anordnung entspricht. Die Länge L der Gatezone wird also durch die Tiefe der auf die Siliziumdioxidschicht 12 einwirkenden chemischen Ätzung bestimmt. Der chemische Ätzprozeß ist wiederum leicht steuerbar durch die Dauer der Ätzung und durch die Stärke des chemischen Ätzmittels, die wiederum durch geeignete Verdünnung beeinflußt werden kann. Des weiteren kann der Ätzprozeß durch ein stark vergrößerndes Meßmikroskop überwacht werden. Die sich nach der Entfernung der Photoresistschicht 40 ergebende Anordnung zeigt Fig. 6.
Mit Bezug auf Fig. 7 wird die Siliziumnitridschicht 14 in herkömmlicher Weise entfernt und stattdessen eine dünne Siliziumdioxidschicht 46 auf die Oberfläche der Anordnung thermisch aufgewachsen. Diese dünne Silizium-
030026/0791
dioxldschicht 46 hat eine Stärke von etwa 0,03 bis 0,1 /am und bildet, wie noch gezeigt wird, das Gateoxid der Anordnung. Zusätzlich sei angemerkt, daß die Siliziumdioxidschicht 46 über der Oberfläche des Siliziumsubstrates 10 dicker ist als über der Siliziumdioxid schicht 14. Nach dieser thermischen Oxidation werden wiederum Teilchen, im vorliegenden Falle Boratome, durch Ionenimplantation in die Oberfläche der Anordnung eingebracht. Dazu sei angemerkt, daß die dickere Silizium- dioxidschicht 12 als Ionenimplantationsmaske wirkt, so daß die Boratome lediglich in die Bereiche des Siliziumsubstrates 10 implantiert werden, die unterhalb der dünneren Oxidschicht 46 liegen, während die Siliziumdioxidschicht 12 das Eindringen von Boratomen in die Bereiche des Siliziumsubstrates 10 unterhalb der Siliziumdioxidschicht 12 verhindert. Die Konzentration der Borartome in dem Siliziumsubstrat 10 beträgt etwa 3 x 10 Atome/cm . Nach dem anschließenden Tempern bildet sich eine p-leitende Zone in der Gatezone 47 aus, wie Fig. 7 zeigt. Die Konzentration der η-leitenden Dotierstoffe in den Source- und Drainzonen 36 und 38 liegt in der Größenordnung von 3 x 10 Atomen/cnr oder höher und wird daher durch das Borimplantat, das zu einer um mehrere Größenordnungen niedrigeren Konzentrationsstärke
als 3 x 1019 Atome/cm3 führt, nicht beeinflußt.
Schließlich wird mit Bezug auf Fig. 8 eine Photoresistschicht 40 auf die Oberfläche der Anordnung aufgebracht, mit einem Muster versehen und durch Verwendung herkömm licher photolithographischer-chemischer Ätztechniken zu einer Source-/Drain-Kontaktmaske 52 ausgebildet. Die Maske 52 und Teile der Siliziumdioxidschicht 46, die durch Fenster 51 und 53 innerhalb der Maske 52 freigelegt sind, werden einem geeigneten chemischen Ätzmittel ausgesetzt, so daß die freigelegten Teile der Silizium-
030026/0791
dioxidschicht 46 oberhalb der Source- und Drainzonen
werden und 38, wie Fig. 9 zeigt, entfernt/.Wenn dann die Photo resistschicht 50 in herkömmlicher Weise entfernt ist, wird eine geeignete Metallschicht 54 auf die Oberfläche der Anordnung aufgebracht, d.h. auf die verbleibenden Teile der Siliziumdioxidschicht 46 und durch die Fenster 51 und 53 in dieser Schicht auf die freigelegten Oberflächen des Siliziumsubstrates 10, die oberhalb der Source- und Drainregionen 36 und 38 liegen, so daß mit diesen Zonen 36 und 38 ohmsche Kontakte entstehen. Anschließend wird die Metallschicht 54 in herkömmlicher Weise, beispielsweise in einem photolithographischenchemisehen Ätzprozeß in Source-/Drain- und Gateelektroden S, D und G entsprechend Fig. 9 aufgeteilt. Obwohl die Gateelektrode G die Sourcezone 36 und die Drainzone 38 sowie die Gatezone 47 und die Driftzone 56 überlappt, ist die Gateelektrode G von der Driftzone 56 durch eine dicke Isolationsschicht aus Siliziumdioxid, das 1st die Schicht 12, mit einer Stärke von etwa 0,15 bis 0,3 Jim, getrennt.
Bei der so gebildeten und in Fig. 9 gezeigten MOS-FeIdeffekt-Anordnung verbindet die Driftzone 56 unterhalb der dicken Siliziumdioxidschicht 12 die Gatezone mit der Drainzone 38. Die Driftzone 56 ist η-leitend und bildet eich an der Oberfläche des Siliziumsubstrates in der Nähe der Siliziumdioxidschicht 12 wegen der in der Siliziumdioxidschicht 12 vorhandenen nicht flüchtigen positiven Ladung, die allgemein mit Q„s bezeichnet wird,und ebenso als Ergebnis einer positiven Gatespannung, die die Driftregion 56 verstärkt, wenn der kurze Kanal vorgespannt wird. Aber auch wenn die Siliziumdioxidschicht anfänglich auf der Oberfläche des Siliziumsubstratte 10 thermisch aufgewachsen 1st, wie es in
Verbindung mit Fig. 1 erläutert wurde, und dann in ei-
030026/0791
295G413
ner SauerstoffUmgebung abgekühlt wird, bilden sich bekanntlich in der Siliziumdioxidschicht 12 positive Ladungen, die in der angrenzenden Oberfläche des p-leitenden Siliziumsubstrates 10 mit hohem spezifischem Widerstand eine starke Inversion bewirken, so daß sich eine η-leitende Driftregion 56 ausbildet.
Abweichend davon kann die Driftregion 56 durch Ionenimplantation eines geeigneten N-Dotierstoffes, wie phosphoratome, in die Oberfläche der Anordnung entweder vor der oder anschließend an die in Verbindung mit Fig. 7 beschriebene Ionenimplantation von Boratomen gebildet werden. Mit Bezug auf Fig. 10 werden daher, nachdem die dünne Siliziumdioxidschicht 46 auf die Oberfläche der Anordnung aufgebracht ist, Phosphoratome in das Siliziumsubstrat 10 unterhalb der Siliziumdioxidschicht 12 durch Ionenimplantation eingebracht, die nach dem anschließenden Tempern die Driftregion ,56· bilden. Anschließend werden dann die Boratome durch Ionenimplantation eingebracht und dadurch die Gatezone 47 gebildet. Jedoch ist die Eindringtiefe der implantierten Boratome geringer als die der implantierten Phosphoratome, so daß die Boratome die Driftzone 56' nicht erreichen. Weiterhin sei angemerkt, daß die implantierten Phosphoratome unterhalb der Source-/Drain- und Gatezonen 36, 38 und 47 eingebracht werden, da die Siliziumdioxidschicht 46 oberhalb dieser Zonen dünner ist als die oberhalb der Driftregion 56' liegende dicke Siliziumdioxidschicht 12. Das Phosphorimplantat verringert einerseits die Impedanz der Driftregion 56'. Andererseits kann es dazu dienen, einen verdeckten Kanal innerhalb der Driftregion 56· auszubilden, um so die Gateelektrodenkapazität zu verringern. Die Anordnung wird dann in der in Verbindung mit Fig. 8 und 9 beschriebenen Weise weiterbehandelt, um die MOS-Feldeffekt-Anordnung zu vervollständigen.
030026/0791
Die Länge der Driftzone 56 bzw. 56' kann den gewünschten Schaltkreisbedingungen angepaßt werden und sich im Bereich von etwa 1 bis 5 joaa bewegen. Die Driftzone bzw. 56· unterdrückt auch die Auswirkungen bisheriger kurzer Kanäle - das Durchschlagen von der Drain- zur Source- und die Abhängigkeit der Gateschwellenspannung von der Drainspannung -, die ohne wesentlichen zusätzlichen Verbrauch von Waferflache viele Anordnungen mit kurzen Kanälen beeinträchtigen. Außerdem ermöglichen die vorangehend erläuterten Techniken die Herstellung von Anordnungen, die für die in vielen analogen Schaltkreisen und ladungsgekoppelten Anordnungen vorherrschenden relativ hohen Spannungsniveaus geeignet sind.
Abweichend von den beschriebenen Ausführungsbeispielen gemäß der Erfindung sind eine Reihe von Abänderungen möglich, ohne den Grundgedanken gemäß der Erfindung zu verlassen. Zum Beispiel kann zwischen der Metallschicht 54 und der Siliziumdioxidschicht 46 eine relativ dünne Siliziumnitridschicht mit einer Stärke von etwa 0,03 bis 0,05 Joan ausgebildet werden. Auch kann die Driftzone 56 durch Ionenimplantatierung von Phosphor- oder Arsenatomen in das Siliziumsubstrat 10 vor der Ausbildung der Siliziumdioxidschicht 12 und der Siliziumnitridschicht 14 ausgebildet werden. Außerdem können die Source- und Drainelektroden S und D in einem von dem für die Erstellung der Gateelektrode G getrennten Maskenschritt erstellt werden. Schließlich kann die Gateelektrode G aus dotiertem polykristallinem Silizium, Aluminium oder aus einer zusammengesetzten Schicht aus Titan und Aluminium bestehen. Ebenso braucht die Gateelektrode G nicht bis zum überlappen der Drainzone 38 ausgedehnt sein, sondern sie kann an einem Ende oberhalb der Siliziumdioxidschicht 12 aufhören. Anstelle der beschriebenen Anordnung mit einem N-Kanal kann in
030026/0791
analoger Welse durch Verwendung von Dotierstoffen entgegengesetzter Polarität eine Anordnung mit einem P-Kanal erstellt werden. Nicht zuletzt können die Source- und Drainzonen miteinander vertauscht werden. Die Erfindung ist daher nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern ihr Umfang ergibt sich allein aus den Inhalt der nachfolgenden Patentansprüche.
11 Patentansprüche
10 Figuren
030026/0791
-it'
Leerseite

Claims (11)

Patentansprüche
1. Halbleiteranordnung, insbesondere MOS-Feldeffekt-Transistoranordnung mit kurzem Kanal, g e k e η nzeichnet
a) durch einen Halbleiterkörper (10) mit einer Sourcezone (36), einer an diese Sourcezone angrenzenden Gatezone (47), einer an diese Gatezone angrenzenden Driftzone (56) und einer mit der Sourcezone (36) über die Gatezone (47) und die Driftzone (56) verbundenen Drainzone (38),
b) durch eine erste, über der Gatezone (47) angeordnete Isolierschicht (46),
c) durch eine zweite, über der gesamten Driftzone (56) angeordnete Isolierschicht (12) und
d) durch mit den Source- und Drainzonen (36, 38) in Verbindung stehende Source- und Drainelektroden (S, D) sowie durch eine über der ersten Isolationsschicht (46) und wenigstens einem Teil der zweiten, dickeren Isolationsschicht (12) angeordnete Gateelektrode (G).
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet , daß die Driftzone bildende Teilchen innerhalb der Driftzone (56) näher zur Oberfläche des Halbleiterkörpers (10) angeordnet sind als an den übrigen Stellen des Halbleiterkörpers.
3. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, gekennzeichnet durch
a) Ausbilden einer Maskenschicht (12) zur Abdeckung eines Teiles der Oberfläche eines Halbleiters (10) eines ersten Leitfähigkeitentyps (p), b) Ausbilden einer Zone (36) eines entgegengesetzten Leitfähigkeitentyps (n) in einem Bereich der durch die Maskenschicht (12) freigelegten Halbleiterschicht
030026/0791 ORIGINAL INSPECTED
do),
c) Ätzen der Maskenschicht (12) und dadurch Verringerung der Fläche der den Halbleiter (10) abdeckenden Maskenschicht (12) mit gleichzeitiger Vergrößerung des Abstandes zwischen der ausgebildeten Zone (36) des entgegengesetzten Leitfähigkeitentyps (n) und der unterhalb der chemisch geätzten Maskenschicht (12) liegenden Zone des Halbleiters (10) und
d) Ionenimplantation von Teilchen zur Ausbildung einer Zone des ersten Leitfähigkeitentyps (p) in dem Halbleiter (10) innerhalb des Bereiches (47), der durch die chemisch geätzte Maskenschicht (12) freigelegt ist, so daß diese Zone (47) des ersten Leitfähigkeitentyps (p) sowohl an die zuerst ausgebildete Zone
(36) von entgegengesetztem Leitfähigkeitstyp (n) und an die unterhalb der chemisch geätzten Maskenschicht (12) liegende Zone des Halbleiters (10) angrenzt.
4. Verfahren nach Anspruch 3, gekennzeichnet durch Ausbilden einer zweiten Maskenschicht (14) über der ersten Maskenschicht (12) vor dem chemischen Ätzen der Seite der ersten Maskenschicht (12) und teilweises Ätzen einer Seite der ersten Maskenschicht (12), wobei die zweite Maskenschicht ein Ätzen der übrigen Oberfläche der ersten Maskenschicht (12) verhindert.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet , daß die Zone (36) des entgegengesetzten Leitfähigkeitstyps (n) durch Ionenimplantation gebildet wird.
6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß auf die Maskenschicht (12) eine Isolierschicht (46) aufgebracht wird, deren Stärke wesentlich geringer ist als die der
Q3002R/n791
- 4^-
Maskenschicht (12).
7. Verfahren zur Herstellung von Feldeffekt-Anordnungen nach Anspruch 1, gekennzeichnet durch a) Ausbilden einer Isolationsschicht (12) zur Abdeckung eines Teiles der Oberfläche eines Halbleiters (10) von einem ersten Leitfähigkeitstyp (p) als Maske für den darunterliegenden Teil des Halbleiters (10) und mit Freilegung von an die Isolationsschicht (12) angrenzenden Teilen des Halbleiters (10),
b) Ionenimplantation von Teilchen zur Ausbildung von Zonen des entgegengesetzten Leitfähigkeitstyps (n) in dem Halbleiter (10) innerhalb der freigelegten Teile des Haltleiters als Source- und Drainzonen (36, 38) der Anordnung,
c) Ätzen der Isolationsschicht (12) und dadurch Verringerung der Fläche der den Halbleiter (10) abdeckenden Isolationsschicht (12) bei gleichzeitiger Vergrösserung des Abstandes zwischen der Sourcezone (36) und einer unter der chemisch geätzten Isolationsschicht (12) liegenden Driftzone (56), so daß eine an die Sourcezone (36) und die Driftzone (56) angrenzende Gatezone (47) freigelegt wird, und
d) Ionenimplantation von Teilchen zur Ausbildung einer Zone des ersten Leitfähigkeitstyps (p) in dem Halbleiter (10) innerhalb der Gatezone (47), die durch die chemisch geätzte Isolationsschicht (12) freigelegt ist.
8. Verfahren nach Anspruch 7, gekennzeichnet durch Ausbilden einer zweiten Isolationsschicht (14) auf der ersten Isolationsschicht (12) vor dem Atzen der ersten Isolationsschicht (12) und teilweises Ätzen lediglich der Seite der ersten Isolationsschicht (12), wobei die zweite Isolationsschicht (14) ein Ätzen
0 2 6/3791
der übrigen Oberfläche der ersten Isolationsschicht (12) verhindert.
9. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, gekennzeichnet durch
a) Ausbilden einer Isolationsschicht (12) und einer Maskenschicht (14) zum Abdecken eines Teiles der Oberfläche des Halbleiters von einem ersten Leitfähigkeitstyp (p)f wobei die Isolationsschicht (12) zwisehen der Oberfläche des Halbleiters (10) und der Maskenschicht (14) angeordnet ist und lediglich die Isolationsschicht (12) durch ein vorgegebenes chemisches Ätzmittel geätzt werden kann,
b) Ausbilden einer Zone von entgegengesetztem Leitfähigkeitstyp (n) in dem von der Isolationsschicht (12) und der Maskenschicht (14) nicht abgedeckten Teil des Halbleiters (10),
c) Behandlung der Isolationsschicht (12) und der Maskenschicht (14) mit dem vorgegebenen chemischen Ätzmittel zur Verringerung der Fläche der den Halbleiter (10) bedeckenden Isolationsschicht (12) und Freilegen eines anderen zweiten Bereichs (47) des Halbleiters (10), der an den zuerst freigelegten Bereich (36) des Halbleiters (10) angrenzt, und
d) Ionenimplantation von Teilchen zur Ausbildung einer Zone (47) vom ersten Leitfähigkeitstyp (p) in dem Halbleiter (10) innerhalb des zweiten freigelegten Bereichs des Halbleiters (10) als zweite, an die zuerst ausgebildete Zone (36) angrenzende Zone (47), wobei die chemisch geätzte Isolationsschicht (12) die Implantation von Teilchen in den von der chemisch geätzten Isolationsschicht (12) abgedeckten Bereich des Halbleiters (10) verhindert.
030026/0791
10. Verfahren nach Anspruch 9» dadurch gekennzeichnet , daß die nacheinander ausgebildeten beiden Zonen (36, 47) von einer zweiten dünneren Isolationsschicht (46) abgedeckt werden.
11. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, gekennzeichnet durch a) Ausbilden einer Maskenschicht (12) zur Abdeckung eines Teiles der Oberfläche eines Halbleiters (10),
b) Ausbilden einer ersten dotierten Zone (36) in einem von der Maskenschicht (12) nicht bedeckten Bereich des Halbleiters (10),
c) Ätzen der Maskenschicht (12) mit einem chemischen Ätzmittel und dadurch Verringerung der Fläche der den Halbleiter (10) bedeckenden Maskenschicht (12) bei gleichzeitiger Freilegung eines zweiten anderen Bereichs (47) des Halbleiters (10), der an den zuerst freigelegten Bereich (36) angrenzt, und
d) Einbringen von Teilchen in den zweiten anderen freigelegten Bereich (47) des Halbleiters (10) zur Ausbildung einer zweiten, an die erste dotierte Zone (36) angrenzenden dotierten Zone (47), wobei die chemisch geätzte Maskenschicht (12) das Eindringen der Teilchen in den unterhalb der geätzten Maskenschicht (12) liegenden Bereich (56) des Halbleiters (10) verhindert.
030026/0791
DE19792950413 1978-12-15 1979-12-14 Halbleiteranordnungen und verfahren zu deren herstellung Granted DE2950413A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US96990678A 1978-12-15 1978-12-15

Publications (2)

Publication Number Publication Date
DE2950413A1 true DE2950413A1 (de) 1980-06-26
DE2950413C2 DE2950413C2 (de) 1989-12-28

Family

ID=25516148

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792950413 Granted DE2950413A1 (de) 1978-12-15 1979-12-14 Halbleiteranordnungen und verfahren zu deren herstellung

Country Status (6)

Country Link
JP (1) JPS5583270A (de)
CA (1) CA1138571A (de)
DE (1) DE2950413A1 (de)
FR (2) FR2445618A1 (de)
GB (1) GB2038088B (de)
IT (1) IT1120149B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0050773A2 (de) * 1980-10-29 1982-05-05 Siemens Aktiengesellschaft Steuerbares MIS-Bauelement
EP0059848A2 (de) * 1981-03-05 1982-09-15 International Business Machines Corporation Feldeffekttransistor und Verfahren zu seiner Herstellung

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3322669C2 (de) * 1982-07-08 1986-04-24 General Electric Co., Schenectady, N.Y. Verfahren zum Herstellen einer Halbleitervorrichtung mit isolierten Gateelektroden
JPH0427799Y2 (de) * 1986-08-28 1992-07-03
US5151374A (en) * 1991-07-24 1992-09-29 Industrial Technology Research Institute Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode
US5604139A (en) * 1994-02-10 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP2007085210A (ja) * 2005-09-21 2007-04-05 Hitachi Ltd 水車又はポンプ水車

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4058822A (en) * 1975-05-30 1977-11-15 Sharp Kabushiki Kaisha High voltage, low on-resistance diffusion-self-alignment metal oxide semiconductor device and manufacture thereof
EP0005720A1 (de) * 1978-05-30 1979-12-12 International Business Machines Corporation Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate und sehr kurzem effektiven Kanal

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5636585B2 (de) * 1973-07-02 1981-08-25
US4001048A (en) * 1974-06-26 1977-01-04 Signetics Corporation Method of making metal oxide semiconductor structures using ion implantation
JPS5284981A (en) * 1976-01-06 1977-07-14 Mitsubishi Electric Corp Production of insulated gate type semiconductor device
US4062699A (en) * 1976-02-20 1977-12-13 Western Digital Corporation Method for fabricating diffusion self-aligned short channel MOS device
JPS605075B2 (ja) * 1976-12-29 1985-02-08 松下電器産業株式会社 Ｍｏｓ型半導体装置およびその製造方法
DE2703877C2 (de) * 1977-01-31 1982-06-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen MIS-Transistor von kurzer Kanallänge und Verfahren zu seiner Herstellung
JPS53135581A (en) * 1977-05-02 1978-11-27 Hitachi Ltd Manufacture for mos semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4058822A (en) * 1975-05-30 1977-11-15 Sharp Kabushiki Kaisha High voltage, low on-resistance diffusion-self-alignment metal oxide semiconductor device and manufacture thereof
EP0005720A1 (de) * 1978-05-30 1979-12-12 International Business Machines Corporation Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate und sehr kurzem effektiven Kanal

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0050773A2 (de) * 1980-10-29 1982-05-05 Siemens Aktiengesellschaft Steuerbares MIS-Bauelement
EP0050773A3 (en) * 1980-10-29 1983-01-26 Siemens Aktiengesellschaft Controllable mis device
EP0059848A2 (de) * 1981-03-05 1982-09-15 International Business Machines Corporation Feldeffekttransistor und Verfahren zu seiner Herstellung
EP0059848A3 (en) * 1981-03-05 1983-07-20 International Business Machines Corporation Fet and method for manufacturing such
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors

Also Published As

Publication number Publication date
JPS5583270A (en) 1980-06-23
GB2038088B (en) 1983-05-25
JPS6326553B2 (de) 1988-05-30
IT1120149B (it) 1986-03-19
CA1138571A (en) 1982-12-28
GB2038088A (en) 1980-07-16
FR2445618A1 (fr) 1980-07-25
IT7951008A0 (it) 1979-12-06
FR2453501A1 (fr) 1980-10-31
FR2445618B1 (de) 1985-03-01
DE2950413C2 (de) 1989-12-28
FR2453501B1 (de) 1984-09-07

Similar Documents

Publication Publication Date Title
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE4219319B4 (de) MOS-FET und Herstellungsverfahren dafür
EP0003231B1 (de) MIS-Feldeffekttransistor mit kurzer Kanallänge und Verfahren zu dessen Herstellung
DE4224793C2 (de) Dünnfilmfeldeffektelement und Herstellungsverfahren dafür
DE2933849C2 (de)
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE3709708C2 (de) Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors
DE3932621A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE2753613B2 (de) Isolierschicht-Feldeffekttransistor
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE4112072A1 (de) Mis-transistor mit hoher stehspannung
DE2728167A1 (de) Verfahren zur vorbereitung eines siliziumsubstrats fuer die herstellung von mos-bauelementen
EP0071665B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE2404184A1 (de) Mis-halbleitervorrichtung und verfahren zu deren herstellung
DE2253702B2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
DE3939319A1 (de) Asymmetrischer feldeffekttransistor und verfahren zu seiner herstellung
CH661150A5 (de) Verfahren zum erzeugen einer schmalen nut in einem substratgebiet, insbesondere einem halbleitersubstratgebiet.
DE4042163A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3320500A1 (de) Verfahren zur herstellung einer integrierten cmos-schaltung
DE69924338T2 (de) Verfahren zur herstellung von halbleiterbauelementen mit einem graben-gate
EP0038994A2 (de) Kontakt für MIS-Halbleiterbauelement und Verfahren zu seiner Herstellung
DE2160462A1 (de) Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung.
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee