DE2949198A1 - Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate-technologie mit selbstjustierten, ueberlappenden source/drain-kontakten - Google Patents

Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate-technologie mit selbstjustierten, ueberlappenden source/drain-kontakten

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DE2949198A1 DE19792949198 DE2949198A DE2949198A1 DE 2949198 A1 DE2949198 A1 DE 2949198A1 DE 19792949198 DE19792949198 DE 19792949198 DE 2949198 A DE2949198 A DE 2949198A DE 2949198 A1 DE2949198 A1 DE 2949198A1
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Description

  • Verfahren zum Herstellen von integrierten MOS-Schaltungen
  • in Silizium-Gate-Technologie mit selbstjustierten, überladenden Sourc e iDrain-Kontakten.
  • Die vorliegende Patentanmeldung betrifft ein Verfahren zum Herstellen von integrierten MOS-Schaltungen in Silizium-Gate-Technologie mit selbst#ustierten, überlappenden Sourc eiDrain-Kontakten unter Verwendung von Siliz iumnitrid-Maskierungen.
  • Bei der Herstellung hochintegrierter Halbleiterschaltungen besteht eine der wichtigsten Aufgaben darin, unter Zugrundelegung einer minimalen beherrschbaren Strukturgröße möglichst viele Komponenten (z. B. Transistoren) bzw. Funktionseinheiten pro Flächeneinheit unterzubringen. Besonders störend sind dabei die inaktiven Bereiche der Schaltung, das heißt, diejenigen Bereiche., die nicht direkt zur Schaltungsfunktion beitragen. Hierzu gehören die nicht nutzbaren Bereiche an der Peripherie von Kontaktlöchern. Diese inaktiven Bereiche sind durch sogenannte Sicherheitsabstände bedingt. Zur Herstellung von MOS-Bauelementen wird heute bevorzugt die Poly-Silizium-Technologie eingesetzt. Bei dieser Technologie werden die Gate-Elektroden von Feldeffekttransistoren sowie Leiterbahnen zum Anschluß solcher Elektroden aus Poly-Silizium gebildet. Die wesentlichen Vorteile dieser Technologie bestehen gegenüber einer Technik, bei der diese Elektroden und Leiterbahnen aus Aluminium bestehen, darin, daß die störenden Gate-Source- und Gate-Drain-Uberlappungs kapazitäten sehr klein gehalten werden können und, daß in Gestalt des Poly-Silizium eine zusätzliche "Leiterbahn-"Ebene vorhanden ist.
  • Bei der n-Kanal- und auch bei der p-Kanal-Silizium- bzw.
  • Doppel-Silizium-Gate-Technik müssen Kontaktlöcher in SiO2-Schichten sowohl auf n+- bzw. p+-dotierten, einkristallinen, als auch auf n+- bzw. p + -dotierten, polykristallinen Siliziumbereichen erzeugt werden. Dabei muß verhindert werden, daß ein Kontaktloch mit einem Teil seiner Fläche über den zu kontaktierenden Bereich über steht, da andernfalls die Gefahr bestehen würde, daß die über dem Kontaktloch anzubringende metallische Leitbahn einen Kurzschluß zu einem benachbarten p- bzw. n-dotierten Bereich des einkristallinen Silizium-Grundkörpers verursacht. Im Falle eines Uberstehens des Kontaktioches über eine Poly-Silizium-Struktur besteht außerdem die Gefahr, daß infolge einer Unterätzung des Si02 unter die Poly-Silizium-Struktur ein Uberhang der Poly-Silizium-Struktur erzeugt wird, der zu einer Unterbrechung der darüber liegenden Leitbahn führen kann.
  • Um ein Uberstehen von Kontaktldchern über die zu kontaktierenden Bereiche zu verhindern, müssen sogenannte Sicherheitsabstände zwischen den Kanten des Kontaktlochs einerseits und den Kanten der dotierten Siliziumbereiche andererseits vorgesehen werden. Diese Sicherheitsabstände sind deshalb erforderlich, weil der Abstand zwischen zwei Strukturkanten aus zwei verschiedenen Strukturebenen nicht beliebig genau, sondern nur mit einer bestimmten Toleranz, die beim heutigen Stand der Technik etwa + 2 /um beträgt, eingehalten werden kann.
  • In der Literatur findet man verschiedene Vorschläge, um die beschriebenen Sicherheitsabstände an der Peripherie von Kontaktiöchern überflüssig zu machen.
  • In der DT-OS 27 23 374 ist ein Verfahren beschrieben, bei dem mit Hilfe von Nitridschichten unter Ausnutzung ihrer oxidationshemmenden, sowie Ätzstop-Wirkung Kontaktlöcher zugelassen sind, deren Grundfläche über die zu kontaktierenden Poly-Silizium-Bereiche hinausragt. Allerdings benötigt dieses Verfahren eine zusätzliche Kontaktlochmaske; an der Peripherie der Kontaktlöcher zwischen den einkristallinen n+- bzw. p + -dotierten Bereichen und den metallischen Leitbahnen müssen nach wie vor Sicherheitsabstände vorgesehen werden und die Kontaktlochböschungen sind sehr steil oder sogar überhängend.
  • Nach einem weiteren Vorschlag (V. L. Rideout, J. J.
  • Walker, A. Cramer: RA one-device memory cell using a single layer of polysilicon and a self-registering metal-to-polysilicon contact", International Electron Devices Meeting, Technical Digest, Washington, USA, Dec.
  • 1977, p. 258) wird die Poly-Silizium-Schicht an denwenigen Stellen, an denen Kontaktlöcher entstehen sollen, mit einer Doppelschicht aus Siliziumdioxid und Siliziumnitrid bedeckt, während die übrigen Teile der gewünschten Poly-Silizium-Strukturen mit einer Siliziumdioxidschicht maskiert werden. Die nicht bedeckten Teile der Poly-Silizium-Schicht werden weggeätzt. Auch dieser Vorschlag weist die Nachteile des in der DT-OS 27 23 374 geschilderten Verfahrens auf, mit dem Unterschied, daß die Böschungen der Poly-Silizium-Strukturen (und nicht der Kontakt- löcher) überhängend sein können.
  • Ein weiteres Verfahren wurde in einem Bericht von W. G.
  • Oldham, M. Tormey: "Improved integrated circuit contact geometry using local oxidation", Elektrochemical Society Spring Meeting, Seattle, USA, May 1978, p. 690 vorgeschlagen. Hier wird die oxidationshemmende Siliziumnitridschicht nach der Ätzung der Poly-Silizium-Schicht aufgebracht. Diese Nitridschicht wird so geätzt, daß sie nur dort, wo Kontaktlöcher entstehen sollen, stehenbleibt.
  • Nachteilig an diesem Verfahren ist, daß die Böschungen der Poly-Silizium-Strukturen überhängend sein können und daß bei Kontaktlöchern, die ganz oder teilweise auf Gatebereichen angeordnet sind, die oben beschriebenen Sicherheitsabstände zu den Poly-Siliziumkanten erforderlich sind.
  • Ein Verfahren, welches die Sicherheitsabstände an der Peripherie der Kontaktlöcher zwischen einkristallinen n+ -dotierten Bereichen und metallischen Leitbahnen zu verringern gestattet, bzw. überflüssig macht, ist aus der DT-OS 25 09 315 bekannt. Bei diesem Verfahren bringt man nach der Kontaktiochätzung Dotierstoff (Phosphor oder Arsen) in die Kontaktlöcher ein. Damit verhindert man bei überstehenden Kontaktlöchern einen Kurzschluß von den einkristallinen n+-Bereichen zu den benachbarten p-dotierten Bereichen. Die Sicherheitsabstände an der Peripherie der Kontaktlöcher zu den Poly-Silizium-Strukturen sind aber bei diesem Verfahren nach wie vor erforderlich.
  • Die Aufgabe, die der vorliegenden Erfindung zugrundeliegt, besteht in der Herstellung von MOS-Schaltungen in Silizium-Gate-Technologie, bei der 1. die genannten Sicherheitsabstände überflüssig sind und daher eine große Packungsdichte der Schaltkreise pro Flächeneinheit möglich ist, 2. die Kurzschlüsse zwischen den über dem Kontaktloch anzubringenden metallischen Leitbahnen und den dazu benachbarten, im Siliziumsubstrat erzeugten dotierten Bereichen vermieden werden und 3. das für den Source/Drain-Kontakt verwendete übergroße Kontaktloch sowohl über Gateoxidbereiche als auch über Dickoxidbereiche geöffnet werden kann.
  • Diese Aufgabe wird durch ein Verfahren der eingangs genannten Art dadurch gelöst, daß erfindungsgemäß vor der Erzeugung der Source-Drain-Zonen durch Ionenimplantation das Gateoxid im Bereich der freien Substratoberfläche entfernt wird und ein Oxidationsprozeß bei Temperaturen unterhalb 1000°C in feuchter Atmosphäre durchgeführt wird, wodurch sich auf den dotierten Poly-Silizium-Bereichen und auf dem schwach dotierten Substrat unterschiedlich dicke Oxidschichten ausbilden, und daß zur Isolation zwischen den Poly-Silizium-Bereichen und der Kontaktmetallschicht eine Siliziumnitridschicht aufgebracht wird.
  • In einer Weiterbildung des Erfindungsgedankens ist vorgesehen, die Oxidation bei 700 bis 10000C durchzuführen und in Bezug auf die Zeit so einzustellen, daß sich auf dem dotierten Poly-Silizium-Bereichen eine Oxidschicht von 1000 bis 3000 AO und auf dem schwach dotierten Substrat eine Oxidschicht von 200 bis 500 AO ausbildet. Infolge der stark unterschiedlichen Oxidationszeiten auf, z. B.
  • Phosphordotierten Poly-Silizium und auf z. B. dem schwach p-dotierten Bereichen des Substrats bei niedrigen Oxidationstemperaturen kann diese Oxidschicht als Ätzstop bei der Kontaktlochätzung verwendet werden.
  • Es liegt im Rahmen der Erfindung, die Dicke der Siliziumnitridschicht auf 0,2 bis 1,5 /um, vorzugsweise auf 0,6 /um, einzustellen und sie durch thermische Zersetzung einer Silizium und Stickstoff enthaltenden gasförmigen Verbindung im Niederdruckverahren oder durch Glimmentladung herzustellen.
  • Besondere Ausgestaltungen ergeben sich aus den Unteransprechen. So werden gemäß einem Ausführungsbeispiel nach der Lehre der Erfindung zur Herstellung von integrierten n-Kanal-MOS-Schaltungen mit Silizium-Gate-Transistoren mit überlappenden Source/Drain-Kontakten folgende Verfahrensschritte durchgeführt: a) Herstellen von strukturierten SiO2-Schichten auf einem p-dotierten Halbleitersubstrat zur Trennung der aktiven Transistorbereiche nach dem sogenannten LOCOS-oder Isoplanarverfahren, b) Durchführung der Gateoxidation durch Aufoxidieren der freien p-Substratoberflächen, c) Abscheidung einer ganzflächigen n+-dotierten Poly-Siliziumschicht und Strukturierung der Poly-Silizium schicht, d) Entfernung der Gateoxidschicht im Bereich der freien Substratoberfläche, e) ganzflächige Oxidation in feuchter Atmosphäre bei 850 bis 9000C, f) Durchführung einer Ionenimplantation zur Erzeugung einkristalliner n+-dotierter Source- und Drainbereiche im p-dotierten Substrat, g) Durchführung einer Fototechnik zur Strukturierung und Erzeugung von Kontaktlöchern (I) auf den Poly-Silizium-Bereichen, h) Abscheidung einer ganzflächigen Siliziumnitrid-Schicht, i) Durchführung einer Fototechnik zur Strukturierung und Erzeugung von Kontaktiöchern (II) zur Ausbildung von Kontakten zwischen einkristallinen n+ -dotierten Bereichen und Polysilizium-Bereichen bzw. metallischen Leitbahnen, J) Ätzung der Siliziumnitridschicht, k) Ätzung der Siliziumdioxidschicht, 1) Herstellen des metallischen Leitbamnmusters.
  • In analoger Weise wie für den Silizium-Gate-Prozeß beschrieben, kann auch ein Doppel-Silizium-Gate-Prozeß (= Si2-Gate-Prozeß) nach dem erfindungsgemäßen Verfahren angewandt werden. In diesem Fall wird zwischen den Verfahrensschritten g) und h) in an sich bekannter Weise eine zweite Poly-Silizium-Schicht abgeschieden, eine Ionenimplantation und Oxidation für die in der Schaltung enthaltenen Lastwiderstände durchgeführt und die zweite Poly-Silizium-Schicht dotiert und strukturiert.
  • Durch das erfindungsgemäße Verfahren ergibt sich im Gegensatz zu der bisher bekannten Prozeßführung die Möglichkeit, selbst#ustierende, überlappende Source/Drain-Kontakte sowohl Uber Gateoxidbereiche als auch über Dickoxidbereiche zu verwenden. Die Packungsdichte von statischen RAM (= random access memory)-Speicherzellen läßt sich mit den durch die Erfindung erzeugten überlappenden Kontakten und zusätzlich mit der Verwendung von Poly-Silizium-Lastwiderständen um insgesamt einen Faktor 2 bis 2,5 steigern.
  • Weitere Einzelheiten und Vorteile der Erfindung werden anhand von Ausführungsbeispielen in Form der Anwendung der Erfindung auf die n-Eanal-MOS-Technik und der Figuren 1 bis 18 noch näher beschrieben. Dabei zeigen: die Figuren 1 bis 7 die Prozeßführung für n-Kanal-Silizium-Gate-Transistoren mit überlappendem Source/Drain-Kontakt, die Figuren 8 und 9 Abbildungen im Maßstab 2000:1, aus denen die wesentliche Platzeinsparung durch die gemäß der Erfindung hergestellten überlappenden Kontakte gegenüber den normalen Kontakten ersichtlich ist, die Figuren 10 bis 16 die Prozeßführung für Poly-Si1-Gate-Transistoren und Poly-Si2-Lastwiderstände mit überlappenden Source/Drain-Kontakten, die Figur 17 das Layout eines Transistors mit überlappendem Source/Drain-Kontakt und die Figur 18 das Layout des erzeugten Lastwiderstandes.
  • In allen Figuren gelten für gleiche Teile gleiche Bezugszeichen.
  • Der Prozeßverlauf für einen Silizium-Gate-Prozeß in n-Kanal-MOS-Technik nach der Lehre der Erfindung wird beispielsweise wie folgt durchgeführt: a) Herstellen von strukturierten SiO2-Schichten 1 (sogenannte Feldoxidbereiche ca. 0,7 /um dick) auf einem p-dotierten (2 bis 50 Ohm/cm) Halbleitersubstrat 2 aus <100>-orientierten Silizium nach Aufbringen einer strukturierten Nitridschicht und Durchführung einer Feldimplantation. Zum Abschluß dieses sogenannten LOCOS-Prozesses wird die Nitridschicht entfernt (die einzelnen LOCOS-ProzeBschritte sind in den Figuren nicht dargestellt).
  • b) Unter Hinweis auf Figur 1 wird nun durch Aufoxidieren der freien p-dotierten Substratoberflächen 2 das Gateoxid 3 in 40 nm Schichtstärke erzeugt.
  • c) Aus Figur 1 ist weiterhin die Abscheidung einer 500 nm dicken n -dotierten Poly-Siliziumschicht 4 nach dem CVD-Verfahren (= Chemical Vapor Deposition) und ihre Strukturierung ersichtlich.
  • d) Entfernen der Gateoxidschicht 3 im Bereich der freien Substratoberfläche (2) gemäß Figur 2, e) Durchführung einer Oxidation in feuchter Atmosphäre bei 805 bis 9000C, wodurch sich auf den dotierten Poly-Siliziumbereichen 4 eine Oxidschicht 5 von 1400 A0 und auf der Substratoberfläche (2) eine Oxidschicht 7 von 300 bis 400 AO ausbildet (Figur 3), f) Durchführung einer Arsen-Ionen-Implantation (siehe Pfeile 8) im Transistorbereich zur Erzeugung der einkristallinen n+ -dotierten Source- und Drainzonen 9 im p-dotierten Substrat 2 gemäß Figur 4, g) Durchführung einer Fototechnik zur Strukturierung und Erzeugung von Kontaktlöchern (I) auf den Poly-Silizium-Bereichen gemäß Figur 5, h) Abscheidung einer ganzflächigen Siliziumnitridschicht (10), i) Durchführung einer Fotolacktechnik zur Strukturierung und Erzeugung von Kontaktlöchern (II) zur Ausbildung von Kontakten zwischen einkristallinen n+-dotierten Bereichen 9 und Poly-Silizium-Bereichen 4 bzw.
  • metallischen Leitbahnen (11), J) Entfernen der Siliziumnitridschicht im Bereich der Kontaktlöcher (II); dabei wirkt die SiO2-Schicht 7 als Ätzstop, k) Entfernung der SiO2-Schicht 7 durch reaktives Ionenätzen oder auf naßchemischem Wege. Dabei entsteht die Anordnung gemäß Figur 6, und 1) Durchführung einer Metallisierung und Strukturierung der Kontaktmetallschicht 11 gemäß Figur 7.
  • In den Figuren 8 und 9 werden in Aufsicht und im Maßstab 2000:1 die herkömmlichen Kontakte bezüglich ihres Platzbedarfs mit den selbstjustierenden, überlappenden Source-Drain-Kontakten verglichen. Dabei zeigen die schraffierten Bereiche 22 die Größe der einzelnen Kontaktlöcher an.
  • Die Packungsdichte von statischen RAM-Zeilen läßt sich mit den in Figur 1 bis 7 und 9 beschriebenen überlappenden Kontakten und zusätzlich mit der Verwendung von Poly-Siliziumlastwiderständen um den Faktor 2 bis 2,5 steigern, wenn erfindungsgemäß folgende Prozeßschritte angewandt werden: a) Herstellen von strukturierten SiO2-Schichten 1 (sogenannte Feldoxidbereiche ca. 0,7 /um dick) auf einem p-dotierten (2 bis 50 Ohm/cm) Halbleitersubstrat 2 aus <1OO>#orientierten Silizium nach Aufbringen einer strukturierten Nitridschicht und Durchführung einer Feldionenimplantation. Zum Abschluß dieses sogenannten LOCOS-Prozesses wird die Nitridschicht entfernt (die einzelnen L0COS-Prozeßschritte sind in den Figuren nicht dargestellt).
  • b) Unter Hinweis auf Figur 10 wird nun durch Aufoxidieren der freien p-dotierten Substratoberflächen 2 das Gateoxid 3 in 40 nm Schichtstärke erzeugt.
  • c) Aus Figur 10 ist weiterhin die Abscheidung einer 500 nm dicken n+ -dotierten Poly-Siliziumschicht 4, 14, 24 nach den CVD-Verfahren (- Chemical Vapor Deposition) und ihre Strukturierung ersichtlich. Dabei ist in Figurmitte die Entstehung der Transistorstruktur (4), auf der rechten Seite die des Lastwiderstandes (24) und auf der linken Seite die des Poly-Silizium-Kontaktmetallbereiches (14) dargestellt.
  • d) Entfernen der Gateoxidschicht 3 im Bereich der freien Substratoberfläche (2) gemäß Figur 11, e) Durchführung einer Oxidation in feuchter Atmosphäre bei 850 bis 9000C, wodurch sich auf den dotierten Poly-Siliziumbereichen 4, 14, 24 eine Oxidschicht 5, 15, 25 von 1400 A0 und auf der Substratoberfläche (2) eine Oxidschicht 7 von 300 bis 400 A0 ausbildet (siehe Figur 12), f) Durchführung einer Arsen-Ionen-Implantation (siehe Pfeile 8) im Transistorbereich zur Erzeugung der einkristallinen n+ -dotierten Source- und Drainzonen 9 in p-dotierten Substrat 2 gemäß Figur 13, g) Durchführung einer Fototechnik zur Strukturierung und Erzeugung von Kontaktldchern (I) auf den Poly-Silizium bereichen 24 des Lastwiderstandes und den Poly-Sili- zium1-Bereichen 14 gemäß Figur 14.
  • h) Unter Hinweis auf Figur 15 erfolgt nun die Abscheidung einer Poly-Si2-Schicht 12, Ionenimplantation der Lastwiderstände (nicht dargestellt), Oxidation und Strukturierung des Oxids 13 (Lastwiderstände) sowie Dotierung und Strukturierung der Poly-Si2-Schicht 12, i) Abscheidung einer ganzflächigen Siliziumnitridschicht (10), J) Durchführung einer Fotolacktechnik zur Strukturierung und Erzeugung von Kontaktlöchern (11) zur Ausbildung von Kontakten zwischen einkristallinen n+ -dotierten Bereichen 9 und Poly-Siliziumbereichen 4, 14 bzw.
  • metallischen Leitbahnen (11), k) Entfernen der Siliziumnitridschicht im Bereich der Kontaktlöcher (in); dabei wirkt die SiO2-Schicht 7 als Ätzstop (siehe Ausführungsbeispiel 1 Verfahrensschritt J), 1) Entfernung der SiO2-Schicht 7 durch reaktives Ionenätzen oder auf naßchemischem Wege (siehe Ausführungsbeispiel 1, Schritt k) und m) Durchführung einer Metallisierung und Strukturierung der Kontaktmetallschicht 11 gemäß Figur 16.
  • Aus den Figuren 17 und 18 ist das Layout eines Transistors mit überlappenden Source/Drain-Kontakten (Figur 17) und das Layout des Lastwiderstandes (Figur 18) zu entnehmen.
  • Dabei zeigen die schraffierten Bereiche 22 die Größe der Kontaktlöcher an. Außerdem ist durch die linien I und II die Begrenzung der entsprechenden Kontaktiochmasken zu ersehen. Ansonsten gelten die gleichen Bezugszeichen wie in den übrigen Figuren.
  • 5 Patentansprüche 18 Figuren Leerseite

Claims (5)

Patentansortiche.
1. Verfahren zum Herstellen von integrierten MOS-Schalgen in Silizium-Gate-Technologie, mit selbstjustierten, Uberlappenden Source/Drain-Kontakten unter Verwendung von Siliziumnitrid-Maskierungen, d a d u r c h g e k e n n z e i c h n e t , daß vor der Erzeugung der Source-Drain-Zonen durch Ionenimplantation das Gateoxid im Bereich der freien Substratoberfläche entfernt wird und ein Oxidationsprozeß bei Temperaturen unterhalb 10000C in feuchter Atmosphäre durchgeführt wird, wodurch sich auf den dotierten Poly-Silizium-Bereichen und auf dem schwach dotierten Substrat unterschiedlich dicke Oxidschichten ausbilden, und daß zur Isolation zwischen den Poly-Silizium-Bereichen und der Kontaktmetallschicht eine Siliziumnitridschicht aufgebracht wird.
2. Verfahren nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß die Oxidation bei 700 bis 1000 0C durchgeführt wird und in Bezug auf die Zeit so eingestellt wird, daß sich auf den dotierten Poly-Silizium-Bereichen eine Oxidschicht von 1000 bis 3000 AO und auf dem schwach dotierten Substrat eine Oxidschicht von 200 bis 500 AO ausbildet.
3. Verfahren nach Anspruch 1 und 2, d a d u r c h g e k e n n z e i c h n e t , daß die Siliziumnitridschicht in einer Dicke von 0,2 - 1,5 /um, vorzugsweise von 0,6 /um, durch thermische Zersetzung einer Silizium-und Stickstoff-enthaltenden gasförmigen Verbindung im Niederdruckverfahren oder durch Glimmentladung aufgebracht wird.
4. Verfahren zum Herstellen von integrierten n-Kanal-MOS-Schaltungen in Silizium-Gate-Technologie mit Silizium-Gate-Transistoren mit überlappenden Source/Drain- Kontakten nach Anspruch 1 bis 3, g e k e n n z e i c h -n e t d u r c h folgende Verfahrensschritte: a) Herstellen von strukturierten SiO2-Schichten auf einem p-dotierten Halbleitersubstrat zur Trennung der aktiven Transistorbereiche nach dem sogenannten LOCOS-oder Isoplanarverfahren, b) Durchftlhrung der Gateoxidation durch Aufoxidieren der freien p-Substratoberflächen, c) Abscheidung einer ganzflächigen n+ -dotierten Poly-Siliziumschioht und Strukturierung der Poly-Siliziumschicht, d) Entfernung der Gateoxidschicht im Bereich der freien Substratoberfläche, e) ganzflächige Oxidation in feuchter Atmosphäre bei 850 bis 9000C, f) Durchführung einer Ionenimplantation zur Erzeugung einkristalliner n+-dotierter Source- und Drainbereiche im p-dotierten Substrat, g) Durchführung einer Fototechnik zur Strukturierung und Erzeugung von Kontaktlöchern (I) auf den Poly-Silizium-Bereichen, h) Abscheidung einer ganzflächigen Siliziumnitrid-Schicht, i) Durchftlhrung einer Fototechnik zur Strukturierung und Erzeugung von Kontaktlöchern (II) zur Ausbildung von Kontakten zwischen einkristallinen n+-dotierten Bereichen und Polysilizium-Bereichen bzw. metallischen Leitbahnen, j) Ätzung der Siliziumnitridschicht, k) Ätzung der Siliziumdioxidschicht, 1) Herstellen des metallischen Leitbahnmusters.
5. Verfahren zum Herstellen von integrierten n-Kanal-MOS-Schaltungen mit Si1-Gate-Transistoren und Poly-Silizium2-Lastwiderständen mit überlappenden Source/Drain-Kontakten nach Anspruch 4, d a d u r c h g e k e n n -z e i c h n e t , daß in Abänderung des Verfahrens zur Durchführung eines Si2-Gate-Prozesses zwischen den Verfahrensschritten g) und h) in an sich bekannter Weise eine zweite Poly-Siliziumschicht abgeschieden, eine Ionenimplantation und Oxidation für die Lastwiderstände durchgeführt und die zweite Poly-Siliziumschicht dotiert und strukturiert wird.
DE19792949198 1979-12-06 1979-12-06 Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate-technologie mit selbstjustierten, ueberlappenden source/drain-kontakten Withdrawn DE2949198A1 (de)

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