DE2942741C2 - - Google Patents
Info
- Publication number
- DE2942741C2 DE2942741C2 DE19792942741 DE2942741A DE2942741C2 DE 2942741 C2 DE2942741 C2 DE 2942741C2 DE 19792942741 DE19792942741 DE 19792942741 DE 2942741 A DE2942741 A DE 2942741A DE 2942741 C2 DE2942741 C2 DE 2942741C2
- Authority
- DE
- Germany
- Prior art keywords
- section
- memory
- word
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung mit einem
Mikroprozessor, dessen paralleler Datenbus über eine Entkopplungsschaltung
mit den Datenein- und Datenausgängen eines Speichers mit wahlfreiem Zugriff
verbunden ist, der aus einer Reihe von Halbleiterspeichern zusammengesetzt
ist, von denen jeweils einer für ein Bit eines auf dem Datenbus parallel
übertragenen Worts vorgesehen ist. Eine derartige Schaltungsanordnung ist
bereits bekannt (Adam Osborne: Einführung in die Mikrocomputertechnik, 2.
Auflage, München, te-wi Verlag GmbH, 1978, Seiten 5-4 und 5-5). Die
Halbleiterspeicher in Form von integrierten Schaltungen sind jeweils mit
einem Datenanschluß an eine Datenleitung des parallelen Datenbusses
angeschlossen.
Es ist auch bereits eine Schaltungsanordnung mit einem Mikroprozessor
bekannt, der einen parallelen Datenbus aufweist und Daten bitweise und
wortweise verarbeiten kann. Für die bitweise Verarbeitung können einzelne
Bits aus einer Reihe paralleler, auf entsprechenden Eingängen anstehender
Bits ausgewählt werden. Drei Bits der Adreßbits des Mikroprozessors stehen
für die Auswahl eines von acht Eingangsbits mittels eines Multiplexers zur
Verfügung, der den ausgewählten Einang über mehrere Torschaltungen mit einer
für die bitweise Verarbeitung bestimmten Leitung des parallelen Busses
verbindet. Die anderen Leitungen des Busses werden bei der Verbindung der
bestimmten Leitung mit dem ausgewählten Eingang mittels weiterer
Torschaltungen auf ein vorgegebenes Potential gelegt. Die für die
Einzelbitverarbeitung von Eingangssignalen bestimmte Leitung des Busses ist
an einen, von den drei der Einzelbitauswahl zugeordneten Adreßbits
einstellbaren Demultiplexer-Ausgabespeicher angeschlossen, dem eine der
Anzahl von Eingängen entsprechende Anzahl von Ausgängen nachgeschaltet ist
(Electronic Design 5, 1. März 1976, Seiten 56 bis 58).
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der
eingangs beschriebenen Gattung so weiterzubilden, daß bei Verwendung eines
Mikroprozessors ohne besondere Befehle für die Bitmanipulation neben
wortweiser Verarbeitung von Speicherwörtern die einzelnen Stellen der
Speicherwörter für eine Invertierung, Verknüpfung und Übertragung mit
geringem schaltungstechnischen Aufwand unmittelbar zugänglich sind.
Die Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzeichen des
Anspruchs 1 gelöst. Bei der im Anspruch 1 beschriebenen Anordnung sind für
die bitweise Verarbeitung ein Multiplexer und ein Demultiplexer ohne
Speichereigenschaften vorgesehen, die an den gleichen Datenbus des
Mikroprozessors angeschlossen sind. Ein Teil der Adressenbits wird dazu
benutzt, einzelne Stellen des mit den übrigen Adreßbits ausgewählten
Inhalts eines Speichers, in dem mehrere Bits parallel gespeichert sind, zu
adressieren.
Eine zweckmäßige Ausführungsform besteht darin, daß eine Stelle in der
Adresse für die Beaufschlagung der Torschaltung mit einem die Invertierung
hervorrufenden binären Signal bestimmt ist. Durch diese Art der Invertierung
können gesonderte Befehle für die Invertierung eines Ergebnisses entfallen.
Es lassen sich die einer Speicherstelle entnommenen Bits nach dem Auslesen
sofort invertieren. Dies trifft auch auf das Einschreiben von binären Daten
zu, die mit dem Einschreibbefehl bereits invertiert werden können.
Die Erfindung wird im folgenden an Hand eines in einer
Zeichnung dargestellten Ausführungsbeispieles näher erläutert,
aus dem sich weitere Vorteile ergeben.
Es zeigt
Fig. 1 ein Übersichtsschaltbild einer Anordnung für
einen Speicher mit wahlfreiem Zugriff zum Aus
lesen oder Einschreiben von Daten,
Fig. 2 Einzelheiten der in Fig. 1 dargestellten
Schaltungsanordnung.
Ein Speicher 1 setzt sich aus acht einzelnen Speicherbau
steinen 2 zusammen, von denen in der Zeichnung der Übersicht
lichkeit halber nur vier dargestellt sind. Bei den Speicher
bausteinen 2 handelt es sich um Halbleiterspeicher mit z. B.
je 10 Adreßeingängen, die parallel an einen Adreßbus 3 an
geschlossen sind, der von einem Adreßregister 4 gespeist
wird. Die Ausgänge der Halbleiterspeicher 2 sind jeweils über
eine Entkopplungsschaltung 5 an einen Datenbus 6 mit acht
parallelen Leitungen gelegt. Weiterhin sind die acht Ausgänge
der Halbleiterspeicher 2 mit den Eingängen eines Multiplexers
7 verbunden, dessen Ausgang an eine Torstufe 8 angeschlossen
ist.
Die Halbleiterspeicher 2 enthalten je einen Eingang für das
Einschreiben von Daten. Dieser nicht näher bezeichnete Ein
gang ist mit dem Ausgang für das Auslesen von Daten ver
bunden. Der Ausgang der Torstufe 8, mit der das von dem je
weils adressierten Halbleiterspeicher 2 ausgelesene binäre
Signal invertiert werden kann, ist einerseits an den Ein
gang eines Demultiplexers 9 und andererseits an eine Leitung
10 des Datenbus 6 gelegt. Die Ausgänge des Demultiplexers 9
stehen mit den Schreibeingängen der Halbleiterspeicher 2 in
Verbindung. Die Torstufe 8 hat einen weiteren Eingang, der
von einem Signal des Adreßregisters 4 beaufschlagt wird. Dem
Eingang des Demultiplexers 9 ist eine Torstufe 18 vorgeschaltet,
deren einer Eingang einerseits mit dem Ausgang der Torstufe 8
und andererseits mit der Leitung 10 des Datenbus 6 verbunden
ist. Der zweite Eingang der Torstufe 18 ist gemeinsam mit
dem zweiten Eingang der Torstufe 8 an das Adreßregister 4
angeschlossen. Der Datenbus 6 ist an einen nicht dargestellten
Mikroprozessor angeschlossen.
Das Adreßregister 4 besteht aus zwei Abschnitten 11 und 12.
Der Abschnitt 11 speichert 12 binäre Stellen der Adresse.
Der Abschnitt 12 ist für drei binäre Stellen der Adresse be
stimmt. Die Einteilung des Adreßregisters entspricht dem
Aufbau der Adresse, die sich aus einem ersten und zweiten
Abschnitt zusammensetzt. Der erste Abschnitt dient zur Adres
sierung von Wörtern mit einer vorgegebenen Anzahl von Stellen,
die bei der dargestellten Anordnung zehn ist. Mit dem zweiten
Abschnitt werden durch die drei Stellen die einzelnen Stellen
innerhalb des durch den ersten Abschnitt ausgewählten Worts
adressiert. Zehn Registerausgänge des Abschnitts 11 speisen
die Adreßeingänge der Halbleiterspeicher 2.
Drei Registerausgänge des Abschnitts 12 sind mit einer Dekodier
schaltung 13 verbunden. Die Dekodierschaltung 13, die eine
der Anzahl der Halbleiterspeicher 2 entsprechende Zahl von
Ausgängen hat, speist UND-Glieder 15, die je mit einem zweiten
Eingang an einen Anschluß 16 gelegt sind, dem von einer Netz
spannungsüberwachungsschaltung bei Unterschreiten einer ein
gestellten Netzspannungsschwelle ein Signal zugeführt wird,
das die UND-Glieder 15 sperrt. Bei dem Eingang 16 handelt es
sich um den Betriebsspannungseingang der gemeinsam in einer
integrierten Schaltung angeordneten UND-Glieder 15.
Je einem Ausgang eines UND-Glieds 15 ist der Enable-Eingang 17
eines Halbleiterspeichers 2 nachgeschaltet. Der Abschnitt 12
speist mit drei Stellen weiterhin die Adreßeingänge des Multi
plexers 7 und des Demultiplexers 9.
Die Kapazität des Abschnitts 12 ermöglicht die Adressierung
der Speicherstellen von acht Halbleiterspeichern 2 mit je 4 K
Speicherkapazität. Die Dekodierschaltung 13 ist so aufgebaut,
daß in Abhängigkeit von der Kombination der am Ausgang des
Abschnitts 12 entstehenden binären Signale jeweils eine der
Ausgangsleitungen ein Ansteuersignal für einen Enable-Eingang
17 enthält. Dieser Zustand tritt ein, wenn ein Bit eines
adressierten Worts ausgewählt werden soll. Je ein zusätzlicher
Eingang der UND-Glieder 15 steht über einen gemeinsamen An
schluß 19 mit einer Stelle des Abschnitts 11 des Adreßre
gisters 4 in Verbindung. Eine weitere Stelle des Abschnitts
11 beaufschlagt die zweiten Eingänge der Torstufen 8 und 18.
Bei einem Lesebefehl aktiviert der Abschnitt 11 die der
Adresse entsprechenden Eingänge an allen Halbleiterspeichern 2.
Die Dekodierschaltung macht über den jeweiligen Enable-Ein
gang 17 einen der Halbleiterspeicher 2 für die Ausgabe von
Daten wirksam. Auf diesen Halbleiterspeicher 2 wird gleich
zeitig der Multiplexer 7 eingestellt. Das in der vom Register
abschnitt 12 ausgewählten Stelle des adressierten Worts
stehende Bit wird hierdurch über die Torstufe 8 auf die Lei
tung 10 für die weitere Verarbeitung im Mikroprozessor über
tragen. Die für das Auslesen vorgesehenen, weiteren Steuer
signale für die Halbleiterspeicher, die vom Mikroprozessor ab
gegeben werden und z. B. den Zeitpunkt des Auslesens innerhalb
eines Befehlszyklus bestimmen, sind bekannt und werden nicht
im einzelnen erläutert.
Der auf der Leitung 10 vorhandene binäre Wert kann durch
einen Schreibbefehl an eine gewünschte Stelle eines ge
speicherten Worts gebracht werden. Die Adressierung der Halb
leiterspeicher 2 ist die gleiche wie bei dem oben erläuterten
Auslesevorgang. Der Demultiplexer 9 wird durch die Adresse
des Abschnitts 12 auf den Eingang eines der Halbleiterspeicher
2 eingestellt. Die für den Ablauf des Schreibbefehls not
wendigen Steuersignale des Speichers 1 werden vom Mikroprozessor
erzeugt und sind nicht näher angegeben.
Bei wortweisem Auslesen von Daten werden die Stellen eines
Worts parallel aus der durch den Abschnitt 11 adressierten
Speicherstelle auf die Ausgänge der Halbleiterspeicher 2
übertragen und gelangen über die Entkopplungsschaltung 5 auf
den Datenbus 6. Zum wortweisen Einschreiben werden die Daten
des Bus 6 über die Entkopplungsschaltung 5 auf die Eingänge
der Halbleiterspeicher 2 parallel übertragen und in dem vom
Mikroprozessor gesteuerten Eingabezyklus in die durch den
Abschnitt 11 adressierten Stellen eingegeben.
Für die Unterscheidung der Verarbeitung einzelner Stellen
von Wörtern oder aller Stellen wird das von einer Stelle des
Abschnitts 11 auf die zusätzlichen Eingänge der UND-Glieder 15
übertragene Signal verwendet, das z. B. bei wortweiser Verar
beitung über die Ausgänge der UND-Glieder 15 alle Enable-
Eingänge 17 gleichzeitig aktiviert. Die in der Zeichnung dar
gestellte Anordnung eignet sich daher für Mikroprozessoren,
deren Befehlscode nicht für die Bit-Manipulation vorgesehen
ist. Es kann nämlich eine Stelle des Adreßteils zur Unter
scheidung von bitweiser und wortweiser Verarbeitung ausgenutzt
werden. Weitere schaltungstechnische Maßnahmen sind nicht er
forderlich.
Über eine weitere Stelle des Abschnitts 11 deren Ausgangssignal
die Torstufen 8 und 18 beaufschlagt, lassen sich die ausge
lesenen oder einzuschreibenden binären Daten invertieren. Soll
die Torstufe 8 invertieren, dann wird an den zweiten Eingang
ein binäres "1"-Signal angelegt. Entsprechendes gilt für den
zweiten Eingang der Torstufe 18.
Die UND-Glieder 15 sind je mit ihren Ausgängen sowohl an
die Enable-Eingänge 17 der Halbleiterspeicher 2 als auch
an Widerstände 20 angeschlossen, deren zweite Eingänge an den
einen Pol 21 der Spannungsversorgung für die Halbleiter
speicher 2 gelegt sind. Bei Spannungsausfall wird den UND-
Gliedern 15 die Versorgungsspannung entzogen. Der Pol 21 ist
mit einer nicht gezeigten Batterie verbunden, die bei Netz
spannungsausfall die Versorgung der Halbleiterspeicher 2 über
nimmt. Die UND-Glieder 15 sind einer Open-Collector-Verbindung
mit den Widerständen 20 verbunden. Diese Open-Collector-Ver
bindung stellt sicher, daß bei Spannungsausfall kein Strom
des Pols 21 über die UND-Glieder 15 abfließen kann. Die UND-
Glieder 15 dienen somit gleichzeitig als Sperrelemente bei
Spannungsausfall.
Die oben erläuterte Anordnung ermöglicht eine schnelle Ver
arbeitung auf wortweiser oder bitweiser Basis. Für eine UND-
Verknüpfung zweier binärer Variabler mit anschließender Über
tragung in eine gewünschte Speicherstelle sind nur vier Mikro
prozessorbefehle notwendig. Mit dem ersten Befehl wird eine
Stelle eines Worts adressiert und dieses Bit auf die Leitung 6
gegeben. Der zweite Befehl dient zur Auslesung des zweiten
Bits. Mit dem dritten Befehl wird die Verknüpfung durchgeführt.
Der vierte Befehl bewirkt die Abspeicherung des auf der Lei
tung 6 anstehenden Ergebnisses der Verknüpfung in die aus
gewählte Stelle des adressierten Worts.
Die Torstufen 8 und 18 können als EXKLUSIV-ODER-Glieder aus
gebildet sein.
Claims (3)
1. Schaltungsanordnung mit einem Mikroprozessor, dessen paralleler
Datenbus über eine Entkopplungsschaltung mit den Datenein- und
Datenausgängen eines Speichers mit wahlfreiem Zugriff verbunden
ist, der aus einer Reihe von Halbleiterspeichern zusammengesetzt
ist, von denen jeweils einer für den Bit eines auf dem Datenbus
parallel übertragenen Worts vorgesehen ist,
dadurch gekennzeichnet,
daß den Speicheradressen des Mikroprozessors ein erster Abschnitt
für die Adressierung der Wörter des Speichers und ein zweiter
Abschnitt für die Adressierung einzelner Stellen innerhalb des
jeweils durch den ersten Abschnitt adressierten Worts zugeordnet
sind, daß mit den Stellen des zweiten Abschnitts ein Multiplexer
(7) und ein Demultiplexer (9) sowie eine Dekodierschaltung (13)
einstellbar sind, daß der Multiplexer (7) mit seinen Eingängen an
die parallelen Datenausgänge des Speichers (1) und mit seinem
Ausgang über eine wahlweise durch einen Befehl des Mikroprozessors
auf Invertierung umschaltbare Torschaltung (8) an eine Leitung des
Datenbusses (6) angeschlossen ist, daß der Demultiplexer (9) mit
seinem Eingang an den Ausgang der Torschaltung (8) und mit
seinen Ausgängen an die Dateneingänge des Speichers (1) gelegt ist
und daß die Dekodierschaltung (13) mit den Freigabe-Eingängen
(17) der Halbleiterspeicher (2) über Torschaltungen (15) verbunden
ist, die je einen Eingang (19) für ein binäres Signal aufweisen,
das die Adressierung eines Worts durch den ersten Abschnitt oder
die Adressierung einer Stelle innerhalb des durch den ersten
Abschnitt adressierten Worts in Abhängigkeit vom jeweiligen
binären Wert steuert.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß eine Stelle in der Adresse für die Beaufschlagung der
Torschaltung (8) mit einem die Invertierung hervorrufenden binären
Signal bestimmt ist.
3. Anordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß dem Eingang des Demulitplexers (9) eine wahlweise über einen
Befehl auf Invertierung umschaltbare Torstufe (18) vorgeschaltet
ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19792942741 DE2942741A1 (de) | 1979-10-23 | 1979-10-23 | Anordnung fuer einen speicher mit wahlfreiem zugriff |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19792942741 DE2942741A1 (de) | 1979-10-23 | 1979-10-23 | Anordnung fuer einen speicher mit wahlfreiem zugriff |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2942741A1 DE2942741A1 (de) | 1981-05-07 |
DE2942741C2 true DE2942741C2 (de) | 1990-02-01 |
Family
ID=6084146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19792942741 Granted DE2942741A1 (de) | 1979-10-23 | 1979-10-23 | Anordnung fuer einen speicher mit wahlfreiem zugriff |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2942741A1 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58128097A (ja) * | 1981-12-29 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
JPS61294562A (ja) * | 1985-06-21 | 1986-12-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
FR2706577B1 (fr) * | 1993-06-16 | 1995-09-29 | Jubin Jean Jacques Roger Marie | Ensemble comprenant au moins deux parties distinctes destinées à coopérer étroitement, tel qu'un bagage à couvercle, un véhicule à portières, et analogue. |
-
1979
- 1979-10-23 DE DE19792942741 patent/DE2942741A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE2942741A1 (de) | 1981-05-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2803989C2 (de) | Digitaldatenspeicher mit wahlfreiem Zugriff | |
DE2311034C2 (de) | Verfahren zum Prüfen eines integrierte logische Verknüpfungs- und Speicherglieder enthaltenden Halbleiterchips | |
DE3902425C2 (de) | ||
DE69019697T2 (de) | Reparierbare Speicherschaltung. | |
DE19530100C2 (de) | Integrierte Dram-Schaltung mit Reihenkopierschaltung und Verfahren | |
DE19510902A1 (de) | Emulation eines Mehrtor-Speichers unter Verwendung von Markierregistern | |
DE69412230T2 (de) | Verfahren zur Programmierung von Redundanzregistern in einer Spaltenredundanzschaltung für einen Halbleiterspeicherbaustein | |
DE2128790A1 (de) | Einrichtung zum Verwenden mehrerer betriebsfähiger Schaltungen in einem in tegrierten Schaltungsplättchen | |
DE4328605A1 (de) | Halbleiterspeichereinrichtung | |
DE60221313T2 (de) | Direktzugriffsspeicher | |
DE4018296C2 (de) | ||
EP0282976B1 (de) | Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher | |
DE3634352A1 (de) | Verfahren und anordnung zum testen von mega-bit-speicherbausteinen mit beliebigen testmustern im multi-bit-testmodus | |
DE69321245T2 (de) | Integrierte Programmierschaltung für eine elektrisch programmierbare Halbleiterspeicheranordnung mit Redundanz | |
DE2554502C3 (de) | Verfahren und Anordnung zum Adressieren eines Speichers | |
DE69322436T2 (de) | Halbleiterspeicheranordnung | |
DE3921404C2 (de) | Elektrisch löschbarer, programmierbarer Speicher mit freischwebendem Gate und Verfahren zum Auslesen desselben | |
DE10063688A1 (de) | Schaltungsanordnung zur Ansteuerung einer programmierbaren Verbindung | |
DE69500023T2 (de) | Elektrisch veränderlicher Festspeicher mit Prüffunktionen | |
DE19908157A1 (de) | Speichertestschaltung | |
DE4129133C1 (de) | ||
DE3024153A1 (de) | Speicher-subsystem | |
DE3784950T2 (de) | Inhaltsadressierbare speicheranordnung. | |
DE4137336C2 (de) | IC-Karte | |
DE2942741C2 (de) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8120 | Willingness to grant licenses paragraph 23 | ||
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |