DE2939193C2

DE2939193C2 -

Info

Publication number: DE2939193C2
Application number: DE2939193A
Authority: DE
Inventors: Jun-Ichi Prof. Sendai Miyagi Jp Nishizawa
Original assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Current assignee: Zaidan Hojin Handotai Kenkyu Shinkokai
Priority date: 1978-09-28
Filing date: 1979-09-27
Publication date: 1990-03-22
Also published as: JPS5546548A; JPH0219630B2; US4317127A; DE2939193A1

Description

Die Erfindung bezieht sich auf eine integrierte Injektionslogik schaltungsanordnung nach dem Oberbegriff des Anspruchs 1, wie sie aus der Zeitschrift "Electronics" vom 19. August 1976, Seite 4E, bekannt ist.

Aus der US-PS 34 14 782 ist bereits eine Halbleiteranordnung bekannt, die bei vertikalen FET'S eine Subdrain verwendet. Ferner zeigt die DE-OS 27 30 373 eine integrierte Halbleiterlogikschaltung mit Schottkydioden als Drainelektro den.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine integrierte Injektionslogikschaltungsanordnung der im Oberbe griff des Anspruchs 1 genannten Art zu schaffen, bei welcher eine höhere Betriebsgeschwindigkeit ermöglicht wird.

Zur Lösung dieser Aufgabe sieht die Erfindung die im kenn zeichnenden Teil des Anspruchs 1 genannten Maßnahmen vor. Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung wird im folgenden anhand der Zeichnung beschrie ben; in der Zeichnung zeigen

Fig. 1A, 1B und 1C eine schematische Draufsicht bzw. einen Querschnitt bzw. eine Äquivalentschaltung einer integrierten Injektionsschaltungsanordnung als Aus gangspunkt für die Erläuterung der vorliegenden in Fig. 2 gezeigten Erfindung;

Fig. 2 einen schematischen Schnitt eines Ausführungsbeispiels der Erfindung.

In den Fig. 1A und 1B ist eine IIL (Integrierte Injektionslogik)-Schaltung als Ausgangs punkt der Erfindung dargestellt. Auf der Oberseite eines p-Typ-Halbleitersubstrats 1 aus Si oder GaAS ist eine n⁺-Typ Sub-Drain Zone 2 eingebettet, und über dieser ist eine n⁻-Epitaxieschicht 3 ausgebildet. Im folgenden wird der diese Epitaxieschicht aufweisende Halbleiterkörper ein Halblei terwafer genannt. Auf der Oberseite der n⁻-Typ-Epitaxieschicht 3 ist folgendes ausgebildet: eine p⁺-Typ-Emitterzone 5 und eine p⁺-Typ-Kollektorzone, die gleichzeitig als eine Gatezone 4 dient. Ferner sind eine n⁺-Typ-Basis-Kontaktzone 7, eine n⁺-Typ-Sourcezone 6 und n⁺-Typ-Drainzonen 8 und 9 ähnlich wie die genannten Zonen durch Ionenimplantation, Diffusion oder dgl. Verfahren ausgebildet. Oben auf diesen entsprechenden Zonen, die in der Epitaxieschicht ausgebildet sind, sind eine Injektor- oder Emitterelektrode 5′, eine Basis-Sourceelektrode 6′ und Drainelektroden 8′ und 9′ ausgebildet. Ebenfalls ist auf der gesamten Bodenfläche des Substrats 1 eine Elektrode 1′ ausgebildet. Es sei jedoch bemerkt, daß das Vorsehen dieser Elektrode an der Unterseite des Substrats 1 nicht immer notwendig ist. Mit 10 ist in den genannten Figuren eine Isolierschicht bezeichnet. Wenn dieses p-Typ-Halbleiter substrat aus Silizium hergestellt ist, so kann die Isolierschicht aus SiO₂, Si₃N₄, Al₂O₃, AlN und ähnlichen Substanzen oder deren Mischungen oder als zusammengesetzte Isolierschicht ausgebildet sein. Wenn jedoch das Substrat aus GaAs besteht, so besteht die Schicht beispielsweise aus GaO_xN_y. Obwohl dies nicht dargestellt ist, ist die Gateelektrode, der ein Eingangssignal eingegeben wird, in einer geeigneten Position auf der Gatezone 4 ausgebildet.

In den Figuren sind zwei Drainelektroden gezeigt. Es sei jedoch bemerkt, daß die Anzahl der Drainelektroden abhängig von den Erfordernissen erhöht oder verringert werden kann.

Eine Äquivalentschaltung der in den Fig. 1A und 1B gezeigten Struktur ist in Fig. 1C dargestellt. Ein Injektions transistor Tr 1 wird aufgebaut durch eine p⁺-Typ-Emitterzone 5, eine n⁺-Typ-Basiskontaktzone 7, eine n⁻-Typ-Basiszone 3′ und eine p⁺-Typ-Kollektorzone 4. Ein Invertertransistor Tr 2 ist aufgebaut durch eine n⁺-Typ-Sourcezone 6, die p⁺-Typ-Gatezone 4, die n⁻-Type-Kanalzone 3′′, die n⁺-Typ-Sub-Drainzone 2, die n⁻-Typ-Zone 3 und die n⁺-Typ-Drainzonen 8 und 9. Der Injek tionstransistor liefert einen Laststrom. Ein Eingangssignal wird an die Gateelektrode des Invertertransistors angelegt. Insbesondere im Falle, daß das Eingangssignal sich auf einem niedrigen Pegel befindet, wird der Strom vom Injektor transistor Tr 1 veranlaßt, in eine Eingangsklemme zu fließen, beispielsweise in die Drainzone der vorhergehenden Stufe, so daß der Invertertransistor Tr 2 "aus"-geschaltet wird. Wenn jedoch das Eingangssignal einen hohen Pegel besitzt, so wird der Strom des Injektortransistors Tr 1 in die Gatezone des Invertertransistors Tr 2 injiziert, so daß das Gatepotential erhöht wird und der Invertertransistor "ein"-geschaltet wird. Diese Arbeitsvorgänge sind ähnlich denjenigen der bekannten IIL.

Bei der in Fig. 1 gezeigten Struktur wird die Ausgangs-Drain elektrode durch eine n⁺-Typ-Zone gebildet. Es sei jedoch bemerkt, daß die Ausgangs-Drainelektrode durch eine Schottky elektrode gebildet sein kann.

Es sind ebenfalls vertikal langgestreckte Ausgangs-Drain elektroden in seitlich benachbarten Reihen in Fig. 1A vorge sehen. Gemäß einer solchen Struktur kann jedoch der Nachteil entstehen, daß die Anzahl der Ladungsträger (Strommenge) in der Drainzone 9 abnimmt, die von der Sourcezone weiter weg angeordnet ist. Um einen solchen Nachteil zu vermeiden, ist es lediglich erforderlich, irgendeine andere Anordnung vorzusehen, bei der der Strom in den entsprechenden Drains gleichgemacht wird. Beispielsweise kann anstelle der Anordnung der n⁺-Typ-Drainzonen in sich vertikal erstreckenden Spalten oder Reihen die Anordnung in der Form von parallelen horizontalen Spalten oder Reihen erfolgen, die aus horizontal langgestreckten Drainzonen in der Draufsicht der Fig. 1A bestehen.

Wenn im Falle der Fig. 1B ein "Punch-through"- oder Durch bruchsstrom zwischen der p⁺-Injektionszone 5 und dem Substrat 1 fließt, und wenn demgemäß in unerwünschter Weise ein Verlust an Leistung auftritt, so ist es lediglich erforderlich, eine einen niedrigen Widerstandswert aufweisende Zone vom entgegen gesetzten Leitfähigkeitstyp zwischen dieser p⁺-Typ-Zone 5 und dem Substrat 1 vorzusehen, um den Fluß des Punch-through- Stroms zu unterdrücken.

Beim in Fig. 1 gezeigten Ausführungsbeispiel umgeben die Gatezonen 4 die Sourcezone und die Kanalzone des Invertertransistors vollständig. Es sei jedoch bemerkt, daß die Anordnung der Gatezonen nicht notwendigerweise diesem Muster folgt. Insbesondere ist es ebenfalls eine effektive Lösung, die Gate-Struktur in einer Split-Gate-Struktur herzustellen, und zwar durch Unterteilung der Gatezone 4 in zwei Zonen, von denen die eine, d. h. diejenige, die als ein Kollektor eines lateralen Bipolartransistors arbeitet, als ein aktives (treibendes) Gate verwendet wird, während die andere als ein passives (nicht treibendes oder schwimmendes) Gate verwendet werden kann oder direkt mit der Sourcezone gekoppelt sein kann. Bei einer derartigen Split-Gate-Struktur nimmt die statische Kapazität des Treibergates ab, und es ist möglich, daß man das passive Gate diejenigen Minoritätsträger absorbieren läßt, die von der aktiven Gatezone in die Kanalzone injiziert sind. Demgemäß werden die Minoritätsträger niemals für eine ausgedehnte Zeitperiode gespeichert, so daß die Betriebsgeschwindigkeit extrem hoch wird.

Wenn die Fläche der Sub-Drainzone in der Struktur der Fig. 1 vergrößert wird, so bedeutet dies eine Erhöhung der Kapazität zwischen dieser Sub-Drainzone und dem Substrat, was eine Ursache für den Abfall der Betriebsgeschwindigkeit bildet. Zur Verminderung dieses Effekts ist es lediglich erforderlich, wie in Fig. 2 gezeigt, vorzusehen, daß das Substrat aus einem p⁺-Halbleiter besteht, und daß eine einen hohen Widerstandswert aufweisende Zone (die entweder zum n⁻-Typ, p⁻-Typ gehört) 11 zwischen der Substrat-p⁺-Type-Zone und der eingebetteten Sub-Drain-n⁺-Typ-Zone 2 vorgesehen wird, um sicherzustellen, daß diese einen hohen Widerstandswert aufweisende Zone 11 während des ganzen Betriebs verarmt ist. Es sei bemerkt, daß eine n⁺-Typ-Zone 12 unterhalb der p⁺-Typ-Zone 5 vorgesehen ist, um einen Punch-through-Zustand zwischen der p⁺-Typ-Zone 5 und der p⁺-Typ-Zone 1 zu verhindern, und um teilweise die effektive Basiszone 3′ zu definieren. Der Einbau dieser Zonen 11 und 12 kann in entsprechender Weise abhängig von den gewünschten Konstruktionsdaten erfolgen, wie beispielsweise der Spannung der Spannungsversorgungsquelle, der Verlustleistung und der Betriebsgeschwindigkeit.

Das Vorsehen einer Spannungsquelle ist in Fig. 1C gezeigt. Insbesondere zeigt diese Figur, daß eine positive Spannung V _EE an den Injektionstransistor angelegt ist, wobei sowohl das Substrat als auch die Sourcezone des Invertertransistors geerdet sind. Eine derartige Anordnung ist jedoch nicht immer notwendig. Eine Abwandlung kann vorgesehen sein, so daß die Sourcezone eine negative Spannung angelegt erhält, und daß die Injektorelektrode geerdet sein kann.

Claims

1. Integrierte Injektionslogikschaltungsanordnung mit mindestens einem statischen Induktionstransistor, der eine an der Oberfläche einer einen hohen Widerstandswert und einen ersten Leitfähigkeitstyp aufweisenden Epitaxieschicht (3), die auf einem Substrat (1) vom zweiten Leitfähigkeitstyp angeordnet ist, ausgebildete Gatezone (4) eines zweiten Leitfähigkeitstyps, eine einen niedrigen Widerstandswert aufweisende Sourcehalbleiterzone (6) vom ersten Leitfähigkeitstyp, eine Drainhalbleiterzone vom ersten Leitfähigkeitstyp und einen Stromkanal aufweist, und mit einem Injektionstransistor, der so gestaltet ist, daß eine seiner Halbleiterzonen gemeinsam mit der Gatezone ausgebildet ist, dadurch gekennzeichnet,
daß eine Sub-Drainhalbleiterzone (2) mit einem niedrigen Widerstandswert des ersten Leitfähigkeitstyps vorgesehen ist, daß die Epitaxieschicht (3) auf und benachbart zur Sub-Drain halbleiterzone ausgebildet ist, und eine erste Hauptoberfläche auf der Seite aufweist, die gegenüber der Sub-Drainhalbleiter zone (2) liegt,
daß die Source-Halbleiterzone (6) in der ersten Hauptober fläche der Epitaxieschicht (3) so ausgebildet ist, daß die Source-Halbleiterzone (6) zu einem ersten Teil der Sub-Drainhalbleiterzone (2) hinweist, wobei ein erster Teil der Epitaxieschicht (3) zwischen der Source-Halbleiterzone (6) und der Sub-Drainhalbleiterzone (2) sandwichartig angeordnet ist,
daß die Gatezone (4) benachbart zu mindestens einem Teil des ersten Teils der Epitaxieschicht (3) ausgebildet ist, um den Stromkanal, der durch den ersten Teil zwischen der Sub-Drain halbleiterzone (2) und der Source-Halbleiterzone (6) gebildet wird, zu definieren,
daß mindestens eine Drainelektrode auf der ersten Hauptoberfläche in einem zweiten Teil des verbleibenden Teils der Epitaxieschicht (3) und zu einem zweiten Teil der Sub-Drainhalbleiterzone (2) hinweisend ausgebildet ist, und
daß eine weitere Halbleiterzone (11) mit einem niedrigen Widerstandswert zwischen dem Substrat (1) und der Sub-Drainhalbleiterzone (2) angeordnet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß unterhalb der Drainelektrode eine Halbleiterzone (8, 9) des ersten Leitfähigkeitstyps mit einem niedrigen Widerstandswert ausgebildet ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß eine Isolationszone zwischen der unterhalb der Drainelektrode angeordneten Halbleiterzone und der Gatezone (4) ausgebildet ist.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Drainelektrode als Schottky-Metallelektrode ausgebildet ist.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gatezone (4) in Kontakt mit der Sub-Drainhalbleiterzone (2) steht.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Injektionstransistor als Bipolartransistor ausgeführt ist, dessen Kollektor-Halb leiterzone mit der Gatezone des statischen Induktions transistors vereinigt ist.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Injektionstransistor als Feldeffekttransistor ausgeführt ist, dessen Drainhalbleiterzone mit der Gatezone des statischen Induktionstransistors vereinigt ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch eine Schottky-Metallelektrode, ausgebildet auf der Source-Halbleiterzone des statischen Induktionstransistors, und elektrisch verbunden mit der Gatezone des statischen Induktionstransistors.