DE2924746C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für einen Analog-Digital-Umwandler, in dem das analoge Ein­ gangssignal mit Schaltschwellenspannungen verglichen wird und zeitlich nacheinander abgetastet als digitales Ausgangs­ signal am Ausgang abnehmbar ist, diese Schaltschwellen­ spannungen mit Hilfe eines Spannungsteilers, der zwischen zwei Bezugspannungsquellen (U, U 1) angeordnet ist, erzeugt werden, für jede Schaltschwelle ein das Eingangssignal mit der zugehörigen Schaltschwellenspannung vergleichender Differenzverstärker mit wie vor- oder nachgeschaltetem getaktetem Speicher und danach eine Verknüpfungsschaltung angeordnet sind, an deren Ausgang das digitale Ausgangssignal im 1-aus- n-Code abnehmbar ist.

In einer derartigen Schaltungsanordnung, die bereits aus dem Digest of Technical Papers zur IEEE International Solid- State Circuits Conference 1976, S. 150, 151 bekannt war, wird ein aus einer An­ zahl von Widerständen gebildeter fester Spannungsteiler zur Einstellung der verschiedenen Schaltschwellenspannungen ver­ wendet. Die erforderliche Anzahl dieser Widerstände wird durch die gewünschte Auflösung bestimmt.

Parallel zu diesen Widerständen sind nun im Eingang des Analog-Digital-Umwandlers Differenzverstärker, z. B. in Form von Operationsverstärkern, angeordnet, deren eine Eingänge jeweils mit den Verbindungsstellen zwischen den einzelnen Widerständen verbunden sind und deren andere Eingänge an der Eingangsklemme angeschlossen sind, so daß eine analoge Eingangssignalspannung je nach ihrer Höhe, bedingt durch die Schaltschwellen, nur eine gewisse Anzahl von Differenz­ verstärkern zum Ansprechen bringt.

An den Ausgängen der Differenzverstärker sind D-Flip-Flops angeordnet, also Flip-Flops, die einen bestimmten Speicher­ zustand annehmen können. Deren Takteingänge liegen an einem Takt, und auf diese Weise ist es nunmehr möglich, das Ein­ gangssignal entsprechend an die Ausgänge der D-Flip-Flops durchzuschalten, wobei immer jeweils so viele D-Flip-Flops gesetzt werden, wie es dem entsprechenden Wert des Analog­ signals in bezug auf die Schaltschwellen in dem ent­ sprechenden Zeitaugenblick entspricht. Ist das Eingangssig­ nal z. B. eine Sägezahnspannung und sind z. B. 15 Schaltschwel­ len mit 15 Differenzverstärkern angeordnet, so werden die D-Flip-Flops in Abhängigkeit vom Takt, beginnend bei dem, das der niedrigsten Schaltschwelle zugeordnet ist und endend bei dem, das der höchsten Schaltschwelle zugeordnet ist, nacheinander umgeschaltet und wird somit in das di­ gitale Ausgangssignal im sogenannten n-aus-15-Code umgewandelt.

Da jeweils zwei benachbarten Schaltschwellen zugeordneten D- Flip-Flops ein NOR-Gatter nachgeschaltet ist, und zwar so, daß der eine Eingang des NOR-Gatters mit dem invertierten Ausgang des zugeordneten D-Flip-Flops und der andere Eingang des NOR-Gatters mit dem nicht invertierten Ausgang des der nächsthöheren Schaltschwelle zugehörigen D-Flip-Flops ver­ bunden sind, entsteht in Verbindung mit dem nicht invertier­ ten Ausgang des der nächsten Schaltschwellenspannung zugeord­ neten Flip-Flops und den Ausgängen der NOR-Gatter der 1-aus- 15-Code.

Dieser 1-aus-15-Code ist proportional der Höhe der Ein­ gangssignalspannung in dem betreffenden Zeitaugenblick, in dem getastet wurde. Dieser 1-aus-15-Code kann z. B. in einem nachgeschalteten ROM in an sich bekannter Weise in einen Dual-Code umgewandelt werden, der weniger Ausgangsleitungen erforderlich macht. Ein derartiges ROM hat z. B. fünfzehn Eingangsleitungen und nur vier Ausgangsleitungen.

In einer derartigen aus dem genannten "Digest of Technical Papers" bekannten Schaltungs­ anordnung wird also durch die Differenzverstärker das Ein­ gangssignal zerlegt, sein digitales "Abbild" in den D-Flip- Flops gespeichert und dann am Ausgang des ROM in dual ko­ dierter Form erhalten. Daher ist das am ROM in dual kodierter Form vorliegende Ausgangssignal ein "Abbild" des Wertes des analogen Eingangssignals zu der betreffenden Abtastzeit. Damit das Ausgangssignal ein lineares Abbild des Eingangs­ signals ist, muß der Spannungsteiler linear ausgebildet sein, d. h., jede Schaltschwelle muß zur vorhergehenden den gleichen Abstand aufweisen.

Obenstehend wurde eine Schaltungsanordnung beschrieben, bei der der Speicher hinter dem Differenzverstärker angeordnet ist, dann kann das analoge Eingangssignal eine beliebige Form aufweisen. Es sind aber durchaus auch Schaltungen mög­ lich, bei denen der Speicher vor dem Differenzverstärker angeordnet sein kann und dann ist das analoge Eingangssignal an dem Differenzverstärker z. B. in Form einer Treppen­ spannung vorhanden. Welche Schaltungsanordnungen hier im einzelnen gewählt werden, ist von den Anforderungen ab­ hängig, die an den Analog-Digital-Umwandler gestellt werden und haben nichts mit der Erfindung zu tun, weil diese erst in einer Schaltungsanordnung einsetzt, die hinter diesen genannten angeordnet ist.

Häufig werden in der integrierten Schaltungstechnik Wider­ stände durch Transistoren, z. B. Feldeffekttransistoren (FET) ersetzt. Bekanntlich ist es aber schwierig, die FET für die Spannungsteiler untereinander mit genügender Genauigkeit herzustellen, weil nämlich jede Strecke Drain-Source, die in einem FET im Spannungsteiler die Schaltschwellenspannungs­ differenz darstellt, nicht unerheblichen Fertigungstoleranzen unterworfen ist. Entweder können mit derartigen Fehlern be­ haftete IC aussortiert werden, eine derzeit durchaus üb­ liche Methode, oder der Fachmann schlägt beim Entwurf größere Flächen für jeden FET vor, um einen größeren Abstand zu den Fertigungstoleranzen zu bekommen. Durch diese Maß­ nahmen lassen sich jedoch Fehler nie ganz vermeiden, weil die Abhilfe im analogen Bereich der Schaltung eingreift, ganz abgesehen davon, daß dadurch keine Vorkehrungen gegen Temperatureinflüsse getroffen sind.

Die Aufgabe der Erfindung bestand also darin, diesem Mangel abzuhelfen, und zwar unter Beibehaltung der mindestens er­ forderlichen Fläche für jeden Spannungsteiler-FET und Be­ kämpfung der unterschiedlichen Werte in den Spannungsteilern auf andere Weise.

Zur Lösung dieser Aufgabe werden bei einer Schaltungsanord­ nung der eingangs genannten nach der Erfindung zur Berichti­ gung falsch liegender Schaltschwellenspannungen eine Er­ kennschaltungsanordnung und im Signalweg hinter dieser eine Auswerteschaltungsanordnung angeordnet, deren Ausgangs­ signale als Steuersignale dem für mindestens eine Schalt­ schwellenspannung einstellbar ausgebildeten Spannungsteiler zugeführt werden.

An sich genügt diese Schaltmaßnahme schon für den einfachsten Fall mit nur einem fehlerhaften Schaltschwellenspannungs­ wert, denn es ist meßtechnisch festzustellen, ob der digi­ tale Ausgangswert tatsächlich ein getreues Abbild des ana­ logen Eingangssignals ist. Ist dieses nämlich nicht der Fall, dann kann mit Hilfe des Steuersignals die betreffende Schaltschwellenspannung in Richtung einer der beiden Be­ zugsspannungsquellen verschoben werden. Es kann nämlich z. B. in einer recht einfachen Schaltungsanordnung, in der nur wenige Spannungsteiler-FET eingesetzt sind, aus her­ stellungstechnischen Gründen nur ein FET immer mangelhaft sein und vielleicht ist es schwierig, diesen einen FET nun besonders anzupassen. Ist dies bekannt, so genügt es dann, an diesem einen FET ein Steuersignal einstellbar anzulegen und damit den Fehler in diesem FET auszugleichen.

An dieser Stelle sei angemerkt, daß aus der DE-OS 28 47 685 ein Verfahren zum automatischen Eichen eines Analog/Digital- Wandlers bekannt ist, dem ein analoges Eingangssignal zugeführt und aus dem ein digitales Ausgangssignal er­ halten wird. Dieser Analog/Digital-Wandler arbeitet in der Art eines Spannungsfrequenzwandlers nach dem Ladungs­ mengenkompensationsverfahren mit selbsttätiger Nacheichung. Für diese Eichung wird dem Wandler ein Eichsignal zuge­ führt und ein daraus erhaltenes digitales Signal mit einem digitalen Eichsignal verglichen, so daß ein digitales Differenzsignal erhalten wird, das zur Nachsteuerung des als Wandlerparameter dienenden Inhalts eines Zählregisters verwendet wird in der Weise, daß das digitale Differenz­ signal der Gesamtzählkapazität des Zählregisters hinzu­ gefügt wird, in dem die im Spannungsfrequenzwandler auf­ tretenden Impulse gezählt werden. Eine Berichtigung falsch liegender Schallschwellenspannungen wie bei er erfindungs­ gemäßen Anordnung ist damit nicht erreichbar.

Wirkungsvoller wird der Einsatz der Erfindung dann, wenn nach der Erfindung der Spannungsteiler für jede Schalt­ schwellenspannung durch je ein Steuersignal einstellbar aus­ gebildet ist. Wenn also z. B., wie eingangs erwähnt, 15 Schaltschwellenspannungen vorhanden sind, also 16 FET im Spannungsteiler angeordnet sind, so kann mit dem Anlegen je einer Steuerspannung an die Steuereingänge der FET im Spannungsteiler jede der Schaltschwellenspannungen verschoben werden.

Es ist sicherlich nur im Labor möglich, eine derartige Schaltschwelle dann auszumessen und zu verschieben. In einer fertigen integrierten Schaltungsanordnung muß diese aber nach der Erfindung derart ausgebildet sein, daß das Steuersignal in seiner Größe in Abhängigkeit von dem Fehler im zugeordneten Digitalsignal in Stufen einstellbar ist, dann nämlich ist die Korrektur des Fehlers im Spannungsteiler vollautomatisch möglich.

In weiterer Ausgestaltung der Erfindung kann jeder Abgriff für eine Schaltschwellenspannung am Spannungsteiler auf je einen Eingang eines Differenzverstärkers führen, dessen anderen Eingang das analoge Eingangssignal von der Eingangs­ klemme her zugeführt wird, wobei jedem Differenzverstärker ein Speicher in Form eines D-Flip-Flops nachgeschaltet ist, der Dateneingang jedes D-Flip-Flops mit dem Ausgang des zuge­ hörigen Differenzverstärkers und der Takteingang des D- Flip-Flops mit einem Taktgeber verbunden sind, die Ver­ knüpfungsschaltung aus NOR-Gattern besteht, wobei der eine Eingang jedes NOR-Gatters mit dem invertierten Ausgang der zugehörigen D-Flip-Flops und der andere Eingang jedes NOR- Gatters mit dem nicht invertierten Ausgang des D-Flip-Flops, das der nächsthöheren Schaltschwellenspannung zugeordnet ist, verbunden sind.

Weiterhin kann der Spannungsteiler für jede Schaltschwellen­ spannung einen Feldeffekttransistor (FET) vom selbstleitenden Typ aufweisen, dessen Gateanschluß der Steueranschluß ist, dessen Sourceanschluß mit der einen Bezugsspannungsquelle oder mit dem Drainanschluß des FET, der der nächstniedrigeren Schaltschwellenspannung zugeordnet ist und der Verbindungs­ punkt zwischen jeweils zwei derartigen FET einen Spannungs­ teilerabgriff darstellend mit dem einen Eingang des Differenz­ verstärkers verbunden ist, wobei der der höchsten Schalt­ schwellenspannung zugeordnete FET mit seinem Drainanschluß an der anderen Bezugsspannungsquelle angeschlossen ist.

In Ausgestaltung der Erfindung kann die Erkennschaltungsan­ ordnung aus FET vom selbstsperrenden Typ bestehen, deren Gateanschlüsse mit den Ausgängen der zugehörigen NOR-Gatter bzw. mit dem nicht invertierten Ausgang des der höchsten Schaltschwellenspannung zugeordneten D-Flip-Flops, deren Drainanschlüsse an den zugehörigen Spannungsteilerabgriffen und deren Sourceanschlüsse über eine gemeinsame Verbindungs­ leitung mit dem einen Eingang eines ersten Operationsver­ stärkers verbunden sind, dessen anderer Eingang über eine erste Verzögerungsschaltung mit der Eingangsklemme und dessen Ausgang mit dem einen Eingang eines zweiten Opera­ tionsverstärkers verbunden ist, dessen anderer Eingang an der oberen Bezugsspannungsquelle liegt und dessen Ausgang an den Dateneingang eines D-Flip-Flops führt, dessen Takt­ eingang über eine zweite Verzögerungsschaltung am gemein­ samen Takteingang angeschlossen ist und der nicht inver­ tierte Ausgang des D-Flip-Flops mit einer Ausgangsklemme der Erkennschaltungsanordnung verbunden ist.

Außerdem kann nach der Erfindung jeder Ausgang eines NOR- Gatters bzw. der nicht invertierte Ausgang des der höchsten Schaltschwellenspannung und der invertierte Ausgang des der niedrigsten Schaltschwellenspannung zugeordneten D-Flip- Flops an dem einen Eingang eines der Auswerteschaltungsan­ ordnung zugeordneten AND-Gatters angeschlossen sein, dessen zweiter Eingang mit dem zugehörigen Ausgang eines durch einen zusätzlichen Taktgeber gesteuerten Schieberegisters verbunden ist, der dritte Eingang jedes AND-Gatters mit der Ausgangsklemme der Erkennschaltungsanordnung, der Ausgang jedes AND-Gatters mit dem Eingang zum Aufwärtszählen eines zugeordneten Schieberegisters verbunden ist, jeder Eingang zum Abwärtszählen der Schieberegister mit dem zugehörigen Ausgang des gesteuerten Schieberegisters verbunden ist, ferner jedes Schieberegister mit seinem Resetanschluß an einer gemeinsamen Einschaltresetanordnung angeschlossen ist und weiterhin die Ausgänge jedes Schieberegisters an steuer­ bare Schalter geführt sind, die zur automatischen fehlerab­ hängigen Fehlerkorrektur die Spannungsteilerabgriffe an die Steuersignaleingangsklemmen schalten.

Auf diese Art und Weise ist es also möglich, mit einem ge­ wissen Aufwand einen Fehler im Ausgangssignal zu erkennen und den Spannungsteiler entsprechend zu steuern. An sich ist aber die Schaltungsanordnung immer im Betrieb, denn die Widerstände der FET im Spannungsteiler können sich infolge von Temperaturschwankungen ändern, und daher ist es nicht sinnvoll, nur einmal eine Korrektur des Spannungsteilers vorzunehmen, sondern diese muß auch während des Betriebes erhalten bleiben. Die Anordnung nach der Erfindung hat den Vorteil, eine fehlerhafte "Abbildung" des analogen Eingangs­ signals im digitalen Ausgangssignal zu erkennen und auch zu korrigieren.

Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben. Es zeigt

Fig. 1 einen Analog-Digital-Umwandler,

Fig. 2 die Fehlerkorrekturschaltung zur Steuerung des Span­ nungsteilers nach Fig. 1,

Fig. 3 das fehlerhafte Diagramm, also mit einem fehlerhaften digitalen Ausgangssignal und

Fig. 4 das Diagramm des digitalen Ausgangssignales wie es sein soll, also in der korrigierten Fassung.

Die Fig. 1 zeigt einen Auszug aus einer Schaltungsanordnung eines Analog-Digital-Umwandlers, bei der die Schaltschwellen des Spannungsteilers durch zwischen Masse und die Betriebs­ spannung U geschaltete FET vom selbstleitenden Typ mit den Bezeichnungen TS 1 bis TS 16 erzeugt werden. Jeweils an der Verbindungsstelle zwischen den Drain- und Sourceanschlüssen zwischen zwei derartigen Spannungsteiler-FET TS 1 und TS 2 bzw. TS 2 und TS 3 entsteht die Spanungsteilerspannung, bezeichnet mit U 2, U 3, U 4 bis U 16. Diese Spannungsteilerspannungen sind an die einen Eingänge von zum Spannungsteiler praktisch parallel­ geschalteten Differenzverstärkern geführt, wobei diese Differenz­ verstärker als Operationsverstärker ausgeführt sein können. Sie tragen die Bezeichnungen K 1 bis K 15.

Die anderen Eingänge jedes Differenzverstärkers sind mit der Eingangsklemme E verbunden und an diese Eingangsklemme E gegen Masse wird das analoge Eingangssignal angelegt. Wenn z. B. die Spannung zwischen Masse und der Referenzspannung U 16 V beträgt und z. B. an jedem Spannungsteilertransistor TS 1, TS 2, TS 3 usw. eine Spannung von 1 V abfällt, dann sind, wenn die analoge Eingangsspannung z. B. 3,5 V beträgt, die Differenzverstärker K 1, K 2 und K 3 eingeschaltet, weil diese eingangsseitig für die entsprechende Schwellenspannung ausge­ legt sind. Die Ausgangsspannungen dieser Differenzverstärker werden nun an den Dateneingang jeweils eines D-Flip-Flops zugeführt, die in Fig. 1 mit F 1 bis F 15 bezeichnet sind. Die Takteingänge dieser D-Flip-Flops F 1 bis F 15 sind über einen Eingang TA 1 mit einem Taktgeber verbunden und im Takte, d. h. mit der Frequenz dieses Taktgebers, werden die D-Flip- Flops dann gesetzt bzw. gelöscht, wenn an ihrem Dateneingang von den betreffenden Ausgängen der Differenzverstärker ein entsprechendes Signal anliegt.

Um bei obengenanntem Beispiel zu bleiben, werden also bei 3,5 V nur die Flip-Flops F 1, F 2, F 3 gesetzt und daher die invertierten Ausgänge dieser D-Flip-Flops F 1, F 2 und F 3 auf "logisch 0" geschaltet und an die einen Eingänge der ent­ sprechenden NOR-Gatter G 1, G 2 und G 3 gegeben, während deren andere Eingänge an den nicht invertiertenAusgängen der D-Flip- Flops der nächsthöheren Schaltungsstufe liegen. Es wird also bei 3,5 V Eingangsspannung nur das NOR-Gatter G 3 durchge­ schaltet und an dessen Ausgang steht "logisch 1" als digitales Abbild im 1-aus-15-Code.

Da das gewählte Beispiel nach Fig. 1 fünfzehn Differenzver­ stärker zeigt, kodieren die NOR-Gatter G 1 bis G 14 den soge­ nannten n-aus-fünfzehn-Code in den 1-aus-fünfzehn-Code um. In dem nachgeschalteten ROM wird dann aus diesem Code ein sogenannter Dual-Code gebildet, wie an sich bekannt und hier nicht weiter beschrieben werden soll. Diese Umkodierung ergibt eine Verringerung der notwendigen Signalleitungen von in diesem Bereich fünfzehn auf vier ohne Verlust an Informa­ tion.

Neben dem ROM sind den NOR-Gattern G 1 bis G 14 sowie dem nicht invertierten Ausgang A 15 des Flip-Flops F 15 je ein FET vom selbstsperrenden Typ T 1 bis T 15 nachgeschaltet, die mit ihrem Drainanschluß jeweils an der zugehörigen Spannungs­ teilerspannung U 2 bis U 16 und mit ihrem Sourceanschluß alle gemeinsam an dem nicht invertierenden Eingang D des Opera­ tionsverstärkers OP 1 angeschlossen sind. Dadurch wird nur eine der Spannungsteilerspannungen U 2 bis U 16, und zwar gerade diejenige, welche dem höchsten angesprochenen Kompe­ rator K 1 bis K 15 zugeordnet ist, auf den invertierenden Eingang D des Operationsverstärkers OP 1 durchgeschaltet und auf diese Weise wird das digitale Signal wieder in ein ana­ loges umgewandelt.

An dem nicht invertierenden Eingang des Operationsverstärkers OP 1 liegt das über die Zeitverzögerungsschaltung t 1 zeitlich verzögerte, von der Eingangsklemme E her kommende, analoge Eingangssignal. Der Operationsverstärker OP 1 bildet die Differenzspannung zwischen den an seinen beiden Eingängen anliegenden Spannungen und verstärkt diese. Dadurch wird das analog/digital- und anschließend wieder digital/analog- gewandelte Signal mit dem über T 1 verzögerten Eingangssignal verglichen, und beim Überschreiten einer gewissen Differenz zwischen diesen beiden Signalen entsteht an dem Ausgang N 1 des Operationsverstärkers OP 1 eine Spannung, die den nach­ folgend als Vergleicher geschalteten Operationsverstärker OP 2 ansprechen läßt. Der Operationsverstärker OP 2 setzt das Flip-Flop F 16, dessen Ausgang A mit der ebenfalls mit A be­ zeichneten Eingangsklemme in Fig. 2 verbunden ist.

Bei dem bekannten Stand der Technik waren die Spannungsteiler- FET mit ihren Gateanschlüssen jeweils mit den Drainanschlüssen verbunden, es war also ein fester Spannungsteiler vorhanden. Dies ist nach der Erfindung geändert. Die Gateanschlüsse S 1, S 2 bis S 16 der Spannungsteiler-FET TS 1 bis TS 16 sind beson­ ders ausgeführt. An diesen könnte z. B. eine zusätzliche Steuerschaltungsanordnung angeschlossen werden. Dies kann aber in weiterer Ausgestaltung der Erfindung bereits im IC selbst geschehen, wie die Fig. 2 näher zeigt.

Diese Fig. 2 zeigt auf der rechten Seite wieder die Steuer­ eingänge S 1 bis S 16, die über entsprechende Schalter X 1.1 bis X 16.16 mit den Spannungen U 1 bis U 16 verbunden werden können. Diese Schalter X 1.1 bis X 16.16 sind steuerbar durch die Ausgänge der Schieberegister SR 1 bis SR 16 und, um den Schieberegisterinhalt aufwärts oder abwärts bzw. ziffer­ mäßig gesehen nach rechts oder links schieben zu können, sind zwei Eingänge r und l an jedem Schieberegister SR 1 bis SR 16 vorhanden, wobei der r-Eingang an die Ausgänge von AND-Gattern G 41 bis G 56 führt und der l-Eingang an den zu­ geordneten Ausgang eines Schieberegisters SR 0. Die Schiebe­ register SR 1 bis SR 16 weisen weiterhin einen Resetanschluß R auf, der zu einer gemeinsamen Einschaltresetschaltungsan­ ordnung ER führt.

Die AND-Gatter G 41 bis G 55 weisen mehrere Eingänge auf, deren jeweils erster mit dem zugehörigen Ausgang obenge­ nannter NOR-Gatter verbunden ist, an denen also das Signal im 1-aus-15-Code vorliegt, während an dem jeweils zweiten Eingang ein Ausgangssignal aus dem Schieberegister SR 0 an­ gelegt wird, das mit einem besonderen zusätzlichen Takt TA 2 gesteuert wird.

In Fig. 3 sind die wesentlichen Signale eines fehlerbe­ hafteten Analog-Digital-Umwandlers als Funktion der Zeit dargestellt. Als analoges Eingangssignal an der Eingangs­ klemme E wird eine stetig mit der Zeit sich ändernde Spannung angenommen (E). Die Treppenkurve D zeigt den zuge­ hörigen Verlauf an dem in Fig. 1 mit D bezeichneten Knoten­ punkt und damit den Verlauf der analog/digital und an­ schließend wieder digital/analog gewandelten Eingangs­ spannung. Dabei ist angenommen, daß die Schaltschwellen­ spannung U 5 (Fig. 1) zu klein und die Schaltschwellen­ spannung U 9 (Fig. 1) z. B. durch Fertigungstoleranzen zu groß eingestellt sind. Die sägezahnförmige Kurve N 1 zeigt die zugehörige Spannung an dem in Fig. 1 mit N 1 bezeichneten Ausgang des Operationsverstärkers OP 1 und läßt erkennen, daß im Falle einer fehlerhaften Abweichung der Schaltschwellen­ spannungen, wie bei U 5 und U 9 gezeigt, diese am Ausgang N 1 des Operationsverstärkers OP 1 anliegende Spannung die Referenzspannung U übersteigt und so an dem Ausgang A des Flip-Flops F 16 (Fig. 1) ein zur Fehlerkorrektur geeignetes Signal abnehmbar wird. Der Spannungsverlauf dieses Ausgangs A ist zusammen mit den Ausgängen b 4, b 5, b 6 und b 7 des ROM 15 × 4 (Fig. 1) dargestellt.

Fig. 4 zeigt den zeitlichen Verlauf der Spannungen an den gleichen Knotenpunkten, wie Fig. 3 unter den gleichen An­ nahmen nach der Wirkung der erfindungsgemäßen Schaltungsan­ ordnung. Nunmehr sind alle Schaltschwellenspannungen U 1 bis U 16 entsprechend ihrem Sollwert richtig eingestellt, so daß auch die an dem Knotenpunkt N 1 anliegende Spannung zu keiner Zeit die Referenzspannung U überschreitet und daher an dem Ausgang A kein Fehlerkorrektursignal mehr erscheint.

Claims (7)

1. Schaltungsanordnung für einen Analog-Digital-Umwandler, in dem das analoge Eingangssignal mit Schaltschwellenspannungen verglichen wird und zeitlich nacheinander abgetastet als digi­ tales Ausgangssignal am Ausgang abnehmbar ist, diese Schalt­ schwellenspannungen mit Hilfe eines Spannungsteilers, der zwischen zwei Bezugsspannungsquellen (U, U 1) angeordnet ist, erzeugt werden, für jede Schaltschwelle ein das Eingangs­ signal mit der zugehörigen Schaltschwellenspannung ver­ gleichender Differenzverstärker mit vor- oder nachgeschaltetem getaktetem Speicher und danach eine Verknüpfungsschaltung angeordnet sind, an deren Ausgang das digitale Ausgangssignal im 1-aus-n-Code abnehmbar ist, dadurch gekennzeichnet, daß zur Berichtigung falsch liegender Schaltschwellenspannungen eine Erkennschaltungsanordnung zum Erkennen, ob das digitale Ausgangssignal ein genaues Abbild des analogen Eingangssignals ist, und im Signalweg hinter dieser eine Auswerteschaltungsanordnung angeordnet sind, deren Ausgangssignale als in ihrer Größe vom Fehler im zugeordneten Digitalsignal abhängige Steuersignale dem für mindestens eine Schaltschwellenspannung ein­ stellbar ausgebildeten Spannungsteiler (TR 1 bis TR 16) zuge­ führt werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß der Spannungsteiler (TS 1 bis TS 16) für jede Schaltschwellenspannung durch je ein Steuersignal einstell­ bar ausgebildet ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Auswerteschaltungsanordnung derart ausgebildet ist, daß das Steuersignal in seiner Größe in Abhängigkeit von dem Fehler im zugeordneten Digitalsignal in Stufen einstellbar ist.

4. Schaltungsanordnung nach einem oder mehreren der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß jeder Abgriff für eine Schaltschwellenspannung am Spannungsteiler (TS 1 bis TS 16) auf je einen Eingang eines Differenzverstär­ kers (K 1 bis K 15) führt, dessen anderem Eingang das analoge Eingangssignal, von der Eingangsklemme (E) her, zugeführt wird, jedem Differenzverstärker (K 1 bis K 15) ein Speicher in Form eines D-Flip-Flops (F 1 bis F 15) nachgeschaltet ist, der Dateneingang jedes D-Flip-Flops (F 1 bis F 15) mit dem Ausgang des zugehörigen Differenzverstärkers (K 1 bis K 15) und der Takteingang des D-Flip-Flops (F 1 bis F 15) mit einem Taktgeber verbunden sind, die Verknüpfungsschaltung aus NOR-Gattern (G 1 bis G 14) besteht, wobei der eine Ein­ gang jedes NOR-Gatters (G 1 bis G 14) mit dem invertierten Ausgang des zugehörigen D-Flip-Flops (F 1 bis F 14) und der andere Eingang jedes NOR-Gatters (G 1 bis G 14) mit dem nicht invertierten Ausgang des D-Flip-Flops (F 2 bis F 15), das der nächsthöheren Schaltschwellenspannung zugeordnet ist, ver­ bunden sind.

5. Schaltungsanordnung nach einem oder mehreren der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß der Spannungsteiler für jede Schaltschwellenspannung einen Feld­ effekttransistor (FET) vom selbstleitenden Typ (TS 1 bis TS 16) aufweist, dessen Gateanschluß der Steueranschluß (S 1 bis S 16) ist, dessen Sourceanschluß mit der einen Bezugsspannungs­ quelle (U 1 für TS 1) oder mit dem Drainanschluß des FET, der der nächstniedrigeren Schaltschwellenspannung (z. B. Source TS 2 mit Drain TS 1) zugeordnet ist und der Verbindungspunkt (U 2 bis U 16) zwischen jeweils zwei derartigen FET (TS 1 bis TS 16) einen Spannungsteilerabgriff (U 2 bis U 16) darstellend mit dem einen Eingang des Differenzverstärkers (K 1 bis K 15) verbunden ist, wobei der der höchsten Schaltschwellenspannung zugeordnete FET (TS 16) mit seinem Drainanschluß an der an­ deren Bezugsspannungsquelle (U) angeschlossen ist.

6. Schaltungsanordnung nach einem oder mehreren der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß die Er­ kennschaltungsanordnung aus FET (T 1 bis T 15) vom selbst­ sperrenden Typ besteht, deren Gateanschlüsse mit den Aus­ gängen (A 1 bis A 14) der zugehörigen NOR-Gatter (G 1 bis G 14) bzw. mit dem nicht invertierten Ausgang (A 15) des der höchsten Schaltschwellenspannung (U 16) zugeordneten Flip- Flops (F 15), deren Drainanschlüsse an den zugehörigen Spannungsteilerabgriffen (U 2 bis U 16) und deren Sourcean­ schlüsse über eine gemeinsame Verbindungsleitung mit dem einen Eingang eines ersten Operationsverstärkers (OP 1) ver­ bunden sind, dessen anderer Eingang über eine erste Verzö­ gerungsschaltung (t 1) mit der Eingangsklemme (E) und dessen Ausgang (N 1) mit dem einen Eingang eines zweiten Operations­ verstärkers (OP 2) verbunden ist, dessen anderer Eingang an der oberen Bezugsspannungsquelle (U) liegt und dessen Aus­ gang an den Dateneingang eines D-Flip-Flops (F 16) führt, dessen Takteingang über eine zweite Verzögerungsschaltung (t 2) am gemeinsamen Takteingang (TA 1) angeschlossen ist und der nicht invertierte Ausgang des D-lip-Flops (F 16) mit einer Ausgangsklemme (A) der Erkennschaltungsanordnung ver­ bunden ist.

7. Schaltungsanordnung nach einem oder mehreren der vor­ hergehenden Ansprüche, dadurch gelennzeichnet, daß jeder Ausgang (A 1 bis A 14) eines NOR-Gatters (G 1 bis G 14) eines NOR-Gatters (G 1 bis G 14) bzw. der nicht invertierte Ausgang (A 15) des der höchsten Schalt­ schwellenspannung (U 16) zugeordneten Flip-Flops (F 15) und der invertierte Ausgang (AO) des der niedrigsten Schalt­ schwellenspannung zugeordneten Flip-Flops (F 1) an dem einen Eingang eines der Auswerteschaltungsanordnung zugeordneten AND-Gatters (G 41 bis G 56) angeschlossen ist, dessen zweiter Eingang mit dem zugehörigen Ausgang eines durch einen zu­ sätzlichen Taktgeber (Ta 2) gesteuerten Schieberegisters (SR 0) verbunden ist, der dritte Eingang jedes AND-Gatters (G 41 bis G 56) mit der Ausgangsklemme (A) der Erkennschal­ tungsanordnung, der Ausgang jedes AND-Gatters (G 41 bis G 56) mit dem Eingang zum Aufwärtszählen eines zugeordneten Schieberegisters (SR 1 bis SR 16) verbunden ist, jeder Eingang zum Abwärtszählen der Schieberegister (SR 1 bis SR 16) mit dem zugehörigen Ausgang des steuernden Schieberegisters (SR 0) verbunden ist, ferner jedes Schieberegister (SR 1 bis SR 16) mit seinem Resetanschluß (R) an einer gemeinsamen Einschaltresetanordnung (ER) angeschlossen ist und weiterhin die Ausgänge jedes Schieberegisters (SR 1 bis SR 16) an steuer­ bare Schalter (X 1.1 bis X 16.16) geführt sind, die zur auto­ matischen fehlerabhängigen Fehlerkorrektur die Spannungs­ teilerabgriffe (U 1 bis U 16) an die Steuersignaleingangs­ klemmen (S 1 bis S 16) schalten.