DE2900383A1

DE2900383A1 - Interpolativer pcm-dekodierer

Info

Publication number: DE2900383A1
Application number: DE19792900383
Authority: DE
Inventors: Kirofumi Inoue; Hiroshi Kosugi; Hirotoshi Shirasu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1978-01-06
Filing date: 1979-01-05
Publication date: 1979-07-12
Also published as: CA1129104A; US4231022A; JPS5493954A; GB2012134A; FR2414267A1; GB2012134B; FR2414267B1; DE2900383C2

Description

- 4 BESCHREIBUNG

Die Erfindung bezieht sich auf einen interpolativen PCM-Dekodierer und richtet sich insbesondere auf einen interpolativen PCM-Dekodierer, welcher zwischen A-Gesetz- und μ-Gesetz-Verwendungen umgeschaltet werden kann. Ein interpolativer PCM-Dekodierer ist in seinen Einzelheiten bei G.R. Ritchie et al, "Interpolative Digital to Analog Converters", IEEE, COM-22, 11, November 1974 beschrieben.

Das Grundmerkmal dieses Systems besteht darin, daß nicht 0 alle Quantisierungswerte mit einer Leiterschaltung (Kettenschaltung) realisiert werden, sondern daß nur die Enden von Segmenten mit der Leiterschaltung realisiert werden, wobei gleichmäßig unterteilte Werte innerhalb der Segmente durch zeitbezogene Mittelwertbildungen realisiert werden.

Wie weiter unten im einzelnen ausgeführt wird, ist der in der obigen Literaturstelle beschriebene interpolative PCM-Dekodierer für das μ-Gesetz bestimmt. Er läßt sich nicht als interpolativer PCM-Dekodierer für das A-Gesetz verwenden, welcher getrennt konstruiert werden muß. Ob ein interpolativer PCM-Dekodierer für das Ä-Gesetz oder für das μ-Gesetz dient, hängt, wie weiter unten ausgeführt wird, davon ab, ob eine im Dekodierer enthaltene Logikschaltung für das Α-Gesetz oder für das μ-Gesetz eingerichtet ist. Um also einen einzigen interpolativen PCM-Dekodierer sowohl für das A-Gesetz als auch für das μ-Gesetz verwenden zu können, muß sowohl eine Logikschaltung für das μ-Gesetz als auch eine Logikschaltung für das Α-Gesetz im Dekodierer enthalten sein, wodurch ungefähr doppelt soviel Hardware-Elemente erforderlich sind wie für die μ-Gesetz-Verwendung alleine.

Aufgabe der Erfindung ist es, einen interpolativen PCM-Dekodierer zu schaffen, welcher sehr einfach zwischen A-

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Gesetz- und μ-Gesetz-Verwendungen umgeschaltet werden kann. Zur Lösung dieser Aufgabe schafft die Erfindung einen Interpolativen PCM-Dekodierer mit einer Halteeinrichtung zum Halten eines Polaritätsbit-Signals, von Segmentauswahl-Bit-Signalen und von Bit-Signalen gleichförmiger Quantisierung während einer Abtastdauer, mit einer Einrichtung für den Empfang der Bit-Signale gleichförmiger Quantisierung von der Halteeinrichtung her und für das Zerlegen der Bit-Signale in eine Gruppe von 1-Bit-Signalen auf einer Zeitachse, mit einer Einrichtung zum Addieren der Signale der Zerlegungseinrichtung und der Segmentauswahl-Bit-Signale, mit einem Digital-Analogwandler, welcher einen Analogwert eines unleren Endes jedes Segments durch Auswahl irgendeiner Gruppe von in ihm enthaltenen Schaltern erzeugt, und mit einer Logikschaltung für das μ-Gesetz, welche ein Ausgangssignal der Addiereinrichtung erhält und ein Auswahlsignal für die Schalter erzeugt, wobei der PCM-Dekodierer erfindungsgemäß dadurch gekennzeichnet ist, daß er zusätzlich eine UND-Schaltung enthält, welche ein logisches Produkt zwischen einem Auswahlsignal zur Auswahl einer Minimaleinheit der Analogwerte der unteren Enden der Segmente und einem Steuersignal für das Umschalten zwischen dem μ-Gesetz und dem Α-Gesetz nimmt, und einen weiteren Schalter, welcher durch das Ausgangssignal der UND-Schaltung ausgewählt wird, und eine Einrichtung zur Erzeugung des gleichen Analogwerts wie die Minimaleinheit der erstgenannten Analogwerte über den Schalter.

Bei dieser Erfindung bezeichnet der Ausdruck "Einrichtung zur Zerlegung bzw. Entwicklung der Bitsignale gleichförmiger Quantisierung in eine Gruppe von 1-Bit-Signalen auf einer Zeitachse" eine Einrichtung, wie beispielsweise einen Binärmaß-Multiplizierer, in welchem Binärcodes zu einer Zahl, die der Größe eines aus einer Anzahl von Bits

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zusammengesetzten Bit-Signals entspricht,zu "1" auf einer Zeitachse und die anderen Binärcodes zu "0" gemacht werden. Das heißt, die Einrichtung entwickelt für jedes Subintervall innerhalb einer Sampling-Periode das Bit-Signal gleichförmiger Quantisierung in ein 1-Bit-Signal von "1" oder ¹¹O".

Im folgenden wird die Erfindung anhand einer Ausführungsform in Verbindung mit der beigefügten Zeichnung beschrieben. Auf dieser zeigt bzw. zeigen 10

Fig. 1 den schematischen Aufbau eines interpolativen PCM-Dekodierers,

Fig. 2 die Schaltung im einzelnen eines Teils in Fig. 1, und

Fign. 3 die wesentlichen Teile einer Ausführungsform der

und 4 „ j.. ,

Erfindung.

Vor einer eingehenden Beschreibung einer Ausführungsform der Erfindung wird ein bekannter interpolativer PCM-Dekodierer für das μ-Gesetz unter Bezugnahme auf Fig. 1 diskutiert. Für die folgende Beschreibung wird angenommen, daß ein PCM-Code ein Signal von 8 Bits ist.

Gemäß Fig. 1 werden von den Bit-Signalen bg - h-j das Polaritätsbit-Signal bg und die Segmentauswahl-Bit-Signale b-i - bn in einer aus einem Register aufgebauten Logikspeicherschaltung 1 und die Bit-Signale gleichförmiger Quantisierung bi - b7 in einer aus einem Register aufgebauten Logikspeicherschaltung 1' gespeichert. Die Bit-Signale gleichförmiger Quantisierung b^ - b_? werden in einem Binärmaß-Multiplizierer (BRM) 2 eingegeben, welcher diese Signale in 1-Bit-Signale umwandelt, die auf einer Zeitachse entwickelt sind. Die Segmentauswähl-Bit-Signale b., - b^ der

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Logikspeicherschaltung 1 und ein Übertragsignal, das ein Ausgangssignal des Binärmaß-Multiplizierers 2 ist, werden in einem Addierer 3 addiert. Ein Ausgangssignal des Addierers 3 wird in eine μ-Gesetz-Logikschaltung 4 (deren Inhalt weiter unten im einzelnen beschrieben wird) eingegeben. Ein Aüsgangssignal der Logikschaltung 4 und das Polaritätsbit-Signal bg werden in einen Digital-Analogwandler (D/A-Wandler) 5 eingegeben, welcher aus einer Leiterschaltung (Widerstandskettennetzwerk), Auswahlschaltern usw. aufgebaut ist. Auf diese Weise kann ein dekodiertes Analogsignal gewonnen werden.

Im μ-Gesetz von CCITT werden die Analogwerte der unteren Enden der Segmente zu 0,1,3,7,15,31,63 und 127 festgesetzt, wenn die Vollskala 255 beträgt. Die Entsprechung zwischen diesen Analogwerten und den Segmentauswahl-Bit-Signalen b-|, b,; bg ist in Tabelle 1 im einzelnen angegeben.

TABELLE 1

^b1	^b2	^b3	Analogwert	^b1	^b2	^b3	Analogwert
0	0	0	0	1	0	0	15
0	0	1	1	1	0	1	31
0	1	0	3 -	1	1	0	63
0	1	1	7	1	1	1	127

Beim interpolativen Dekodierer werden nur die unteren Enden der entsprechenden Segmente in Tabelle 1 und neben "255" mit der Leiterschaltung verwirklicht. Darüber hinaus wird er mit ei-

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ner Geschwindigkeit betrieben, die 16mal höher ist. Man erhält also einen gleichförmigen Quantisierungswert von 1/16 in jedem Segment, indem man eine Zeitmittelung betreffend 1 Sampling-Dauer durchführt.

Die Leiterschaltung im Digital-Analogwandler 5 ist in der in Fig. 2 gezeigten Weise aufgebaut. Diese Leiterschaltung wird R-2R-Typ genannt, überlicherweise wird R der Serienwiderstand und 2R der Parallelwiderstand genannt. Um die Erläuterung zu erleichtern, wird angenommen, daß das Polaritätsbit-Signal bg stets "1" ist. Spannungsschalter VS-] - VSg übertragen eine Spannung von tVjj (V) , wenn Treibersignale S-] - Sq der entsprechenden Logiksignal-Leiterschalter "1" sind, und eine Spannung 0 (V), wenn diese "0" sind. Ξ., - Sg haben daher für eine Ausgangsspannung V_QUT die Gewichte 2 , 2 , ... und 2 . Die Beziehung zwischen den die Segmentnummern in den PCM-Codes des μ-Gesetzes repräsentierenden b-j, b~, bo und S- - Sg wird wie in Tabelle 2 angegeben.

20

TABELLE 2

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	b,	»2	^b3	S₁	S₂	S₃	S₄	^S5	^S6	^S7	S₈	Analog wert
1	O	O	O	1	1	1	1	1	1	1	1	255
O	1	1	. 1	O	1	1	1	1	1	1	1	127
O	1	1	O	O	O	1	1	1	1	1	1	63
O	1	O	1	O	O	O	1	1	1	1	1	31.
O	1	O	O	O	O	O	O	1	1	1	1	15
O	O	1	1	O	O	O	O	O	1	1	1	7
O	O	1	O	O	O	O	O	O	O	1	1	3
O	O	O	1	O	O	O	O	O	O	O	1	1
O	O	O	O	O	O	O	O	O	O	O	O	0

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Die Logik zur Umwandlung der Segmentauswahl-Bit-Signale b-| - b3 in die Logiksignale S-j - Sg (was die Logik μ genannt wird) wird durch die μ-Gesetz-Logikschaltung 4 verwirklicht. In der Ausgabe des Addierers 3 (Fig. 1) und Tabelle 2 bezeichnet b-j ' ein Signal, welches zur Anzeige des Maximalwerts notwendig ist, der erscheint, wenn das Signal von BRM zu den Segmentauswahl-Bitsignalen b-, b2/ bß addiert wird.

Der Erfinder führte Studien zur Anwendung dieses interpolativen PCM-Dekodierers auf einen Fall des A-Gesetzes durch, welches eine andere Art von PCM-Codes spezifiziert. Gemäß dem Α-Gesetz werden die unteren Enden von Segmenten als 0, 2, 4, 8, 16, 32, 64 und 128 spezifiziert, wobei die Vollskala 256 beträgt. Damit ergibt sich entsprechend Tabelle 2 für das μ-Gesetz Tabelle 3 für das A-Gesetz.

TABELLE 3

V	^b1	ϊ>2	^b3	S '	^S1	^S2	^S3	^S4	^S5	^S6	^S7	^S8	Analog wert
1	0	0	0	1	0	0	0	0	0	0	0	0	256
0	1	1	1	0	1	0	0	0	0	0	0	0	128
0	1	1	0	0	0	1	0	C	0	0	0	0	64
0	1	0	1	0	0	0	1	0	0	0	0	0	32
O	1	0	0	0	0	0	0	1	0	0	0	0	16
O	0	1	1	0	0	0	0	0	1	0	0	0	8
O	0	1	0	0	0	0	0	0	0	1	0	0	4
■0	0	0	1	0	0	0	0	0	0	0	1	0	2
0	0	0	0	0	0	0	0	0	0	0	0	0	0

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- ίο -

Das heißt, es ist eine vom Fall des μ-Gesetzes verschiedene Logik zur Umwandlung der Segmentauswahl-Bit-Signale b-j - b3 in S-J ' und S-j - Sq innerhalb des Dekodierers erforderlich (diesesoll die Logik A genannt werden). Um daher einen ein-ζigen Dekodierer sowohl für das μ-Gesetz als auch für das Α-Gesetz verwenden zu können, müssen Logikschaltungen sowohl für die Logik μ als auch für die Logik A innerhalb des Dekodierers enthalten sein.

Im folgenden wird die Erfindung, die dieses Problem gelöst hat, im einzelnen beschrieben.

Tabelle 4 dient zur Erläuterung des Prinzips und gibt die Beziehung zwischen den Segmentauswahl-Bit-Signalen unter den 8 Bits der Dekodierereingabe, den Logiksignalen bzw. Treibersignalen S-i - Sg der Leiter schalter und den Leiterausgabewerten an.

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-1T-

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	Analog- wert	256	128 j	VD	CM OO	VO τ—	οο	O	CM	O
	"oo rfi							σ ο
	co⁰⁰							ο
	CO VD CO co¹⁰							O
	CO OO CQ							OO
	CM CO	r-	r-	t—	τ-	Γ	O	σ	σ	O
Gesetz	co~			^—	Ο	Ο	O O		ο ο	O O
k	Analog wert		X—	O	O	O	O		ο	O
	oo CQ		O	O	O	O	O		ο	O
	OO CO Γ-	255	CM	ro VO	Γ ΟΟ	ιη	-	ο		O
	VO	O	_o	O	σ	ο	O	ο	O	O
	in CO							ο
	CO							ο
	ro co							ο
fesetz	CM CO		t-	T-		Γ	O	ο	O	O
	co"					Ο	O		O	O
	ΓΟ £1				σ	O	O	ο	O	O
	CM .Q			O	σ	O	O	O	O	O
	χΓ		O	O	σ	O	O	O	O
		O	-	O	S—	O		γ-	O
	O	v—		σ	O		Ο	O
	O	r-				O	O	O
	τ—	O	°	σ	O	O	O	O

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In Tabelle 4 hat S₁ das Gewicht 2 , S₉ das Gewicht 2 , ...,

1 O

S., das Gewicht 2 und S_Q das Gewicht 2 . Indem man S₀ ¹ mit dem

gleichen Gewicht von 2 wie S₈ ausstattet, werden die Analogwerte des Α-Gesetzes gleich den Codes des μ-Gesetzes erhöht um S₈ ¹ = 2°. Wenn beispielsweise "b., ' b., b₂ b₃" "0011" ist, dann ist "S₁ - Sg" "00000111" und der zugehörige Analogwert ist im μ-Gesetz 2 + 2¹ + 2° = 7. Andererseits ist im A-Gesetz "S- - Sg, Sg'" "000001111" und der zugehörige Analogwert wird 2² + 2¹ + 2° + 2° = 8. Das heißt, es ist richtig, im Falle des μ-Gesetzes Sg¹ stets "0" und im Falle des Α-Gesetzes Sg¹ = = Sg zu machen. Von Sg kann man sagen, daß es ein Auswahlsignal zur Auswahl der Minimaleinheit des Analogwerts des unteren Endes des Segments ist.

Ein Verständnis der Erfindung läßt sich aus Fig. 3 und Fig. 4 gewinnen. Fig. 3 zeigt die wesentlichen Bestandteile einer Ausführungsform der Erfindung.

Um das Gewicht von S₈' gleich dem Gewicht von S₈ zu machen, kann ein Punkt A mit einem Punkt B über einen Widerstand R verbunden sein und der Punkt B mit dem Spannungsschalter VS₈ durch den Widerstand 2R und ähnlich mit einem Spannungsschalter VSg¹ über einen Widerstand 2R, wie dies in Fig. 3 dargestellt ist. Das heißt, der Widerstand 2R ist parallel zu dem dem Minimalanalogwert entsprechenden Parallelwiderstand angeschlossen, und der Spannungsschalter VS₈ ¹ ist an diesen Widerstand 2R angeschlossen. Daher wird die Impedanz gesehen unterhalb des Punktes A 2R und ebenso wird die Impedanz gesehen zum Spannungsschalter VSy vom Punkt A 2R, so daß das Gesamtgewicht von Sg und S₈ ¹ und das Gewicht von Sy gleich werden. Beide Impedanzen gesehen vom Punkt B zu den Spannungsschaltern VS₈ und VS3¹ sind 2R, so daß die Gewichte von Sg und Sg¹ gleich werden und das Gewicht sowohl von Sg als auch von Sg¹ 1/2 des Gewichts von Sy wird.

f."

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Die Herstellung von Sg' = 0 für das μ-Gesetz und Sg' = = Sg für das A-Gesetz, wie in Tabelle 4 angegeben, läßt, sich verwirklichen, indem eine UND-Schaltung AND und ein Umschalt-Steuersignal "A", wie in Fig. 3 dargestellt, verwendet werden. Das Steuersignal "A" wird zu "1" für das A-Gesetz und zu "0" für das μ-Gesetz gemacht. Damit wird die Ausgabe Sg¹ der UND-Schaltung AND "0" für das μ-Gesetz und gleich Sg für das A-Gesetz.

Auf diese Weise ist es überflüssig, Logikschaltungen sowohl für die Logik μ als auch für die Logik A vorzusehen, es ist vielmehr ausreichend, nur die Logikschaltung für die Logik μ vorzusehen. Der Dekodierer wird auch für das A-Gesetz verwendbar, wobei seine Hardware identisch zu derjenigen des allein für das μ-Gesetz bestimmten Dekodierers bleibt.

Fig. 4 zeigt die wesentlichen Bestandteile einer Ausführungsform, bei welcher das Polaritätsbit-Signal bg auch berücksichtigt wird.

Gemäß der Figur liefern Spannungs schalter +VS-i - +VSg, +VSg¹, -VS-] - -VSg und -VS₈' Ausgangs signale +V_R (V), wenn die Logiksignale "1" sind und das Paritätsbit-Signal b_Q "1" ist, während sie Ausgangssignale -V„ (V) liefern, wenn die Logiksignale "1" sind und bg "0" ist. Wie sich nun eine Ausgangsspannung abhängig vom Wert des Polaritätsbits bg ändert, wird hinsichtlich des Bits Sg angegeben. Unter der Annähme, daß Sg "1" und b_Q "1" ist, liefern beide Spannungsschalter +VSg und -VSg wegen eines Inverters (INV), einer ODER-Schaltung (OR) und einer UND-Schaltung (AND) +V_H, und unter der Annahme, daß S_Q "1" und b_Q "0" ist, liefern beide Spannungs schalter +VSg und -VSg -Vg. Daher wird +Vj₁ (V) bzw. -V„ (V) als Ausgangsspannung über einen Widerstand 2R geliefert. Andererseits werden, wenn S_Q "0" ist, die Ausgangsspannungen 0,(V) unabhängig von den Werten von b₀-

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Der oben beschriebene Vorgang ist hinsichtlich S^ - S~j und Sg' ganz ähnlich. Mit dieser Ausführungsform kann der Dekodierer für das Α-Gesetz unter Vorsehen allein der Logikschaltung für die Logik μ verwendet werden. Bei den vorstehenden zwei Ausführungsformen wurden die Leiterschaltungen als spannungsgetriebene dargestellt, es versteht sich aber von selbst, daß auch stromgetriebene Leiterschaltungen verwendet werden können.

Ki/fg

909828/0960 ORIGINAL INSPECTED

-AS-

Leerseite

Claims

PATENTAN WAUTE

SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINSHAUS FINCK

MARIAHILFPLATZ 2 & 3, MÖNCHEN 90 POSTADRESSE: POSTFACH 95 O1 6O, D-SOOO MÜNCHEN 95

HITACHI, LTD. ⁵· ^{Januar 1979}

DEA-5769

Interpolativer PCM-Dekodierer

PATENTANSPRÜCHE

1J Interpolativer PCM-Dekodierer mit einer Halteeinrichtung zum Halten eines Polaritätsbit-Signals, von Segmentauswahlbit-Signalen und von Bitsignalen gleichförmiger Quantisierung über eine Sampling-Dauer, mit einer Einrichtung für den Empfang der Bitsignale gleichförmiger Quantisierung von der Halteeinrichtung und für ein Entwickeln der Bitsignale

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_ ο —

in eine Gruppe von 1-Bit-Signalen auf einer Zeitachse, mit einer Einrichtung zum Addieren der Signale der Entwicklungseinrichtung und der Segmentauswahlbit-Signale, mit einem Digital-Analogwandler, welcher Analogwerte der unteren Enden der Segmente erzeugt, und mit einer Logikschaltung für das μ-Gesetz, welche ein Ausgangssignal der Addiereinrichtung empfängt und ein Auswahlsignal zur Erzeugung des Analogwerts liefert, gekennzeichnet durch eine UND-Schaltung, welche ein Auswahlsignal zur Auswahl einer Minimaleinheit der Analogwerte der unteren Enden der Segmente und ein Steuersignal zum Umschalten zwischen dem μ-Gesetz und dem Α-Gesetz empfängt, und eine Einrichtung zur Erzeugung des gleichen Analogwerts wie die Minimaleinheit der erstgenannten Analogwerte in Übereinstimmung mit einem Ausgangssignal der UND-Schaltung.
2. Interpolativer PCM-Dekodierer nach Anspruch 1, dadurch gekennzeichnet , daß die Entwicklungseinrichtung ein Binärmaß-Multiplizierer ist.
3. Interpolativer PCM-Dekodierer nach Anspruch 1 oder

2, dadurch gekennzeichnet , daß der Digital- _.,.---' Analogwandler aus einer Leiterschaltung und einer Gruppe von Treiberschaltern besteht, welche durch die Auswahlsignale ausgewählt werden, und daß die Einrichtung zur Erzeugung aus

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einem Widerstand, welcher parallel zu einem dem Minimalwert der Analogwerte entsprechenden Parallelwiderstand der Leiterschaltung geschaltet ist, und einem Treiberschalter, welcher in Reihe mit dem erstgenannten Widerstand geschal-5 tet ist, besteht.

ID98?8/096§

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