DE2844125C2 - - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zum Auswerten von Dualimpulsfolgen durch Teilung gemäß dem Oberbegriff des Patentanspruchs 1.

Die Aufgabe einer solchen Vorrichtung ist häufig darin zu sehen, daß ein durch eine Meßvorrichtung festgestellter Analog­ wert in einen Zeitwert umgewandelt wird, der dann durch Auszählen mittels Taktimpulsen in einen dem Analogwert äqui­ valenten Digitalwert umgewandelt wird. Dieses Prinzip wird z. B. in Analog-Digitalwandlern angewendet. Dabei ist zumeist - zumal wenn das Ergebnis in einer Meßeinheit ausgedrückt werden soll - erforderlich, daß zunächst in dualer Form vorliegende Ergebnis einem durch die Maßeinheit bestimmten Divisionsprozeß zu unter­ werfen. Der Einbau eines in üblicher Weise arbeitenden Rechners erfordert einen erheblichen Aufwand sowohl in Bezug auf die Schaltung als auch in Bezug auf die für den Betrieb jeweils er­ forderliche Zeit.

Aus der DE-OS 22 53 006 ist eine digitale Dividierschaltung, insbesondere für Drehzahlmesser, bekannt, die für Binärzahlen vorgesehen ist und bei der die einzugebende Dualimpulsfolge direkt auf einen Digitalzähler gelangt, der in Verbindung mit einem Register zur Speicherung des Divisors einen aus einem Binärzahlen-Addierer, einem Summenregister und einem Binär­ zahlenvergleicher aufgebauten Frequenzselektor steuert. Abge­ sehen vom erheblichen logischen Aufwand für den Binärzahlen- Addierer benötigt die bekannte Schaltung einen vergleichs­ weise großen zeitlichen Aufwand zum Durchführen der einzelnen Operationen, wobei die übliche Methode der Division durch mehr­ malige Subtraktion bzw. Addition vorgesehen ist. Darüberhinaus ist die bekannte Schaltung lediglich für ein duadisches Zahlen­ system geeignet.

Es ist deshalb Aufgabe der Erfindung, eine andere Lösung zu finden. Die Aufgabe wird gelöst durch die Merkmale des kenn­ zeichnenden Teils des Patentanspruchs 1.

Die Erfindung benützt zur Division ein modulares Zählverfahren, bei dem dem Hauptzähler ein umschaltbarer Teiler vorgeschaltet ist, dessen Teilungsrate durch den Divisior und den aktuellen Zählerstand bei jedem neuen Impuls neu festgestellt wird.

Die Ausgestaltung des Digitalzählers und des Registers kann außer dem Dualsystem ein beliebiges p-adisches Zahlensystem, insbesondere das Dezimalsystem, zugrunde gelegt sein, wobei vor allem das Dezimalsystem für den Einsatz der Vorrichtung in Meß­ instrumenten von besonderer Bedeutung ist. Auch für das Ver­ ständnis der Erfindung ist die Verwendung des Dezimalsystems besonders geeignet.

Ausgestaltungen der Erfindung sind in Unteransprüchen gekenn­ zeichnet.

Dem Verständnis der Erfindung dienen die nun folgenden Be­ trachtungen.

Ist eine Zahl M durch einen Divisor D zu dividieren, so gilt

M=D·Q (1)

wobei Q der gesuchte Quotient ist. Um die Betrachtung zu vereinfachen, wird das Dezimalsystem zugrunde gelegt und angenommen, daß D ein Dezimalbruch mit nur einer Stelle d₀ vor dem Komma und k-1 Stellen hinter dem Komma ist, so daß D in der Form

D=d₀+d₁:10+d₂:100+. . .+d _k-1:10 ^k-1 (2)

darstellbar ist. Zusammen mit (1) folgt dann:

M=d₀·Q+d₁·Q:10+d₂+Q:100+. . .+d _k-1·Q:10 ^k-1 (3)

oder umgeformt

M=(d₀+1)·[d₁·Q:10+d₂·Q:100+. . .+d _k-1·Q:10 ^k-1]
+d₀·[(10-d₁-1)·Q:10+(10-d₂-1)·Q:100+. . .+(10-d _k-1)·Q:10 ^k ] (4)

oder abgekürzt:

M=(d₀+1)·f(d₁, d₂,. . .d _k-1)+d₀·g(d₁, d₂,. . .d _k-1). (5)

Mit Rücksicht auf die den auf dem Dualprinzip beruhenden Frequenzteilern zugrundeliegende Wirkungsweise ergibt sich daraus folgende Aussage:

Man kann die Teilung mit dem Divisor D durchführen, in­ dem man den Frequenzteiler nach Maßgabe des jeweils vor­ liegenden Funktionswertes von f und g im Verlauf der Di­ vision abwechseld auf den Teiler (d₀+1) und auf den Teiler d₀ umstellt, während eine zu teilende Impulsfolge aus M Taktimpulsen über den Frequenzteiler geführt wird.

Dabei ist zu bemerken, daß eine Darstellung gemäß (5) auch richtig ist, wenn D eine beliebige Zahl und nicht nur ein Dezimalbruch mit einer Stelle vor dem Komma ist. Es ist ferner möglich, statt der Teiler d₀ und (d₀+1) die Teiler d₀ und (d₀-1) zu verwenden, wobei sich eine der Dar­ stellung (5) analoge Darstellung ergibt. Eine solche Dar­ stellung gilt schließlich auch für die Digitalstellen d₀, d₁, . . . in einem beliebigen p-adischen Zahlensystem.

Der Selektor soll nun aufgrund des im Register ge­ speicherten Wertes für den Divisor D die zu diesem ge­ hörenden Werte der Funktionen f und g ermitteln und den Frequenzteiler nach Maßgabe der Werte für diese beiden Funktionen abwechselnd auf den Teilerwert d₀ und den Teilerwert (d₀+1) schalten. Zur Ermittlung der Funktions­ werte könnte z. B. ein Rechner oder - falls nur die Verwendung eines einzigen Wertes für den Divisor D vor­ gesehen ist - eine entsprechend diesem Wert bemessene feste Schaltung verwendet werden.

Bevorzugt ist jedoch bei der weiteren Ausgestaltung der Erfindung vorgesehen, daß mit Ausnahme der zur Speicherung der ersten Digitalstelle d₀ des Divisors D dienenden Speicherstufe alle übrigen Speicherstufen des Regi­ sters zur Steuerung je eines Selektors vorgesehen sind, daß ferner eine der Anzahl dieser Register-Speicher­ stufen gleiche Anzahl von auf den Zähleingang sukzessive folgenden Speicherstufen des Digitalzählers ebenfalls zur Beaufschlagung je eines dieser Selektoren vorge­ sehen ist, daß dabei der der zweiten Digitalstelle des Di­ visors D zugeordnete Selektor zur Steuerung des Frequenz­ teilers und jeder der übrigen Selektoren zur Steuerung desjenigen Selektors dient, der derjenigen Digitalstelle d _i des Divisors D zugeordnet ist, die unmittelbar vor derjenigen Digitalstelle d _i-1 liegt, die dem jeweils steuernden Selektor zugeordnet ist.

Vorzugsweise stimmen die Selektoren im Aufbau überein, der sich im übrigen nach dem für die Teilung verwendeten Zahlensystem richtet. Ein Ausführungsbeispiel für das Dezimalsystem ist in Fig. 2, ein Ausführungs­ beispiel für das Dualsystem in Fig. 7 dargestellt.

Ausführungsbeispiele der Erfindung werden nun anhand der Fig. 1-7 näher beschrieben.

In Fig. 1 ist das prinzipielle Schaltbild einer Anord­ nung gemäß der Erfindung dargestellt.

Eine zu dividierende Zahl M wird durch eine M Einzelim­ pulse aufweisende Folge von einander gleichen äquidi­ stanten Taktimpulsen dargestellt. Sie wird an den Eingang des Frequenzteilers FT gelegt, der z. B. aus einer Anzahl hintereinander geschalteter und einander gleicher bistabiler Kippstufen mit jeweils zwei Signalausgängen besteht, wobei die doppelte Anzahl dieser Kippstufen gleich dem Maximalwert der ersten Digitalstelle d₀ des Divisors D, also bei Zugrundelegung des Dezimalsystems der Zahl 9, ist. Durch eine entsprechende Steuerung ist es möglich, entweder den der Digitalzahl d₀ oder den der Digitalzahl (d₀+1) entsprechenden Signalausgang des Frequenzteilers FT an den Zähleingang des Digitalzählers DZ zu schalten.

Der Digitalzähler DZ besteht aus einer Anzahl m hinter­ einander geschalteter Speicherstufen Z _m-1, Z _m-2, Z _m-3, . . . Z _m-k+1, . . . Z _k . . . Z₁, Z₀. Falls der Zähler DZ als Dualzähler ausgebildet ist, sind die Speicherstufen jeweils durch eine einzige bistabile Kippstufe mit je zwei Signal­ eingängen und je zwei Signalausgängen gegeben, über die die Vereinigung dieser einzelnen Flip-Flopzellen zu der den Zähler bildenden Kette gegeben ist. Als bistabile Kippstufen werden z. B. Master-Slave-Flip-Flops, insbe­ sondere Toggle-Flip-Flops verwendet.

Soll dem Aufbau der Anordnung ein anderes Zahlensystem zugrunde gelegt werden, so bestehen die einzelnen Speicher­ stufen, also die Zählstufen des Digitalzählers DZ, in bekannter Weise aus entsprechend kompliziert aufge­ bauten Kombinationen von bistabilen Kippstufen derart, daß die einzelnen Speicherstufen eine der Grundzahl des gewählten Zahlensystems entsprechende Anzahl verschiedener stabiler Betriebszustände aufweist. Bei Verwendung des Dezimalsystems soll die einzelne Speicherstufe oder Zählstufe Z _i 10 verschiedene, den Zahlen 0, 1, 2, 3, 4, 5, 6, 7, 8 und 9 entsprechende Betriebszustände auf­ weisen.

Ähnlich wie beim Frequenzteiler FT sind auch beim Digital­ zähler DZ die Signalausgänge der einzelnen Speicherstufen nicht nur auf die entsprechenden Signaleingänge der jeweils folgenden Speicherstufe geschaltet, sondern auch individuell nach außen geführt, so daß der jeweilige Zähler­ stand abgelesen werden kann. Über einen besonderen Re­ seteingang kann jede Zählerstufe in den Ausgangszustand rückgesetzt werden.

Das Register RG kann, wenn nur ein einziger Divisor D vorgesehen ist, aus einem programmierten Festwertspeicher bestehen. Andernfalls empfiehlt sich ein Schreib-Lese­ speicher. Das Register RG besteht aus einer Anzahl k von Speicherstufen, also den Registerzellen R₀, R₁, R₂, . . . R _k-1, in die jeweils die den einzelnen Digitalstellen d₀, d₁, d₂, . . . d _k-1 des Divisors D entsprechenden Infor­ mationen eingespeichert werden. Dabei ist die zur Aufnahme der ersten Digitalstelle d₀ dienende Registerstufe R₀ in einer zur Festlegung derjenigen Ausgänge des Frequenz­ teilers FT dienenden Weise geschaltet, die aufgrund des eingespeicherten Divisors D bzw. seiner ersten Digital­ stelle d₀ an den Zähleingang des Digitalzählers DZ zu legen sind.

Schließlich sind noch k-1 Selektoren S₁, S₂, . . . S _k-1 vor­ gesehen, die in einander gleicher Weise aufgebaut sind und die die Aufgabe haben, die beiden durch den Inhalt der ersten Registerzelle R₀ festgelegten Teilerwerte d₀ und (d₀+1) nach Maßgabe der durch die in den übrigen Re­ gisterzellen R₁, R₂, . . . R _k-1 gespeicherten Informationen festgelegten Werte der Funktionen f und g gemäß (4) durch entsprechende Anschaltung der den Werten d₀ und d₀+1 ent- sprechenden Signalausgänge des Frequenzteilers FT an den Zähleingang des Digitalzählers DZ zur Geltung zu bringen.

Zu diesem Zweck ist die die zweite Digitalstelle d₁ des Divisors D speichernde Registerzelle R₁ mit ihrem Sig­ nalausgang an den einen Eingang des ersten Selektors S₁ gelegt, dessen zweiter Eingang durch die unmittelbar auf den Zähleingang des Digitalzählers DZ folgende Zähl­ stufe Z _m-1 (niedrigst-wertige p-ade) beaufschlagt ist. Der Ausgang des Selektors S₁ liefert ein Signal C₁, das gleich Null ist, wenn der Frequenzteiler FT nur durch d₀ teilen soll, und das gleich Eins ist, wenn der Teiler (d₀+1) verwendet werden soll. Das Signal C₁ steuert so­ mit die Wahl desjenigen der beiden Teilerwerte d₀, (d₀+1), der jeweils mit dem nächsten Takt der Impulsfolge M zur Geltung kommen soll. Das Zustandekommen des Signalwertes von C₁ wird zum Teil durch Vergleich der in der Zähl­ stufe Z _m-1 gespeicherten Information mit dem in der zweiten Register-Speicherstufe R₁ anhängigen Wert der zwei­ ten Digitalstelle d₁ und zum Teil durch ein vom zweiten Selektor S₂ geliefertes Steuersignal C₂ (Carry C₂) be­ stimmt.

Der zweite Selektor S₂ ist eingangsseitig durch die die dritte Digitalstelle d₂ des Divisors D speichernde Re­ gisterstufe R₂ und die durch die auf den Zähleingang des Digitalzählers als zweite Zählerstufe folgende Speicher­ stufe Z _m-2 sowie ggf. durch ein vom dritten Selektor S₃ abgegebenes Signal C₃ (Carry C₃) bestimmt.

Analog gilt für den i-ten Selektor S _i , daß er vom Zähler DZ her durch dessen i-te auf den Zähleingang folgende Zählstufe Z _m-i , vom Register RG her durch dessen die Digitalstelle d _i des Divisors D enthaltende Speicher­ stufe R _i und durch das vom Selektor S _i+1 gelieferte Sig­ nal C _i+1 gesteuert und sein Ausgang zur Steuerung des Selektors S _i-1 unter Erzeugung eines Signals C _i (Carry C _i ) vorgesehen ist.

Die Teilung einer am Eingang des Frequenzteilers FT an­ hängigen Folge von M äquidistanten Dualimpulsen wird nun durch entsprechende Umschaltung des Frequenzteilers FT auf die Teilerwerte d₀ und (d₀+1) während des Durchlaufens der Impulsfolge erreicht, wenn man die Umschaltung auf die beiden Teilerwerte entsprechend dem folgenden, sich aus den Beziehungen (4) und (5) ergebenden Schema durchführt:

Unter jeweils zehn Zuständen der Zählerdekade Z _m-1 (ent­ spricht 10 Ausgangsimpulsen von FT) liefert der Selektor S₁ d₁-mal den Ausgangsimpuls C₁=1, (10-d₁-1)-mal den Ausgangsimpuls C₁=0 und einmal denjenigen Wert des Aus­ gangsimpulses C₂, der gerade am Ausgang des Selektors S₂ anhängig ist.

Unter jeweils zehn Zuständen der Zählerdekade Z _m-2 (ent­ spricht 100 Ausgangsimpulsen von FT) liefert der Selek­ tor S₂ den Ausgangsimpuls C₂=1 insgesamt d₂-mal und den Ausgangsimpuls C₂=0 insgesamt (10-d₂-1)-mal sowohl einmal denjenigen Wert des Ausgangsimpulses C₃, der ge­ rade am Ausgang des Selektors C₃ anhängig ist.

Unter jeweils 10 Zuständen der Zählerdekade Z _m-k-1 (entspricht 10 ^k-1 Ausgangsimpulsen von FT) liefert der Selektor S _k-1 d _k-1-mal den Ausgangsimpuls C _k-1=1 und (10-d _k-1)-mal den Impuls C _k-1=0.

Jeder Ausgangsimpuls C _i ist als Übertrag (Carry) zu werten, durch den der Informationsinhalt der jeweils nach­ folgenden Selektorstufe S _i-1 entweder durch die Informa­ tion "Eins" oder durch die Information "Null" beauf­ schlagt wird.

Zu bemerken ist außerdem, daß im Einklang mit der Be­ ziehung (4) bei den soeben geführten Betrachtungen das Dezimalsystem und somit eine Ausgestaltung der Speicher­ stufen des Registers RG und des Digitalzählers DZ nach diesem Zahlensystem zugrunde gelegt ist.

Damit jede beliebige Impulszahl M ein auf k Digitalstellen genaues Ergebnis Q der Division mit D liefert, muß die Teilung durch (d₀+1) möglichst gleichmäßig über die Zeitspanne, in welcher die Impulsfolge M durch den Fre­ quenzteiler FT geführt wird, verteilt werden. Zu diesem Zweck ist in Weiterbildung der Erfindung jeder der vorge­ sehenen Selektoren als Vergleichs-Logik ausgebildet, deren innerer Aufbau für den Fall der Anwendung des Dezi­ malsystems als Grundlage für den Aufbau der Speicherstufen im Digitalzähler DZ und im Register RG der Fig. 2 entspricht, und die gemäß dem Impulsdiagramm gemäß Fig. 3, die zu einem Übertrag C _i =1 führenden Impulse gleich­ mäßig über die zehn Zustände einer Dekade verteilt liefert.

In dem als Dezimalzähler aufgebauten Digitalzähler DZ sind pro Dekade eine Zählerstufe vorgesehen, die jeweils vier mit Dualsignalen beaufschlagte Ausgänge haben, die den Zählerstand der Zählerstufe in einem binär codierten De­ zimalcode anzeigen. Diese sind bei der i-ten Zählstufe Z _m-i die Ausgänge q _m-i,1, q _m-i,2, q _m-i,4 und q _m-i,8, wobei der letzte Ausgang q _m-i,8 auch zur Steuerung der fol­ genden Zählstufe, also der nächsten Dekade i+1 vorgesehen ist.

Der Aufbau der einzelnen Zählerstufen Z _m-i des Dezimalzählers DZ kann z. B. entsprechend Fig. 4 sein. Man hat vier gleiche Flip-Flopzellen FF₁-FF₄ pro Zählstufe, wobei die zu zählenden Takte an den Signaleingängen aller Flip- Flopzellen gleichzeitig anliegen, falls der Zähler, wie im Beispielsfall, als Synchronzähler aufgebaut ist. Die zu zählenden Takte werden im Fall der ersten Speicher­ stufe Z _m-1 unmittelbar vom Frequenzteiler FT, im Falle der übrigen Zählstufen Z _m-2, . . . Z _m-k+1, Z _m-k , . . . Z _m von der jeweils in Richtung auf den Zähleingang benachbarten Zählstufe geliefert. Um die Synchronität der Zählweise zu sichern und außerdem um den Zähler zum Dezimalzähler zu machen, sind die vier UND-Gatter U₁, U₂, U₃ und U₄ so­ wie ein ODER-Gatter O vorgesehen, die in der aus Fig. 4 ersichtlichen Weise geschaltet sind. Die zur Beaufschlagung der i-ten Zählerstufe Z _m-i dienenden Taktimpulse werden im Falle i=1 von den über die höchste Digitalstelle d₀ des Divisors D eingestellten Ausgängen des Frequenz­ teilers FT und im Falle i<1 entsprechend den soeben ge­ machten Ausführungen von dem q _m-i+1,8-Ausgang der (i-1)-ten Zählerstufe Z _m-i+1 geliefert. Als Flip-Flopzellen FF₁-FF₄ sind bevorzugt Master-Slave-Flip-Flopzellen ver­ wendet.

Hat das Register RG die jeweils zur Aufnahme einer Digi­ talstelle d₀, d₁, . . .d _k-1 dienenden (und im Beispielsfalle ebenfalls nach dem Dezimalsystem ausgelegten) Speicher­ stufen R₀, R₁, . . .R _k-1, so ist jeder dieser Registerspei­ cherstufen R _i mit i<1 je ein Selektor S₁ zugeordnet, der andererseits von der der Speicherstufe oder Zählstufe Z _m-i des Dezimalzählers DZ gesteuert ist. (Der Index i durchläuft die Zahlen 1 bis k-1 sowohl im Falle der Spei­ cherstufen R _i des Registers als auch im Falle der Spei­ cherstufen des Digitalzählers DZ). Demzufolge gehören die Speicherstufen Z _m-1 und R₁ über den Selektor S₁ zu­ sammen. Lediglich die zur Speicherung der ersten Digital­ stelle d₀ der Divisoren D dienende Register-Speicherstufe R₀ ist, wie bereits oben festgestellt, in hiervon abwei­ chender Weise geschaltet.

Die einzelnen Selektoren S _i sind, wie bereits erwähnt, als einander gleiche Logik-Vergleichschaltungen ausge­ bildet, deren Schaltbild in Fig. 2 dargestellt ist.

Die Schaltung ist im Interesse einer Realisierung in MOS-Technik ausschließlich aus NOR-Gattern und Invertern aufgebaut, wobei insgesamt 13 NOR-Gatter N₁-N₁₃ sowie zwei Inverter IN₁ und IN₂ verwendet sind. Die Schaltung weist außerdem 13 logische Eingänge auf, die jeweils entsprechend den zu ihrer Beaufschlagung vorgesehenen Signalen bezeichnet sind.

Die von der dem betreffenden Selektor S _i zugeordneten Speicherstufe Z _m-i gesteuerten Signaleingänge des Selek­ tors sind mit q _m-i,1, q _m-i,2, q _m-i,4, q _m-i,8 bzw. die zu­ gehörigen invertiert beaufschlagten Signaleingänge mit

bezeichnet. Die Eingänge q _m-i,1 bis q _m-i,8 entsprechen den in gleicher Weise bezeichneten Signalausgängen der i-ten Zählerstufe Z _m-i und somit den Ausgängen der Flip-Flops FF₁-FF₄. Die in gleicher Weise jedoch mit einem Querstrich gekenn­ zeichneten Eingänge des Selektors S _i sind jeweils mit demselben Flip-Flop, jedoch mit dessen invertierten Ausgang verbunden. Die Signale q _m-i,1 führen jeweils die niedrigste, die Signale q _m-i,8 jeweils die höchste Dual­ stelle in der betreffenden Dezimaldekade.

Die dem Register RG zugeordneten Eingänge des Selektors S _i sind an je eine der vorgesehenen Register-Speicher­ einheiten R₁ bis R _k-1 mit Ausnahme der Register-Speicher­ stufe R₀ gelegt, so daß damit zur Steuerung des Selek­ tors S _i nach Maßgabe ihrer Reihenfolge im Divisor D die 2., die 3., usw. und schließlich die k-te Digital­ stelle (=Dezimalstelle) des Divisors D herangezogen ist. Dabei ist zu bemerken, daß nach Maßgabe der insgesamt für die Speicherung von Divisoren D vorgesehenen Anzahl k von Speicherzellen R₀, R₁, . . .R _k-1 die Speichereinheit R _k-1 die niedrigwertigste Digitalstelle und R₀ die höchst­ wertigste, also erste Digitalstelle d₀ enthält. Die der betreffenden Digitalstelle des Divisors D entsprechende Information hat die Bezeichnung der betreffenden Digi­ talstelle des Divisors D. Sie wird, was durch Überstrei­ chung angedeutet ist jeweils invertiert an den in gleicher Weise bezeichneten Signaleingang gelegt. Die Bezeichnung

besagt somit, daß der be­ treffende Eingang des Selektors S _i in der die betreffende Digitalstelle d _i aufnehmenden Register-Speicherstufe R _i mit dem invertierenden Ausgang der ersten oder der zweiten oder der dritten oder der vierten Binärspeicherein­ heit der Registerspeicherstufe R _i verbunden ist.

Da dem Aufbau der einzelnen Register-Speicherstufen R₀, R₁. . . .R _k-1 ebenfalls das Dezimalsystem zugrunde gelegt sein muß, um eine Übereinstimmung mit dem Digitalzähler DZ zu erreichen, hat die einzelne Register-Speicherstufe R _i ebenfalls vier Binärstufen, von denen die das Signal d _i1 führende Stufe der niedrigsten Dualstelle und die das Signal d _i8 führende Stufe der höchsten Dualstelle der in der Registerstufe R _i gespeicherten Dezimalstelle d _i des Divisors D zugeordnet ist. Das Register RG und seine einzelnen Speicherstufen sind ebenfalls in bekann­ ter Weise aufgebaut. Die Realisierung der einzelnen Bi­ närstufen kann in bekannter Weise durch übliche D-Flip- Flops erfolgen, die durch einen gemeinsamen Taktimpuls den einzustellenden Divisionswert D von einer Daten­ quelle (nicht dargestellt) parallel übernehmen.

Nun zum Aufbau der den einzelnen Selektor S _i gemäß Fig. 2 darstellenden Logik-Vergleichsschaltung.

Die vier Signaleingänge des ersten NOR-Gatters N₁ liegen jeweils an je einem der Eingänge q _m-i,1, q _m-i,2, q _m-i,8 und q _m-i,4. Das zweite NOR-Gatter N₂ hat drei Eingänge, die jeweils an einem der Eingänge

liegen. Der Signaleingang q _m-i,1 und der Signal­ eingang ist an je einen der beiden Eingänge des dritten NOR-Gatters N₃ geschaltet.

Das vierte NOR-Gatter N₄ hat vier Eingänge, die jeweils von einem der Signaleingänge

beaufschlagt sind. Das fünfte NOR-Gatter N₅ liegt mit je einem seiner drei Eingänge an je einem der Signal­ eingänge

und das sechste NOR-Gatter N₆ mit seinen drei Eingängen jeweils an je einem der Signaleingänge

Das siebente NOR-Gatter N₇ hat zwei Eingänge, die je­ weils durch das zweite NOR-Gatter N₂ und das dritte NOR- Gatter N₃ beaufschlagt sind. Das achte NOR-Gatter N₈ hat ebenfalls zwei Eingänge, von denen der eine durch den Ausgang des ersten NOR-Gatters N₁ über den Inverter IN₁ und der andere durch den von der Registerzelle R _i be­ aufschlagten Signaleingang d _{i 1} gesteuert ist.

Die beiden Eingänge des neunten NOR-Gatters N₉ sind der­ art geschaltet, daß der eine Eingang mit dem Signaleingang der i-ten Register-Speichereinheit R _i , der an­ dere mit dem Ausgang des siebenten NOR-Gatters N₇ ver­ bunden ist.

Das zehnte NOR-Gatter N₁₀ hat sieben logische Eingänge, von denen der erste mit dem Signaleingang , der zwei­ te mit dem Signalausgang des ersten NOR-Gatters N₁, der dritte mit dem Signalausgang des zweiten NOR-Gatters N₂, der vierte mit dem Signalausgang des dritten NOR-Gatters N₃, der fünfte mit dem Ausgang des vierten NOR-Gatters N₄, der sechste mit dem Ausgang des fünften NOR-Gatters N₅ und der siebente mit dem Ausgang des sechsten NOR- Gatters N₆ verbunden ist.

Das elfte NOR-Gatter N₁₁ hat drei Eingänge, von denen einer mit dem Signaleingang , der andere mit dem Aus­ gang des ersten NOR-Gatters N₁ und der letzte mit dem Ausgang des sechsten NOR-Gatters N₆ verbunden ist. Der Ausgang des sechsten NOR-Gatters N₆ ist außerdem über den Inverter IN₂ an den einen Eingang des zwölften NOR- Gatters N₁₂ geschaltet, dessen anderer Eingang durch die vom dreizehnten NOR-Gatter N₁₃ des (i+1)-ten Selektors S _i+1 in invertierter Form gelieferten Signale C _i+1 ge­ steuert ist.

Das dreizehnte NOR-Gatter N₁₃ hat fünf Signaleingänge, die jeweils mit dem Ausgang je eines der NOR-Gatter N₈-N₁₂, also des achten bis zwölften NOR-Gatters, in der aus Fig. 2 ersichtlichen Weise verbunden sind. Der Aus­ gang des dreizehnten NOR-Gatters N₁₃ liefert die Signale C _i in invertierter Form. Im Falle von i=1 wird das am Ausgang von N₁₃ erscheinende Signal zur Steuerung des Frequenzteilers FT, im Falle von i<1 zur Steuerung des den nächst niedrigen Index aufweisenden Selektors S _i-1 entsprechend den oben gegebenen Definitionen verwendet.

Die soeben beschriebene und die einzelnen Selektoren S _i bildende Vergleichslogik bewirkt eine Verknüpfung ent­ sprechend

C _i = I₁ · d _i1 + I₂ · d _i2 + I₄ · d _i4 + I₈ · d _i8 + I _C · C _i+1, (6)

wobei I₁ das am Ausgang des achten NOR-Gatters N₈, I₂ das am Ausgang des neunten NOR-Gatters N₉, I₄ das am Ausgang des zehnten NOR-Gatters N₁₀, I₈ das am Ausgang des elften NOR-Gatters N₁₁ und I _C das am Ausgang des zwölften NOR-Gatters erscheinende Signal und d _i1-d _i8 die drei Dualstellen der i-ten Dezimalstufe des Divisors D, also den Inhalt der Speicherstufe R _i des Registers RG bedeuten. Die Beziehung (6) ist im Sinne der Booleschen Algebra zu lesen.

An den Signaleingängen q _m-1,1 bis q _m-i,8 fallen in der i-ten Vergleichslogik S _i bzw. Speicherstufe Z _m-i die aus den Diagrammen der Fig. 3 ersichtlichen Impulse an, wobei die Frequenz der einander entsprechenden Impulsfolgen im Vergleich zu der benachbarten, näher am Zähleingang be­ befindlichen Zählerstufe Z _m-i+1 des Dezimalzählers DZ bzw. dem dieser zugeordneten Selektor S _i-1 auf den zehnten Teil verringert ist. Dasselbe gilt auch in bezug auf die Schaltgeschwindigkeit der einander entsprechenden logischen Gatter in den einzelnen Selektorstufen S₁, S₂, . . . S _k-1. Hierzu gehören auch die bei Beaufschlagung der Eingänge

und des mit dem Steuersignal (Carry) C _i+1 zu versorgenden Eingangs der Vergleichs- Logik S _i mit einer logischen NULL an allen diesen Ein­ gängen auftretenden Signale I₁-I _C , die in der aus Fig. 2 ersichtlichen Weise den Ausgängen des achten bis 12. NOR- Gatters, also den Gattern N₈-N₁₂ zugeordnet sind.

Der jeweils von einem Selektor S _i auf den Selektor S _i-1 zu übertragende Carry-Impuls C _i , wird von der Stufe S _i-1 in einem Zustand übernommen, welcher sowohl beim Vorwärtszählen als auch beim Rückwärtszählen genügend Zeit für den Durchlauf des Übertragungsimpulses C _i durch alle Stufen gewährleistet. Dies entspricht dem Zustand "5", also dem Zustand, bei dem der Zählvorgang gerade die Zahl 5 passiert. Ist nur eine Vorwärtszählung beabsich­ tigt, so wird die Übernahme günstiger auf den Zustand "9", ist nur eine Rückwärtszählung beabsichtigt, so wird die Übernahme günstiger auf den Zustand "" verlegt.

Die sich aufgrund der Wirkung der Selektoren S _i und der über den Frequenzteiler FT erfolgenden Zulieferung der die zu dividierende Zahl M darstellenden Folge von Takt­ impulsen sukzessive im Dezimalzähler DZ aufbauende Wert für den Quotienten Q steigt längs einer Treppenfunktion an, deren Steilheit durch den Zahlenwert des Divisors D, also dem Inhalt des Registers RG, festgelegt wird. An­ hand der Fig. 6 wird dies unter Zugrundelegung der Di­ visoren D=2,1; D=2,6; D=3,2 und D=3,9 gezeigt.

Unter Verallgemeinerung auf ein p-adisches Zahlensystem, auf das eine Anordnung gemäß der Erfindung ausgelegt ist, läßt sich im Hinblick auf die Funktionsweise einer Vor­ richtung gemäß der Erfindung folgendes feststellen:

• 1. Auskodierung der p Zustände der auf das betreffende p-adische System ausgelegten Speicherstufe Z _m-i des Di­ gitalzählers;
• 2. Zusammensetzen einzelner dieser Zustände entsprechend den einzelnen Bits der Binärkodierung dieses p-adischen Zahlensystems zu summierbaren Kombinationen;
• 3. Verknüpfung der den Bits entsprechenden Zusammenset­ zungen mit den Bits des Divisonsregisters RG und Addieren auf den Carry-Ausgang

Unter diesen Gesichtspunkten ist die den einzelnen Selek­ tor bildende Vergleichs-Logik im allgemeinen zu wählen. Diese ist im Falle des Dezimalsystems zweckmäßig (insbe­ sondere auch mit Rücksicht auf eine Realisierung in inte­ grierter MOS-Technik) in der aus Fig. 2 ersichtlichen Weise aufgebaut. Handelt es sich um ein anderes Zahlen­ system, so wird auch die Vergleichs-Logik ein entsprechend abgewandeltes Aussehen erhalten.

Für den Fall, daß der Anordnung gemäß der Erfindung das Dualsystem als Zahlensystem zugrunde gelegt ist, ergibt sich eine Ausgestaltung gemäß Fig. 7, auf die noch einge­ gangen wird.

Eine für die Erfindung bei Verwendung des Dezimalsystems als Grundlage besonders vorteilhafte Ausgestaltung des Frequenzteilers FT sowie der zugehörigen Schaltung zur Beaufschlagung des Frequenzteilers mit den von der ersten Register-Speicherstufe R₀ kommenden und der ersten Digitalstelle d₀ des Divisors D zugeordneten Signalen d₀₁, d₀₂ und d₀₄ und deren zugehörigen invertierten Sig­ nalen ist in Fig. 6 gezeigt.

Der Frequezteiler ist bei dieser Ausgestaltung ein an sich bekannter dreistufiger Schieberegister-Ringteiler mit EXOR-Rückkopplung der beiden letzten Stufen, dessen maximaler Teilerwert bei 2³-1, also bei 7, liegt.

Die erste Schieberegisterstufe der in Fig. 6 dargestellten Vorrichtung enthält ein NOR-Gatter G₁, mit zwei Ein­ gängen, wobei der eine Eingang über die Source-Drainstrecke eines ersten MOS-Feldeffekttransistors T₁, der andere durch ein gemeinsames Rückstellsignal R beaufschlagt ist. Das Gate des Transistors T₁ wird über den Takt TM ge­ steuert.

Der Ausgang des NOR-Gatters G₁ führt über einen durch den Takt TS gesteuerten Feldeffekttransistor T₂ sowohl an den einen Eingang eines den Ausgang des Frequenzteilers bildenden weiteren NOR-Gatters G₄ mit drei Eingängen, als auch an den Eingang eines Inverters In₁, dessen Aus­ gang den Ausgang der ersten Schieberegisterstufe des Fre­ quenzteilers FT bildet. Der Eingang des Inverters In₁ liegt ferner über einen vom Resetsignal Reset gesteuerten Feldeffekttransistor T₃ an Masse, also am Bezugspo­ tential. Der Eingang des Inverters In₁ ist gleichzeitig der invertierte Ausgang , der Ausgang des Inverters In₁ gleichzeitig der nichtinvertierte Ausgang Q der ersten Schieberegisterstufe.

Die zweite Schieberegisterstufe ist der ersten Schiebere­ gisterstufe entsprechend aufgebaut: In der Anschaltung entspricht das NOR-Gatter G₂ dem NOR-Gatter G₁ der ersten Schieberegisterstufe, der Eingangstransistor T₄ ent­ spricht dem Transistor T₁, der Transistor T₅ dem Tran­ sistor T₂, der Transistor T₆ der zweiten Stufe dem Tran­ sistor T₃ der ersten Stufe und der Inverter In₂ der zweiten Stufe dem Inverter In₁ der ersten Stufe.

Die dritte Schieberegisterstufe enthält dieselben Grund­ elemente wie die erste und die zweite Schieberegisterstufe. Der den vom Ausgang des Inverters In₂ der zweiten Stu­ fe her gesteuerten Eingang der dritten Schieberegister­ stufe bildende Transistor T₇ entspricht in der Anschal­ tung den Transistoren T₁ und T₄, das NOR-Gatter G₃ den NOR-Gattern G₁ und G₂ der ersten und zweiten Schiebe­ registerstufe. Weiter entspricht der Transistor T₈ den Transistoren T₂ und T₅, der Transistor T₉ den Transistoren T₃ und T₆ der beiden anderen Stufen des Frequenzteilers FT. Schließlich entspricht der Inverter In₃ den In­ vertern In₁ und In₂ der beiden ersten Stufen.

Zur Rückkopplung des Ringzählers ist ein Exklusiv-ODER- Gatter G₁₃ vorgesehen, dessen beide Eingänge von den Aus­ gängen der Inverter In₂ und In₃ der beiden letzten Schie­ beregisterstufen des Frequenzteilers FT gebildet werden. Der Ausgang des Exklusiv-ODER-Gatters G₁₃ ist über die Source-Drainstrecke des Eingangstransistors T₁ der ersten Schieberegisterstufe an den einen Eingang des NOR- Gatters G₁ dieser Schieberegisterstufe geschaltet. Die mit dem Rückstellsignal R zu steuernden zweiten Eingänge der NOR-Gatter G₁, G₂, G₃ der drei Stufen des Frequenz­ teilers FT liegen gemeinsam am Ausgang eines vierten In­ verters In₄, dessen Eingang über einen durch den Master­ takt TM gesteuerten Feldeffekttransitor T₁₀ mit dem Aus­ gang eines NOR-Gatters G₁₂ verbunden ist. Auf dieses wird noch weiter unten Bezug genommen.

Das bereits erwähnte Ausgangsgatter G₄ - ebenfalls ein NOR-Gatter mit drei Signaleingängen - liegt, wie bereits erwähnt, mit dem einen Eingang an einem Schaltungspunkt zwischen dem durch den Slavetakt TS getakteten Feldeffekt­ transistor T₂ und dem Eingang des Inverters In₁ der ersten Schieberegisterstufe. Der zweite Eingang dieses Ausgangs-NOR-Gatters G₄ wird durch einen Schaltungspunkt zwischen dem durch den Takt TS gesteuerten Transistor T₅ und dem Eingang des Inverters In₂ in der zweiten Schiebe­ registerstufe des Frequenzteilers FT beaufschlagt. In analoger Weise ist der dritte Eingang des Ausgangs-NOR- Gatters G₄ mit einem Schaltungspunkt zwischen dem durch den Takt TS gesteuerten Feldeffekttransistor T₈ und dem Inverter In₃ der dritten Schiebergisterstufe leitend verbunden. Der Signalausgang des NOR-Gatters G₄ bildet den Taktausgang des Frequenzteilers FT, der deshalb mit dem Zähleingang des als Dezimalzähler ausgebildeten Digi­ talzählers DZ verbunden ist.

Das ODER-Gatter G₅ weist drei Eingänge auf, von denen einer mit dem Eingang des Inverters In₂ der zweiten Schieberegisterstufe verbunden ist, während der zweite Eingang zusammen mit einem Eingang des Ausgangs-NOR-Gatters G₄ mit dem Eingang des Inverters In₃ der dritten Schieberegisterstufe verbunden ist. Der letzte Eingang des NOR-Gatters G₅ liegt am Ausgang des Inverters In₁ der ersten Schieberegisterstufe des Frequenzteilers FT.

Ein ODER-Gatter G₆ mit drei Eingängen ist mit einem Ein­ gang mit dem Ausgang des Inverters In₁ der ersten Schiebe­ registerstufe, mit dem zweiten Eingang mit dem Eingang des Inverters In₃ der dritten Schieberegisterstufe und mit seinem dritten Eingang mit dem Ausgang des Inverters In₂ der zweiten Schieberegisterstufe und damit mit dem einen Eingang des Exklusiv-ODER-Gatters G₁₃ verbunden.

Ein weiteres ODER-Gatter G₇ mit drei Eingängen liegt mit dem einen Eingang am Eingang des Inverters In₁ der ersten Stufe des Frequenzteilers FT, mit dem zweiten Eingang an dem Ausgang des Inverters In₂ der zweiten Teilerstufe und mit dem letzten Eingang an dem Ausgang des Inverters In₃ der dritten Teilerstufe.

Ein viertes ODER-Gatter G₈ mit drei Eingängen ist mit seinem ersten Eingang auf den Ausgang des Inverters In₁ der ersten Schieberegisterstufe, mit dem zweiten Eingang auf den Eingang des Inverters In₃ der dritten Schieberegister­ stufe und mit dem letzten Eingang auf den Ausgang des Inverters In₃ der dritten Schieberegisterstufe des Frequenzteilers FT geschaltet.

Die Ausgänge der ODER-Gatter G₅, G₆, G₇ und G₈ dienen zur Beaufschlagung der drei Signaleingänge eines bereits erwähnten und über den Inverter In₄ das R-Signal erzeugenden NOR-Gatters G₁₂ in der aus der Fig. 6 ersichtlichen Weise. Dabei sind jeweils ein Feldeffekttransistor T₁₂ bis T₁₇ als Transfertrasistor zwischengeschaltet, der durch das vom Selektor S₁ gelieferte Carry-Signal C₁ ge­ steuert ist.

Demzufolge ist der Ausgang des ODER-Gatters G₅ über den Transistor T₁₂ an den ersten Eingang des NOR-Gatters G₁₂ geschaltet, an welchem außerdem über den Transistor T₁₃ der Ausgang des ODER-Gatters G₆ liegt. Der Ausgang des ODER-Gatters G₆ ist außerdem über den Transistor T₁₄ mit dem zweiten Eingang des NOR-Gatters G₁₂ verbunden. Der zweite Eingang des NOR-Gatters G₁₂ liegt außerdem über den Transistor T₁₅ am Ausgang des ODER-Gatters G₇, der seinerseits über den Transistor T₁₆ mit dem dirtten Ein­ gang des NOR-Gatters G₁₂ verbunden ist. Schließlich liegt der Ausgang des ODER-Gatters G₈ über den Transfertransistor T₁₇ ebenfalls am dritten Eingang des NOR-Gatters G₁₂.

Zur Steuerung der Gateelektroden der Transfertransistoren T₁₂-T₁₇ dient, wie bereits erwähnt, das Signal C₁, das den Transistoren T₁₂, T₁₄ und T₁₆ unmittelbar, den Tran­ sistoren T₁₃, T₁₅ und T₁₇ über einen Inverter In₅ zuge­ führt wird.

Die die erste Digitalstelle d₀ des Divisors D aufnehmende Speicherstufe R₀ des Registers RG liefert die Signale d₀₁, d₀₂ und d₀₄ sowie die zugehörigen invertierten Sig­ nale

die an die entsprechend bezeichneten Eingänge der in Fig. 6 dargestellten Schaltung gelegt werden. Dabei entspricht das Signal d₀₁ der ersten Dual­ stelle (also den Dezimalzahlen 0 bis 1), das Signal d₀₂ der zweiten Dualstelle (also den Dezimalzahlen 2 und 3) und das Signal d₀₄ der dritten Dualstelle (also den De­ zimalzahlen 4-7) von d₀.

Um diese Signale in der erforderlichen Weise an die drei Eingänge des NOR-Gatters G₁₂ zu übertragen und die Er­ zeugung der R-Signale zu steuern, sind drei NOR-Gatter G₉, G₁₀ und G₁₂ mit jeweils drei Signaleingängen vorge­ sehen. Sie sind in folgender Weise geschaltet:

Das NOR-Gatter G₉ liegt mit seinem ersten Eingang am Signal d₀₁, mit seinem zweiten Eingang an und mit seinem dritten Eingang an d₀₄, während sein Ausgang in Wired-OR-Verknüpfung mit demjenigen Eingang des NOR-Gatters G₁₂ verbunden ist, an welchem auch die ODER-Gatter G₅ und G₆ liegen.

Das NOR-Gatter G₁₀ ist eingangsseitig mit dem Signalein­ gängen

und ausgangsseitig mit demjenigen Eingang des NOR-Gatters G₁₂ in Wired-OR-Verknüpfung verbunden, der durch die beiden ODER-Gatter G₆ und G₇ ge­ steuert ist.

Schließlich liegt das NOR-Gatter G₁₁ mit dem einen Ein­ gang am Signal d₀₁, mit dem zweiten Eingang am Signal d₀₂ und mit dem letzten Eingang am Signal Sein Aus­ gang ist mit demjenigen Eingang des NOR-Gatters G₁₂ in Wired-OR-Verknüpfung verbunden, der durch die beiden oben erwähnten ODER-Gatter G₇ und G₈ gesteuert ist. Der Feld­ effekttransistor T₁₁ ist das Lastelement des NOR-Gatters G₄.

Die zur Taktversorgung der Anlage, insbesondere der drei Schieberegisterstufen des Frequenzteilers FT dienenden, aus zueinander invertierten und sich nicht überlappenden Taktimpulsen bestehenden Takte TS und TM bilden zugleich die zu teilende Folge von M Taktimpulsen. Die von einem Taktgenerator in üblicher Weise gelieferten Taktimpulse können z. B. über ein durch ein Zeittor, welches zugleich für die Resetimpulse sorgt, mittels eines NOR-Gatters derart getastet werden, daß jeweils gerade die gewünschte Anzahl M von Taktimpulsen das Gatter passiert. Sie wird z. B. als die Folge TM von Taktimpulsen verwendet. Die Folge TS wird z. B. durch Inversion der Folge TM ge­ wonnen.

Aufgabe der ODER-Gatter G₅-G₈ ist, die verschiedenen Zu­ stände des Schieberegister-Ringzählers auszukodieren. Die NOR-Gatter G₉-G₁₁ kodieren die wichtigsten Zustände der wichtigsten Divisordekade d₀ aus. Damit ergibt sich zu­ sammen mit dem dreistufigen Ringzähler FT folgendes logisches Verhalten, wobei sich der jeweils nach einem Reset­ impuls einstellende Zählerstand durch die Folge 1 1 1 gegeben ist.

Bei Auskodierung des über d₀ und C₁ (am Gatter G₉, G₁₀ und G₁₁ sowie an den Transfertransistoren T₁₂/T₁₃, T₁₄/T₁₅, T₁₆/T₁₇) ausgewählten Binärkombination in Schiebere­ gister wird dieses über G₁₂, T₁₀ und In₄ zurückgestellt.

Die beschriebenen Anordnungen benutzen alle für die Di­ vision mit D ein sog. modulares Zählverfahren. Dem Haupt­ zähler ist ein umschaltbarer n/(n+1)-Teiler vorgeschaltet, dessen Teilungsrate durch den Divisor D und den aktuellen Zählerstand bei jedem neuen Impuls neu festgestellt wird. Dieses Verfahren benötigt einen geringeren logischen Auf­ wand, sowie keinerlei zeitlichen Aufwand zusätzlich zum ohnehin nötigen Zählen der Impulse des Dividenden M.

Im Gegensatz hierzu wird bei der üblichen Methode der Division durch mehrmalige Subtraktion des Divisors vom Dividenden ein erheblicher logischer Aufwand für die Sub­ traktion und für dabei erforderliche weitere Funktionen, wie dezimale Korrektur, Zählung der Subtraktionen, Linksverschiebung beim Übergang auf die nächste Stelle, sowie ein großer zeitlicher Aufwand zum Durchführen die­ ser Operationen nötig.

Der Aufwand an Logik wird erwartungsgemäß besonders ge­ ring, wenn einer Vorrichtung gemäß der Erfindung das Dualsystem zugrunde gelegt wird. Eine diesbezügliche Vor­ richtung ist in Fig. 7 dargestellt, aus der zugleich der Aufbau der einzelnen Selektoren S _i ersichtlich ist. Die Zugrundelegung des Dualsystems bedingt ferner die Ausge­ staltung der einzelnen Speicherstufen des Zählers DZ und des Registers RG als Dual-Speicherstufen, also vornehmlich als Flip-Flopzellen, derart, daß sowohl die Registerstufen R₀, R₁, . . . R _k-1, als auch die Zählstufen Z _m-1, . . ., Z _k-1, . . . durch je eine Flip-Flopzelle dargestellt sind. Als Fre­ quenzteiler TF ist nur ein 1 : 2-Teiler erforderlich, durch den die den Digitalzähler DZ bildende Kette von Master- Slave-Flip-Flops beaufschlagt ist.

Die einzelne Selektorzelle S _i enthält ein NOR-Gatter L₁, an dessen Ausgang das Signal erscheint und dessen bei­ de Eingänge durch ein UND-Gatter L₂ bzw. ein NOR-Gatter L₃ - beide jeweils mit zwei Eingängen - jeweils beauf­ schlagt sind. Dabei werden die Eingänge des UND-Gatters L₂ einerseits durch den Q-Ausgang der Speicherstufe Z _m-i+1 des Zählers DZ andererseits durch die Registerspeicher­ stufe R _i beaufschlagt, während die beiden Eingänge des NOR-Gatters (L₃) durch das von der jeweils nachfolgenden Selektoreinheit S _i+1 gelieferte Carry-Signal C _i+1 bzw. die jeweils zugeordnete Speicherstufe R _i des Registers RG gesteuert sind.

Die Darstellung in Fig. 7 ist lediglich auf die Anschaltung einer Selektorstufe S _i beschränkt.

Claims (28)

1. Vorrichtung zum Auswerten von Dualimpulsfolgen durch Tei­ lung mit einem Register (RG) zur Speicherung eines zur Steuerung von Teilerwerten dienenden Divisors (D) und mit einem Digital­ zähler (DZ), deren Speicherstufen (Z _m-i ; R _i ) auf das gleiche Zahlensystem ausgerichtet sind, und mit Selektoren (S _i ), die durch in jeweils zugeordneten einzelnen Speicherstufen des Re­ gisters (RG) und des Digitalzählers (DZ) gespeicherte Informa­ tionen gesteuert werden, dadurch gekenn­ zeichnet, daß ein mit den auszuwertenden Dualimpulsfolgen (M) zu versorgen­ der und auf mindestens zwei unterschiedliche Teilerwerte (d₀, (d₀+1)) umschaltbarer Frequenzteiler (FT) auf den Zähleingang des das Ergebnis (Q) der Auswertung liefernden Digitalzählers (DZ) geschaltet ist,
daß der zwischen der die zweite Digitalstelle (d₁) des Divi­ sors (D) aufnehmenden Speicherstufe (R₁) des Registers (RG) und der von den an den Zähleingang des Digitalzählers (DZ) gelangenden Dualimpulsen zuerst beaufschlagten Speicherstufe (Z _m-1) des Digitalzählers (DZ) angeordnete Selektor (S₁) eine Umschaltung des Frequenzteilers (FT) zwischen zwei sich insbe­ sondere um eine Einheit unterscheidenden Teilerwerten (d₀, (d₀+1)) bewirkt und
daß der Frequenzteiler auf die im Register (RG) gespeicherte erste Digitalstelle (d₀) des Divisors derart abgestimmt bzw. abstimmbar ausgeschaltet ist, daß einer der beiden über den Selektor (S₁) einstellbaren Teilerwerte (d₀, (d₀+1)) mit der ersten Digitalstelle (d₀) des Divisors (D) identisch ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß mit Ausnahme der zur Speicherung der ersten (=höch­ sten) Digitalstelle (d₀) des Divisors (D) dienenden Spei­ cherstufe (R₀) alle übrigen Speicherstufen (R₁, . . . R _k-1) des Registers (RG) zur Steuerung je eines Selektors (S _i ) vorgesehen sind, daß ferner eine der Anzahl dieser Re­ gister-Speicherstufen gleiche Anzahl von unmittelbar aufeinanderfolgenden und am Zähleingang beginnenden Speicherstufen (Z _m-1,Z _m-2, . . . (Z _m-k+1) des Digitalzählers (DZ) ebenfalls zur Steuerung je eines dieser Selek­ toren (S₁, S₂, . . . S _k-1) vorgesehen ist, daß dabei der von der der zweiten Digitalstelle (d₁) des Divisors (D) zugeordnetenSpeicherstufe (R₁) des Registers (RG) gesteu­ erte Selektor (S₁) zur Steuerung des Frequenzteilers (FT) und jeder der übrigen Selektoren (S _i ) zur Steuerung je eines anderen Selektors (S _i-1) dient, daß der jeweils ge­ steuerte Selektor (S _i-1) derjenigen Speicherstufe (Z _m-i+1) des Digitalzählers (DZ) zugeordnet ist, die der dem steu­ ernden Selektor (S _i ) zugeordneten Speicherstufe (Z _m-i ) in Richtung auf den Zähleingang des Digitalzählers (DZ) benachbart ist, und daß schließlich die dem jeweils steu­ ernden Selektor (S _i ) zugeordnete Speicherstufe (R _i ) des Registers (RG) zur Aufnahme einer Digitalstelle (d _i ) des Divisors (D) und die dem jeweils gesteuerten Selektor (S _i-1) zugeordnete Speicherstufe (R _i-1) zur Aufnahme derjenigen Digitalstelle (d _i-1) des Divisors (D) vorge­ sehen ist, die um eine Digitalstufe vor der dem steu­ ernden Selektor (S _i ) zugeordneten Digitalstufe (d _i ) liegt.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die vorgesehenen Selektoren einander gleich sind

4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die Speicherstufen (Z _i ) des Digitalzählers (DZ) und die des Registers (RG) auf das Dezimal­ system ausgerichtet sind.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekenn­ zeichnet, daß zum Aufbau der Anordnung ausschließ­ lich MOS-Feldeffekttransistoren verwendet sind.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß die von der jeweiligen Speicherstufe (Z _m-i ) des als Dezimalzähler ausgebildeten Digitalzählers (DZ) gelieferten und den einzelnen Binärstufen der ein­ zelnen Dekade entsprechenden Dualsignale sowohl in nicht­ invertierter als auch in invertierter Form an je einen Signaleingang (q _{m-i, r} r=1, 2, 4, 8) einer den Selektor (S _i ) bildenden Vergleichslogik gelegt sind, daß ferner jeweils ein Signaleingang der Vergleichslogik auch für die von der dem Selektor (S _i ) zugeordneten Re­ gister-Speicherstufe (R _i ) gelieferten Signale (d _is ; s=1, 2,4,8) sowie für das von dem jeweils nachgeschalteten Selektor (S _i+1) gelieferte Signal (S _i+1) vorgesehen ist und daß schließlich die Vergleichslogik lediglich aus NOR-Gattern (N₁-N₁₃) und Invertern (IN₁, IN₂) aufgebaut ist.

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß ein erstes NOR-Gatter (N₁) mit vier Eingängen je Eingang durch je eines der von der zugeordneten Speicherstufe des Dezimalzählers (DZ) gelieferten Signale q _m-i,1, q _m-i,2, q _m-i,4, q _m-i,8, gesteuert ist, daß ein zweites NOR-Gatter (N₂) mit drei Eingängen je Eingang durch je eines der von der zugeordneten Speicherstufe (Z _m-i ) des Dezi­ malzählers (DZ) gelieferten Signale und ein drittes NOR-Gatter (N₃) mit zwei Eingängen einerseits durch das Signal q _m-i,1, anderseits durch das Signal beaufschlagt ist, daß ferner ein vier­ tes NOR-Gatter (N₄) mit vier Eingängen pro Eingang durch je eines der Signale gesteuert ist, daß außerdem ein fünftes NOR-Gatter (N₅) mit drei Eingängen pro Eingang zur Steuerung mittels je eines der Signale vorgesehen ist und daß als letztes unmittelbar von den von der zugeordneten Speicherstufe (Z _m-i ) des Dezimalzählers (DZ) gelieferten Signalen unmittelbar gesteuertes logisches Gatter ein sechstes NOR-Gatter (N₆) mit drei Eingängen vorgesehen ist, die je einem der Signale zugeordnet sind.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß ein achtes NOR-Gatter (N₈) mit zwei Eingängen am einen Eingang durch das von der zugehörigen Registerzelle (R _i ) gelieferte und der kleinsten Dualeinheit zugeordnete Signal und am anderen Eingang durch den Ausgang des siebenten NOR-Gatter (N₇) gesteuert ist, daß außerdem ein zehntes NOR-Gatter mit sieben Eingängen (N₁₀) am ersten Eingang durch das von der Register-Speicherstufe (R _i ) gelieferte Signal , am zweiten Eingang durch das erste NOR-Gatter (N₁), am dritten Eingang durch das zweite NOR-Gatter (N₂), am vierten Eingang durch das dritte NOR-Gatter (N₃), am fünften Eingang durch das vierte NOR-Gatter (N₄), am sechsten Eingang durch das fünfte NOR-Gatter (N₅) und am siebenten Eingang durch das sechste NOR-Gatter (N₆) gesteuert ist und daß schließlich ein elftes NOR-Gatter (N₁₁) mit drei Eingängen am ersten Eingang durch das vom Register (RG) gelieferte Signal , am zweiten Eingang unmittelbar durch den Ausgang des ersten NOR-Gatters (N₁) und am dritten Eingang durch den Ausgang des sechsten NOR-Gatters (N₆) beaufschlagt ist.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der Ausgang des sechsten NOR-Gatters (N₆) über einen Inverter (IN₂) auf den einen Eingang eines zwei Eingänge aufweisenden zwölften NOR-Gatters (N₁₂) geschaltet ist, dessen zweiter Eingang an den Signalausgang der folgenden Selektorstufe (S _i+1) gelegt ist.

10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß ein den Signalausgang des Selektors (S _i ) bildendes und fünf logische Eingänge aufweisendes NOR-Gatter (N₁₃) mit dem einen Eingang an den Ausgang des achten NOR-Gatters (N₈), mit dem zweiten Eingang an den Ausgang des neunten NOR-Gatters (N₉), mit dem dritten Eingang an den Ausgang des zehnten NOR-Gatters (N₁₀), mit dem vierten Eingang an den Ausgang des elften NOR-Gatters (N₁₁) und mit dem fünften Eingang an den Ausgang des zwölften NOR-Gatters (N₁₂) geschaltet ist.

11. Vorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die vorgesehenen Selektoren (S₁, . . . S _k-1) in gleicher Weise aufgebaut sind

12. Vorrichtung nach einem der Ansprüche 1 bis 10, dadurch ge­ kennzeichnet, daß als Frequenzteiler (FT) ein Schiebere­ gister-Ringteiler mit Rückkopplung durch ein Exklusiv- ODER-Gatter verwendet ist.

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß für den Betrieb des Frequenzteilers (FT) eine Zähler­ rückstellung vorgesehen ist.

14. Vorrichtung nach Anspruch 12 oder 13, dadurch gekenn­ zeichnet, daß pro Frequenzteilerstufe je ein NOR-Gatter (G₁, G₂, G₃) mit jeweils zwei Eingängen vorgesehen und der eine Eingang jeweils über einen Takt TM gesteuerten MOS-Feldeffekttransistor (T₁, T₄, T₇) durch die jeweils vorausgende Frequenzteilerstufe bzw. durch die letzte Frequenzteilerstufe über das Exklusiv-ODER-Gatter (G₁₃) und der zweite Eingang durch ein gemeinsames, von der Zählerrückstellung geliefertes R-Signal gesteuert ist, daß ferner der Ausgang des NOR-Gatters der betreffenden Frequenzteilerstufe über einen zum Takt TM inversen Takt TS gesteuerten MOS-Feldeffekttransistor (T₂, T₅, T₈) an den Eingang eines den Ausgang der betreffenden Fre­ quenzteilerstufe bildenden Inverters (In₁, In₂, In₃) gelegt ist und daß schließlich der Eingang des Inverters über die Source-Drainstrecke eines MOS-Feldeffekttran­ sistors (T₃, T₆, T₉) an Masse und die Gateelektrode des zuletzt genannten Feldeffekttransistors (T₃, T₆, T₉) an ein allgemeines Rücksetzsignal (Reset) gelegt ist.

15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Takte TS und TM die zu teilende Impulsfolge M bilden.

16. Vorrichtung nach Anspruch 14 oder 15, dadurch gekenn­ zeichnet, daß der Ausgang des Inverters (In₂) der vorletzten sowie der Ausgang des Inverters (In₃) der letzten Teiler­ stufe des Frequenzteilers (FT) zur Beaufschlagung je eines Eingangs eines nur mit zwei Eingängen versehenen Exklusiv-ODER-Gatters (G₁₃) dient und daß der Ausgang dieses Exklusiv-ODER-Gatters (G₁₃) über den Eingangs­ transistor (T₁) der ersten Teilerstufe an den einen Ein­ gang des NOR-Gatters (G₁) dieser Stufe geschaltet ist.

17. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß der Signalausgang des ersten Selektors (S _i ) sowie die Signalausgänge (d ₀₁, , . . .) der ersten Speicher­ stufe (R₀) des Registers (RG) zur Steuerung der Rückstellung während des Betriebs des Frequenzteilers (FT) über ein NOR-Gatter (G₁₂) vorgesehen sind, daß dabei der Aus­ gang des NOR-Gatter (G₁₂) über einen vom Takt TM ge­ steuerten MOS-Feldeffekttransistor (T₁₀) an einen Inver­ ter (In₄) und dessen Ausgang an die zweiten Eingänge der NOR-Gatter (G₁, G₂, G₃) der Teilerstufen des Frequenz­ teilers (FT) gelegt ist.

18. Vorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß zur Beaufschlagung des der Erzeugung der Rücksetzsignale (R) dienenden NOR-Gatters (G₁₂) die sechs Signalaus­ gänge der ersten Register-Speicherstufe (R₀) derart an die Eingänge dreier - jeweils drei Eingänge aufweisender - NOR-Gatter (G₉, G₁₀, G₁₁) gelegt sind, daß das Gatter G₉ an den Signalen d₀₁, d₀₄, , das Gatter G₁₀ an den Signalen , d₀₄, sowie das Gatter G₁₁ an den Sig­ nalen d₀₁, d₀₂ und liegt und daß außerdem die Ausgänge dieser drei NOR-Gatter (G₉, G₁₀, G₁₁) mit je einem der drei Eingänge des zur Erzeugung der Rückstellsignale (R) vorgesehenen NOR-Gatters (G₁₂) verbunden sind.

19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß zur weiteren Steuerung des zur Erzeugung der Rück­ stellsignale (R) vorgesehenen NOR-Gatters (G₁₂) vier ODER-Gatter (G₅-G₈) mit jeweils drei Eingängen vorge­ sehen sind, daß dabei zur Beaufschlagung des ersten ODER- Gatters (G₅) dessen einer Eingang mit dem Eingang des Inverters (In₂) der vorletzten Frequenzteilerstufe, dessen zweiter Eingang mit dem Eingang des Inverters (In₃) der letzten Frequenzteilerstufe und dessen dritter Ein­ gang mit dem Ausgang des Inverters (In₁) der ersten Fre­ quenzteilerstufe verbunden ist, daß außerdem ein Eingang des zweiten ODER-Gatters (G₆) mit dem Ausgang des Inver­ ters (In₁) der ersten Frequenzteilerstufe, ein zweiter Eingang dieses Gatters (G₆) mit dem Eingang des Inverters (In₃) der letzten Frequenzteilerstufe und sein letzter Eingang mit dem Ausgang des Inverters (In₂) der vorletz­ ten Frequenzteilerstufe verbunden ist, daß weiterhin ein Eingang des dritten dieser ODER-Gatter (G₇) am Ein­ gang des Inverters (In₁) der ersten Frequenzteilerstufe, der zweite Eingang dieses ODER-Gatters am Ausgang des Inverters (In₂) der vorletzten Frequenzteilerstufe und der dritte Ausgang dieses Gatters (G₇) am Ausgang des Inverters (In₃) der letzten Frequenzteilerstufe liegt und daß schließlich der Ausgang des Inverters (In₁) der ersten Frequenzteilerstufe, der Eingang des Inverters (In₃) der letzten Frequenzteilerstufe und der Eingang des zuletzt genannten Inverters (In₃) an je einem Eingang des letzten ODER-Gatters (G₈) liegen.

20. Vorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß der Ausgang des ersten ODER-Gatters (G₅) über einen durch das Selektorsignal (C₁) gesteuerten MOS-Feldeffekt­ transistor (T₁₂) an dem gleichzeitig durch das NOR-Gatter (G₉) gesteuerten Eingang des der Erzeugung der Rück­ stellsignale (R) dienenden NOR-Gatters (G₁₂) liegt.

21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß der Ausgang des zweiten ODER-Gatters (G₆) über einen durch das invertierte Selektorsignal (C₁) gesteuerten Feldeffekttransistor an den gleichzeitig durch das erste ODER-Gatter (G₅) beaufschlagten Eingang des der Erzeu­ gung der Rückstellsignale (R) dienenden NOR-Gatters (G₁₂) und über einen durch das Selektorsignal (C₁) gesteuerten weiteren MOS-Feldeffekttransistor (T₁₄) an den zweiten Eingang dieses NOR-Gatters (G₁₂) angeschaltet ist.

22. Vorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß der Ausgang des dritten ODER-Gatters (G₇) über einen invertiert durch das vom ersten Selektor (S₁) kommende Signal (C₁) gesteuerten MOS-Feldeffekttransistor (T₁₅) am zweiten Eingang sowie über einen durch das nicht in­ vertierte Selektorsignal (C₁) gesteuerten MOS-Feldeffekt­ transistor (T₁₆) am dritten Eingang des der Erzeugung der Rückstellsignale (R) dienenden NOR-Gatters (G₁₂) ange­ schaltet ist.

23. Vorrichtung nach Anspruch 22, dadurch gekennzeichnet, daß der Ausgang des vierten ODER-Gatters (G₈) über einen durch das invertierte Selektorsignal (C₁) gesteuerten MOS-Feldeffekttransistor (T₁₇) an den dritten Eingang des der Erzeugung der Rücksetzsignale (R) dienenden NOR-Gatters (G₁₂) angeschlossen ist.

24. Vorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß der mit dem Zähleingang des Digitalzählers (DZ) zu verbindende Ausgang des Frequenzteilers (FT) durch den Ausgang eines - drei Eingänge aufweisenden - NOR-Gatters (G₄) gegeben ist, dessen Eingänge mit den Eingängen der Inverter (In₁, In₂, In₃) der Frequenzteilerstufen verbunden sind.

25. Vorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß insgesamt drei Frequenzteilerstufen vorgesehen sind.

26. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß dem Aufbau des Registers (RG) und des Digitalzählers (DZ) das Dualsystem als Zahlensystem zu­ grunde gelegt ist.

27. Vorrichtung nach Anspruch 26, dadurch gekennzeichnet, daß die einzelnen Selektoren (S _i ) durch die Kombination zweier NOR-Gatter (L₁, L₃) und eines UND-Gatters (L₂) gegeben sind, daß dabei jedes dieser Gatter nur zwei Eingänge aufweist, daß dabei der Ausgang des einen NOR-Gatters (L₁) zur Steuerung des jeweils nach­ folgenden Selektors (S _i-1) bzw. des Frequenzteilers (FT) vorgesehen ist, daß ferner die beiden Eingänge dieses NOR-Gatters (L₁) durch die Ausgänge der beiden anderen Gatter (L₂, L₃) gesteuert sind und daß schließlich zur Beaufschlagung der Eingänge des UND-Gatters (L₂) die jeweils zugeordnete Speicherstufe (Z _m-i ) des als Dual­ zähler ausgebildeten Digitalzählers (DZ) und die zuge­ ordnete Register-Speicherstufe (R _i ) und zur Steuerung der Eingänge des NOR-Gatters (L₃) die zugeordnete Regi­ ster-Speicherstufe (R _i ) und der jeweils steuernde Selektor (S _i+1) vorgesehen sind.

28. Vorrichtung nach den Ansprüchen 26 und 27, dadurch gekennzeichnet, daß der Frequenzteiler (FT) als 1 : 2- Teiler ausgebildet ist.