DE2837028A1 - Integrierte halbleiterschaltung - Google Patents
Integrierte halbleiterschaltungInfo
- Publication number
- DE2837028A1 DE2837028A1 DE19782837028 DE2837028A DE2837028A1 DE 2837028 A1 DE2837028 A1 DE 2837028A1 DE 19782837028 DE19782837028 DE 19782837028 DE 2837028 A DE2837028 A DE 2837028A DE 2837028 A1 DE2837028 A1 DE 2837028A1
- Authority
- DE
- Germany
- Prior art keywords
- zone
- channel
- fet
- circuit according
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000002184 metal Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- XOFYZVNMUHMLCC-ZPOLXVRWSA-N prednisone Chemical group O=C1C=C[C@]2(C)[C@H]3C(=O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1 XOFYZVNMUHMLCC-ZPOLXVRWSA-N 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 87
- 239000010410 layer Substances 0.000 description 78
- 239000002800 charge carrier Substances 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 20
- 239000002019 doping agent Substances 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000007669 thermal treatment Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 235000013601 eggs Nutrition 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 241001184731 Eira Species 0.000 description 1
- 101000952234 Homo sapiens Sphingolipid delta(4)-desaturase DES1 Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 241001243925 Sia Species 0.000 description 1
- 102100037416 Sphingolipid delta(4)-desaturase DES1 Human genes 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000036186 satiety Effects 0.000 description 1
- 235000019627 satiety Nutrition 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. Kadoma, Osaka, Japan
Integrierte Halbleiterschaltung
beanspruchte Priorität: 25. August 1977 - Japan
Nr. 102427/1977
Die Erfindung betrifft eine integrierte Halbleiterschaltung, bei der ein Sperrschicht-Feldeffekttransistor und eine bipolare
Halbleitervorrichtung auf einem einzigen monolithischen Halbleitersubstrat
gebildet sind.
Bei einem Sperrschicht-Feldeffekttransistor (nachfolgend kurz
J-FET genannt) ist der Drainstrom proportional zum Quadrat der Gatespannung. Dies gilt jedoch nicht für einen bipolaren Transistor, bei. dem der Kollektorstrom eine exponentielle Abhängig-
90981 1 /0757
keit von der Basisspannung aufweist. Der J-FET wird derzeit für
verschiedene Anwendungsgebiete» wie auf dem Audiogerätebereich, verwendet. In jüngerer Zeit wurde es erforderlich/ diesen J-FET
und den bipolaren Transistor auf einem einzigen monolithischen Substrat zu erzeugen, um eine integrierte Schaltung (IC) herzustellen.
Es werden derzeit verschiedene Versuche unternommen, um eine derartige integrierte Schaltung zu verwirklichen.
Die Vorzüge solcher Versuche sind:
1. Durch Einfügen des J-FET in das IC kann eine Eingangsimpedanz
erhöht werden.
2. Die Eingangsimpedanz des J-FET ist hoch,und deshalb kann die
Verstärkung der ersten Stufe eines Audioverstärkers durchgeführt werden, ohne Rauschprobleme zu erzeugen.
3. Der Grad an Freiheit für den Schaltungsentwurf kann erhöht
werden, womit eine Verringerung der Anzahl von Teilen mit niedrigem Rauschen einhergeht und eine Verwirklichung einer
hohen Integrationsdichte.
4. Die erforderliche Chipfläche (Halbleiterplättchenfläche) und die Kosten können im Vergleich zu dem Fall, in welchem der
J-FET unabhängig vom IC verwendet wird, verringert werden, und Rauschen, das an Zwischenverbindungsvorrichtungen usw.
entsteht,kann reduziert werden.
909811/0757
(ο
Herkömmlicherweise werden zur Herstellung eines IC, das sowohl
den J-FET als auch einen bipolaren Transistor auf einem einzigen Substrat aufweist, lediglich p-Kanal-J-FET 's verwendet. Solche
IC's werden hauptsächlich nur für Operationsverstärker entwickelt
und auf den Markt gebracht. Dies aus folgenden Gründen: Ein η-Kanal-J-FET .ist schwer herzustellen, und zwar aufgrund einer
Erhöhung der Herstellungsverfahrenschritte (thermische Diffusionsverfahrensschritte)
. Die Rauscheigenschaften eines n-Kanal-J-FET
sind nicht gut, wie nachfolgend beschrieben ist. Ausserdem kann ein p-Kanal-J-FET in einem Operationsverstärker verwendet werden,
für den sowohl eine positive als auch eine negative Stromquelle verfügbar ist,und die Sourcezone des p-Kanal-J-FET kann mit der
negativen Stromquelle verbunden werden (da bei einem p-Kanal-J-FET
das Gate gegenüber der Source positiv ist).
Bei einem gewöhnlichen J=FET mit obenliegendem Gate (Frontgate)„ bei dem eine Gatediffusion in eine epitaktisch
gezüchtete Schicht eingebracht ist, ist die Kanaldicke durch die Differenz zwischen der Dicke der epitaktischen Schicht
und der Diffusionstiefe einer Gatediffusionszone bestimmt, und
eine Steuerung dieser Differenz muss sehr genau sein.
Andererseits ist die Basisdicke eines Bipolartransistors im IC durch die Zeitlängen der thermischen Behandlung für die ßiffusion
einer Basiszone und einer Emitterzone bestimmt (da die Basisdicke als Tiefendifferens su den beiden diffundierten Zonen gegeben
ist). Der Anteil dieser Zeitlängen geht empfindlich in die Basisdicke ein, die für einen geeigneten Wert des Stromverstär—; \
90981 1/0757
kungsfaktors hf bestimmend ist. Demgemäss kann ciie genaue
Steuerung eier Kanaldicke des J-FET nicht in Einklang mit der Bedingung für die thermische Behandlung gebracht werden, aa
sich die Kanaldicke gewöhnlich während der thermischen Behandlung ändert. Es ist deshalb recht schwierig,, ein IC herzustellen,
das sowohl einen J-FET als auch einen bipolaren Transistor in einem einzigen Substrat enthält.
Bei der Erzeugung eines J-FET zusammen mit einem bipolaren Transistor in einem IC ist der Aufbau mit einer in Fig. 1
gezeigten Back-Gate-Struktur (mit einem unterhalb der Kanalzone liegenden Gate) benutzt worden. Fig. 1 zeigt einen p-Kanal-J-FET,
der auf herkömmliche Weise zusammen mit einem Bipolartransistor in einer integrierten Schaltung erzeugt worden
ist. D.h., es wird ein J-FET mit einem Oberflächenkanal und einer Back-Gate-Struktur für das- IC verwendet, da es beim
Herstellungsprozess, der die Erzeugung eines solchen J-FET einschliesst, möglich ist, eine Kanalzone ohne thermische Behandlung
mit derart hoher Temperatur zu erzeugen, dass die Basisdicke des Bipolartransistors geändert wird, und deshalb
ist es möglich, stabile Gleichstromeigenschaften zu erhalten.
Fig.Ί zeigt eine generelle Struktur eines J-FET mit Back-Gate.
Eine Back-Gate-Zone 2 einer η-leitenden epitaktischen Schicht mit einem spezifischen Volumenwiderstand von 1-3-Λ·αη ist auf
einem p-leitenden Substrat gebildet. Eine Sourcezone 3 und eine
Drainzone 4,' die durch diffundierte Zonen mit ρ -Leitfähigkeit
gebildet sind, werden gleichzeitig mit der Erzeugung einer
909811/0767
Basiszone eines (in Fig. 1 nicht gezeigten) Bipolartransistors erzeugt, der ebenfalls in der n-leitenden epitaktischen Schicht
2 gebildet ist. Eine η -leitend diffundierte Gatekontaktzone 5 ist ausserdem in der n-Epitaxieschicht 2 gebildet. Mit Hilfe
einer Ionenimplatation durch die obere Oberfläche der epitaktischen Schicht 2 ist eine p-leitende Kanalzone 6 niedriger
Konzentration und präziser Tiefe gebildet. -Eine thermisch gezüchtete
Oxidschicht 7 und Metallelektroden 8„, 8_, und 8_, für
b U U
Source 3, Drain 4 und Gate 5 sind auf speziellen Teilen des
Substrats gebildet, wie es in Fig. 1 gezeigt ist.
Die Arbeitsweise dieses J-FET beruht darauf, dass der Leitwert
der Kanalzone 6 durch eine an die Gatezone 2 angelegte Spannung gesteuert wird. Die Leitwertsteuerung wird vorgenommen,
indem über die Gateelektrode 8„ einem Teil der
Back-Gate-Zone 2, der unter der Kanalzone 6 liegt, eine Vorspannung aufgeprägt wird.
Da die Kanalzone dieser Art J-FET an der Oberfläche gebildet ist, sind die Dicke und die Fremdstoffkonzentration der Kanalzone
6 nicht stark durch die Dicke und die Fremdstoffkonzentration
der Epitaxieschicht 2 beeinflusst. Dies ist ein Vorzug bei der Herstellung, und diese Grossen sind meist nur durch eine
Dotierstoff- oder Fremdstoffmenge bestimmt, die durch die
Oberfläche dotiert ist. Daher kann die einen niedrigen spezifischen Widerstandswert aufweisende Kanalzone 6 präzise erzeugt
werden, beispielweise durch Ionenimplantation.
90981 1 /0757
Die in Fig. 1 gezeigte Vorrichtung besitzt jedoch folgende bedeutsame
Nachteile: Da die die Kanalzone 6 durchlaufenden Träger durch die Gatevorspannung gesteuert werden, die von der Unterseite
der Kanalzone 6 zugeführt wird, laufen die Ladungsträger nur in der Nähe der Oberfläche der Kanalzone 6, was zu Rauschproblemen
führt. Dies ist verschiedenen Rauschursachen zuzuschreiben, wie der Rekombination und Erzeugung von Ladungsträgern
durch Oberflächenzustände an der Grenzfläche zwischen der Oxidschicht 7 und der Kanalzone 6 und Fehler an der Oberfläche aufgrund
von Störungen, die während der Herstellungsverarbeitung entstanden sind.
Zur Überwindung dieser Nachteile gibt es verschiedene Vorschläge,
mit denen verhindert werden soll, dass die Ladungsträger an der Oberfläche der Kanalzone 6 laufen.
Als erstes vorgeschlagenes Beispiel zeigt Fig. 2 einen J-FET, bei dem eine Elektrode 8ch für das Anlegen einer Spannung auf
einer thermisch gezüchteten Oxidschicht 7 an der Oberfläche einer Kanalzone 6 gebildet ist. Durch Verwendung der Elektrode
8ch kann eine Inversionszone 9 elektrisch an der Oberfläche der Kanalzone 6 hergestellt werden, wodurch verhindert wird,
dass Ladungsträger an der Gren-zflache zwischen Kanalzone 6
und thermisch gezüchteter Oxidschicht 7 fliessen,und dadurch wird das 1/ff-Rauschen verringert. Solches Rauschen wird verursacht
durch Schwankungen der Ladungsträger, die durch Oberflächenzustände
an der Frequenzs.chicht von Kanalzone 6 und thermisch gezüchteter Oxidschicht 7 ausgelöst werden, und je
. . 909811/0757
niedriger die Frequenz ist, desto grosser ist das Rauschen.
Das 1/f-Rauschen ist ein grosses Problem im Audiobereich, bei
der Datcnaufnähme, im Instrumentebereich und bei der Vorverstärkung.
Wenn auch die Inversionsschicht 9 in der Kanalzone 6 des J-FET gebildet werden kann, ist gewöhnlich eine
hohe Spannung von mehr als 10V erforderlich, die von der Dicke der thermisch gezüchteten Oxidschicht 7 abhängt. Und dies ist
für gewöhnliche IC's nicht geeignet.
Ein zweites vorgeschlagenes Beispiel sieht so aus, dass eine Schicht hohen Widerstands, wie eine eigenleitende Halbleiterschicht
oder Intrinsic-Halbleiterschicht (i-Schicht) an der Oberfläche einer Kanalzone 6 gebildet wird, um einen Qberflächen
ladungsträgerfluss der Kanalzone 6 auszuschalten. Bei dieser Methode bewegen sich die Ladungsträger leicht von der Kanalzone
6 zur i-Schicht, da die Dotierstoffkonzentration der i-Schicht niedrig ist, die Rekombination in der i-Schicht
durch diese beweglichen Ladungsträger ausgeführt wird und noch immer Rauschquellen an der Oberfläche existieren. Deshalb
kann keine drastische Verringerung des Rauschens erwartet werden.
Ein drittes vorgeschlagenes Beispiel,, das die Erfinder der
vorliegenden Anmeldung ins Auge gefasst haben, das aber noch nicht veröffentlicht ist, sieht so aus t dass eine n~leitende
Schicht eines Leitfähigkeitstyps, der zu dem einer p-Kanalzone
6 entgegengesetzt ist, über der gesamten Oberfläche der Kanalzone 6 gebildet wird. In diesem Fall muss die n-Schicht
9098 11/0757
— ,3 —
an der Oberfläche eine niedrige Dotierstoffkonzentration aufweisen,
um eine Verringerung der Durchbruchspannung zwischen Source und Drain zu verhindern, Ein J-FET mit einer solchen
η-Schicht niedriger Dotierstoffkonzentration weist ebenfalls
Probleme des OberflächenH-tekombinationsrauschens auf» ähnlich
wie im Fall der zuvor genannten i-Schicht. Daneben ist die Steuerung der Kanaltiefe schwierig und streuen die Vierte des
Sättigungsdrainstroms I cc in einer einzigen Charge, da sich
eine Verarmungsschicht eines pn-Ubergangs an der Grenzschicht zwischen der η-Schicht und der Kanalzone 6 sowohl in die
n-Oberflächenschicht als auch in die Kanalzone 6 erstreckt«
Und wenn man auf der gesamten Oberfläche der Oberflächenkanalzone
6 eine η -leitende Schicht mit hoher Dotierstoffkonzentration
erzeugte, verschwände der Effekt des Oberflächenrekombinationsrauschens
und könnte die Steuerung der Kanaltiefe leicht gemacht werden, da sich die Verarmungsschicht lediglich
in Richtung der Kanalzone 6 erstreckt. Dies sind Vorzüge für den J-FET, aber die Durchbruchspannung zwischen Source 3 und
Drain 4 wird niedriger, was eine solche Vorrichtung unpraktisch macht.
Eine Widerstandszone eines IC, das den.J-FET mit Oberflächenkanal
gemäss Fig. 1 oder Fig. 2 enthält, kann in der Epitaxieschicht gleichzeitig mit der Bildung des Oberflächenkanals
des J-FET erzeugt werden, indem eine Ionenimplantation angewendet wird. Ein Widerstand für diesen Zweck sollte eine gute
Linearität gegenüber der angelegten Spannung aufweisen, und
90981 1/0757
!83702a
deshalb sollte die Abschnürspannung des Widerstands vorzugsweise gross sein. Andererseits sollte die Abschnürspannung
des J-FET im Gegensatz zum Fall des Widerstands klein sein.
Folglich ist es extrem schwierig, gleichzeitig in einem monolithischen Halbleiter-IC eine Widerstandszone und eine
Oberflächenkanalzone des J-FET zu erzeugen.
Ferner besitzt das IC folgendes Problem: Im allgemeinen sind bipolare Transistoren, die in einem IC gebildet sind, npn-Transistoren,
und es ist zu bevorzugen, dass ein solches IC durch eine einzige Spannungsquelle betrieben wird, die eine
einzige Spannung von einem positiven Anschluss and einem negativen Anschluss liefert. Beispielsweise sollten J-FUT(s)
in einem IC, das für Audiogeräte wie Magnetbandgeräte verwendet wird, vorzugsweise mit einer einzigen Spannungsquelle
In
arbeiten./einem solchen IC muss der J-FET oder müssen die J-
arbeiten./einem solchen IC muss der J-FET oder müssen die J-
bzw.
FET's, der / die mit einem oder mehreren npn-Transistoren kombiniert verwendet werden, vom n-Kanal-Typ sein. J-FET(s) in einem IC, das mit einer einzigen Spannungsquelle niedriger Spannung betrieben werden soll, sollten vorzugsweise vom n-Kanal-Typ sein. Um solche η-Kanal-J-FET(s) mit einem Back-Gate im IC zu bilden, ist es erforderlich, eine p-leitende Mulde zu erzeugen, die in der n-Epitaxie-Zone zu einer Gatezone wird. Deshalb sollte das IC einen Aufbau haben, wie er in Fig. 3 gezeigt ist.
FET's, der / die mit einem oder mehreren npn-Transistoren kombiniert verwendet werden, vom n-Kanal-Typ sein. J-FET(s) in einem IC, das mit einer einzigen Spannungsquelle niedriger Spannung betrieben werden soll, sollten vorzugsweise vom n-Kanal-Typ sein. Um solche η-Kanal-J-FET(s) mit einem Back-Gate im IC zu bilden, ist es erforderlich, eine p-leitende Mulde zu erzeugen, die in der n-Epitaxie-Zone zu einer Gatezone wird. Deshalb sollte das IC einen Aufbau haben, wie er in Fig. 3 gezeigt ist.
Fig. 3 zeigt ein viertes, noch nicht veröffentlichtes Beispiel,
das von den Erfindern als viertes vorausgehendes
909811/0757
-«τ
Konzept auf dem Weg der vorliegenden Erfindung vorgeschlagen worden ist. Die Vorrichtung gemäss Fig. 3 besitzt einen Aufbau,
bei dem auf einem monolithischen Substrat 1 auf der Basis der Grundkonstruktion der Fig. 1 ein η-Kanal-J-FET (NCHFT) in
einer p-leitenden Mu3de 11a/ ein bipolarer Transistor BPTR
und ein Widerstand RST gebildet sind. Wie Fig. 3 zeigt, ist auf einem p-leitenden Halbleitersubstrat 1,mit n-leitenden
vergrabenen Zonen 10a, 10b und 10c eine n-Epitaxieschicht 2
gebildet. Dann sind in der n-Epitaxieschieht 2 ρ -Isolierzonen 29 gebildet und die p-leitende Mulde .11a, die 2u einem Back-Gate
wird, und eine p-leitende MuMe 11b? die eine Widerstandszone
umfasst, sind in der n-Epitaxieschicht 2 gebildet« Eine
ρ -Gatekontaktzone 12 ist durch die Fusion in der p-leitenden Mulde 11a gebildet? und zwar gleichseitig mit der Erzeugung
einer durch die Fusion gebildeten ρ -leitenden Basiszone 13*
in der Koilektorzone 2° des Bipolartransistors BPTR0 Eine
n-leitende Sourcesone 14 und eine ableitende Drainsone 15
des η-Kanal-J-FET NCEFT, eine ableitende Emitterzone 18 des
Bipolartransistors BPTR und " n-leitende Widerstandskontakt-
zonen 16 und 17 im Widerstandsteil RST sind alle gleichseitig
durch eine Diffusion gebildet. Eine ^leitende Oberflächenkanalzone
19, die sich zwischen der Sourcesoae 14 und der
Drainsone 15 erstreckt? «nd eine n-leitend© Widerstaadszon©
20(? die sich zwischen den Kontaktsonen 16 «sad =T? erstreckt?
werden alle gleichseitig durch eine Diffusion erseugto Ό&ηη
werden mittels einer bekannten Methode Metallelektroden 21„
22p 23g 24 und -25 für die Sourceaone? die Drainzone? die
Gatezone, die Emitterzone und die Basiszone, und Metallelek-
- 909811/0757
!837028
troden 26 und 27 für die Widerstandszone 20 gebildet. Mit 28 ist eine bekannte Isolierschicht, beispielsweise eine Oxidschicht,
bezeichnet., 29 sind ρ -leitende Isolierzonen. Und
eine Metallelektrode 30, die die Rolle einer MOS-Gateelektrode
spieltQ ist auf der Gateoxidschicht 28' auf der Qberfläehenkanalzone
19 gebildet.
Beim IC der Fig. 3 wird der Herstellungsschritt für die pleitenden
Mulden 11a und 11b vorsichtig durchgeführtι um eine
ausreichende Tiefe zu erhalten, so dass die Gatekontaktzone
12 umfasst ist, die gleichzeitig mit der Diffusion der Basiszone 13 mit einer spezifischen Tiefe, die grosser sein sollte
als die der Emitterzone 18f diffundiert wird» Nach der Herstellung
der p-Mulden 11a und 11b können die Schritte zur
Herstellung der Zonen im Widerstandsteil RST gleichzeitig mit
jenen des η-Kanal-J=FET=TeUs MCHFT durchgeführt werden« Mit
dem beschriebenen Aufbau erhielten die Erfinder zufrieden= stellende Gleichstromparameterwerte des J=FET, wie Abschnür=
spannung V t Drainsättigung I„_e und übertragungsleiti^ert
ρ Dös
(transconductance) g „ sowie Stromverstärkung hf „ Kollektor=
Basis-Durchbruchspannung bei offener Basis V „n und Kollektor·=
Durchbruchspanjiung bei offener Basis Vn„n„ und zwar bei einem
IC mit einem J=FETp bei dem d@r Flächenwid@rstand einige KiI
und die Kanaldicke etwa 0^1 bis O0 4 um isfeo
Die Erfinder fanöeß jedoefe^ dass di<§ Vorrichtung gomäss Fig0 3
über dem. gesamtea Frequenzbereich ein recht starkes Rauschea
aufweist? wie ©s, durch Köff^7© Σ des· FIg0 4 dargestellt istff
909811/0757
2637028
dass besonders das 1/f-Rauschen so gross ist, dass bei manchen
IC-Chips die äquivalente Rauschspannung für etwa 1OHz den Wert
übersteigt, was schlechter ist als der Wert eines p-Kanal-J-FET. Man kann annehmen, dass ein derart starkes
Rauschen dadurch erzeugt wird, dass die Ladungsträger an der Kanaloberfläche laufen und dass eine Rekombination und Erzeugung von elektrischen Ladungsträgern an« Einfangstellen
existiert, die an der Grenzfläche zwischen der Oxidschicht 28' und der Oberflächenkanalzone 19 existieren* Das Rauschen wird
nämlich durch die Oberflächenzustände an der Oberfläche erzeugt.
In Fig» 4, welche die Beziehungen zwischen der äquivalenten Eingangsspannung e (nV//uz) und der Frequenz darstellt, zeigt
die andere Kurve II eine Rauschkennlinie des in Fig. 2 gezeigten p-Kanal-FET. Wie ein Vergleich der Kurven I und II
der Fig."4 zeigt, besitzt das n-Kanal-IC (Kurve I) der Fig.
trotz eines MOS-Gates eine schlechtere Rauschkennlinie als im Fall des p-Kanals (Kurve II) speziell im Niederfrequenzbereich.
Dies, ist theoretisch nicht klar, hängt aber wahrscheinlich mit der Art der Ladungsträger im Kanal zusammen.
Als Zusammenfassung kann man feststellen, dass J-FETs des Oberflächenkanaltyps schlechte Raüscheigenschaften aufweisen.
Nimmt man ausserdem an, dass das IC der Fig. 3 unter einer derartigen Steuerung hergestellt ist, dass der n-Kanal-J-FET"
teil NCHFT eine derart niedrige Abschnürspannung V aufweist, dass diese bei nur etwa 1V liegt,dann zeigt bei Anlegung einer
Spannung von etwa dem Viert V an den Widerstandsteil RST der Widerstandsteil .anstelle eines ohmscten linearen Verhaltens
909811/0757
ein Sättigungsverhalten. Dass der Widerstandsteil RST beim Anlegen einer derart niedrigen Spannung ein solches gesättigtes,
nicht lineares Verhalten zeigt, ist eine ungünstige Eigenschaft, welche die Anwendbarkeit des IC begrenzt., Nimmt man andererseits
an, dass das IC nach Fig. 3 mit einer hohen Sättigüngsspannung des Widerstandsteils RST hergestellt ist, in dem
die Tiefe der diffundierten Zonen 19 und 20 grosser als 0,4 pm
und der Flächenwiderstand der diffundierten Zonen einige K
gemacht wird, dann kann der Sättigungspunkt der Spannung-Strom-Kennlinie des Widerstandsteils RST wesentlich verbessert
Xtferden- Jedoch, wird"die Abschnürspannung V des J-FET-Teils
NCHFT ausserordentlich hoch, wodurch das Verhalten des J-FET schlecht wird, und die Ladungsträger fliessen am Substratoberflächenteil
und das 1/f-Rauschen steigt an.
Andersartige Widerstände können in den ICs gleichzeitig mit der Erzeugung der Basiszone oder der Emitterzone gebildet
werden» Aber der Flächenwiderstand dieser Zonen ist lediglich einige 10.Ω, bis 300 JX , und deshalb erhält man keinen ausreichenden
Widerstandswert. Zudem kann ein eingefasster Widerstand, der unter Verwendung einer zwischen dem Emitter und
der Basis' gebildeten Verarmungsschicht der Basis hergestellt wird, einen hohen Widerstandswert darstellen. Der eingefasste
Widerstand (squeeze resistor) besitzt jedoch aufgrund der Tatsache, dass die Dotierstoffkonzentration der Basiszone hoch
ist, eine schlechte ohmsche Linearität und eine niedrige Durchbruchspannung V,,^ von etwa 5 bis 6V. Wie erläutert
worden ist, haben die Erfinder als Ergebnis-"?eier Untersuchung
90981 1/0757
verschiedener Vorschläge für ins Auge gefasste Konstruktionen folgendes gefunden:
1) Um die Streuung der Gleichstroraeigenschaften zu verringern,
sollten die Tiefe des Kanals und die Tiefe der Gatezone klein sein;
2) das Rauschen, speziell das 1/£-Rauschen t wird gross s
Y7@xm eine Losung benutzt wird, bei der sich die Ladungsträger
an Oberfläehenteil bewegen? und
3) wenn <sira MQS-Gate vorgesehen istff ist eine hohe Spannung
erforderlichο - " -
"iedsss iaafe man gefundene Usa stabile GleiehstSOSieigesisehaften
eiraes FET in einem IC zu erhalten? das eine Kombination aus
οά®2" ffi©foses£e» bipolaren Vorrichtungen und einem oder
~J=FETCs) aufweist^ ist ©iß Back="Gate=ÄwSbau er=
öa dieser dav©a frei ist^ bei der Herstellung
th@rmisish<3ffl Beh©adluag bei hohsr temperatur ausgesetzt äi©s®
Baek=-Gate=Vorrielituag besitst jedoeh schlecht©
scshaft©H2(? sp@si®.il hiagiohtlieh des 1/f·= Rauschens B
unä überdies ist ©s setoierigc, eis IC mit ©iaem Widerstands=
teil gat©a ©Imsefesn ¥©shalteKS su <s^hslfe©np wi© es bei der Ver·=
dglo orforäerlÄeh isto
d@r ^f©E"lieg©aösa Brfladung ist ©s? verbesserte lO'sj,
@in@8i J=S5ST rad ©ia© bipolar© Halbleit@rv©rriehtüag um=
v©rSüfbar sa Hiaehaay wobei sowohl der J~FST als auch
äi® bipQlsr© ¥erriehtaag sufrisdsast©ilead@ Eigenschaften auf
90981 1/07S7
Die Lösung üieser Aufgabe ist im Anspruch 1 gekennzeichnet und
in den Unteransprüchen vorteilhaft weitergebildet„
Mit der erfindungsgemässen integrierten Schaltung erhält man
insbesondere ein zufriedenstellend niedriges Rauschen, gute Gleichstromeigenschaften und eine zufriedenstellende Abschnürspannung
des J-FET sowie gleichzeitig eine zufriedenstellende ohmsche Charakteristik eines Widerstandsteils äer
bipolarem Vorrichtung für eine beachtlich grosse Spannung,
Iia folgenden wird die Erfindung anhand von Ausführungsformen
näher erläutert, In der Seiohnung zeigen?
Figo 1 UKd 2 Sehnittansichien von
Fig» 3 eins Sehnittaxisieht eines Teils eines IC mit
einem S=KaSIaI=J=FETj, einem bipolaren Transistor
- und siaes Widerstand B x-iobei der Aufbau dieses IC
von d@a Erfindern Im Vorlauf sur vorliegendea
Erfiaaung ins Aage gefassty jedoch noch nicht
veröffeatlirsht
S1Ig0 4 Frequ@sag=Eauseh=Kennlinien von J=FST=Vorrichtungsa
_ . ,. gsraäss dea Fig» 2 und 3O
Figo 5(a) Schaittansishüsa eines IC snit einem n-Kanal·=
'XlS ' J-FET gesiäss vorliegender Erfindung in v@r=
schiedensn HsEstsllungssfcadisn»
909911/07S?
Fig. 6 eine·vergrösserte Schnittansicht des J-FET eier
Fig. 5.
Fig. 7 eine Draufsicht auf den J-FiJT der Fig. 5.
Fxg. 8 eine Draufsicht auf ein abgeändertes Beispiel
des J-FET der Fig. 5.
Fig. 9 Frequenz-Rausch-Kennlinien von erfindungsgemässen
J-FET1s.
Fig. 10, 11 Histogramme, welche die Streuung der Gleichstromeigenschaften
erfindungsgemässer J-FET's zeigen.
Fig. 13 eine Schnittansicht eines IC gemäss einer anderen
Ausführungsform der vorliegenden Erfindung.
Fig. 14 und 15 Schnittansichten weiterer erfindungsgemässer Ausführungsformen
.
Zum Erhalt eines IC, das die obengenannte Aufgabe lösen kann, wird auf der Oberfläche einer Kanalzone, die sich an der Oberfläche des J-FET-Substrats befindet, eine fremdstoffdotierte
Oberflächenzone mit dem gleichen Leitfähigkeitstyp wie dem der Gatezone erzeugt. Dadurch, dass man diese dotierte Oberflächenzone
extrem dünn macht und von der Drainzone des J-FET isoliert, ist es möglich, die Eingangsrauschäquivalenzspannung zu ver-
90981 1/0757
ringern und einen ohmschen Widerstandsteil grossen Wiaerstanüswerts
für den bipolaren Transistor zusammen mit dem J-FET auf einem monolithischen Substrat herzustellen»
Anhand der Fig. 5(a) bis 5(f) werden die Herstellungsschritte eines IC, das sowohl einen n-Kanal-J-FET als auch einen bipolaren
Transistor aufweist,als eine Aurführungsform der vorliegenden
Erfindung erläutert.
Wie Fig. 5(a) zeigt/werden auf einer Substratoberfläche einer
p-leitenden Siliciumscheibe mit (111)-Oberflächenorientierung
und einem spezifischen Widerstand von 1-1QXi«cm η -leitende
vergrabene Diffusionsschichten 31a, 31b und 31c durch Diffundieren
von As oder Sb als Dotierstoffe eindiffundiert.
Eine n-leitende Epitaxieschicht 32 mit einem spezifischen
Widerstand von Ot5-3&·cm wird dann mittels einer bekannten
Methode unter Verwendung von SiCl4 auf einem Substrat 1 gezüchtet.
Aus einer Diffusionsquelle von BBr^ oder BCl3 wird
eine Diffusion durchgeführt, um ρ -leitende Isolierzonen 33 zu erzeugen und dadurch die epitaktische Schicht 32 in isolierte
Bereiche zu unterteilen. Die isolierten Bereiche 33 werden in zwei Schritten hergestellt: In einem ersten Schritt werden
Dotierstoffe in hoher Konzentration in die Nähe der Oberflächenteile diffundiert, und dann werden in einem zweiten Schritt
die Dotierstoffe durch eine thermische Behandlung weiter zu tieferen Stellen diffundiert. Während im zweiten Schritt die
Dotierstoffe zu den tieferen Stellen diffundiert werden, um
90981 1/0757
. - yr~
die Isolierzonen 33 zu bilden, werden durch Diffundieren von
Dotierstoffen gleichzeitig p-leitende Mulden 34a und 34c der Inselbereiche erzeugt. Die p-leitenden Mulden 34a und 34c
werden als Back-Gate-Zone eines J-FET JF bzw. für eine Widerständszone eines Widerstands teils RST verwendet. Die im ersten
Schritt durchgeführte selektive Dotierung für die Isolierzonen 33 kann entweder mittels einer gewöhnlichen thermischen
Diffusion oder mittels lonenimpl«ntation durchgeführt werden.
Es ist jedoch erforderlich, die Isolierzonen 33 an tieferen Stellen als die Mulden 34a und 34c zu bilden, und deshalb ist
die Methode der Ionenimplantation für den zweiten Schritt nicht anwendbar. Der spezifische Widerstand der Mulden 34a und 34c
beträgt 0,5 bis einige Λ«cm, und deren Diffusionstiefe ist
etwa 5 um (Fig. 5(b)).
Eine ρ -Basiszone 35, die Teil eines npn-Bipolartransistorteiis
.-.■■■■+ 36
BPTR wird,und eine ρ -Gatekontaktzoneyniedrigen spezifischen
Widerstands für den n-Kanal-J-FET-Teil JF werden gleichzeitig
in der p-Mulde 34a bzw. der Epitaxieschicht 32 erzeugt, indem
eine selektive Diffusion von einer Borquelle wie BBrJ1, BCl1
und B2O3 durchgeführt wird (Fig. 5(c)).
Dann wird eine selektive, gleichzeitige Diffusion von einer Phosphorquelle, wie POCl3 und P5O5 durchgeführt, um selektiv
eine η -Emitterzone 37 in der Basiszone 35, η -leitende Source- und Drainzonen 38 und 39 in der p-Mulde 34a des J-FET-
Teils JF und ausserdem η -leitende Kontaktteile 40 und 41 des
Widerstandsteils RST in der p-Mulde 34c bis zu einer Tiefe von
90981 1/0757
1,3-2,0 /im zu erzeugen. Dieser Diffusionsvorgang wird in zwei
Stufen durchgeführt: Zunächst wird Phosphor mit hoher Konzentration
selektiv bis zu einer geringen Tiefe diffundiert, und dann
in
wird/einer zweiten Stufe eine thermische Behandlung bei einer spezifischen Temperatur durchgeführt. Nachdem die erste flache (geringe Tiefe aufweisende) Diffusion beendet ist, wird zur Erzeugung der Oberflächenkanalzone 42a und, der Widerstandszone 42c Phosphor mit einer geringen Konzentration mittels einer thermischen Diffusionsmethode oder einer Ionenimplantation mit einer Energie von 100 bis 15OKeV in Zonen diffundiert, die zur Oberflächenkanalzone 42a des J-FET-Teils JF und zur Widerstanaszone 42c des Widerstandsteils RST werden sollen» Gleichzeitig mit dem zuvor erwähnten Schritt für die Herstellung der diffundierten Zonei 37, 38, 39, 40 und 41 werden die n-Kanalzone 42a~mit niedrigem spezifischen Widerstand und mit einer Tiefe von 0,4 bis 1,0 jum zwischen der Sourcezone 38 und der Drainzone 39 und die n-Widerstandszone 42c mit gleicher Dotier-Stoffkonzentration und mit gleicher Tiefe zwischen den Kontaktzonen 40 und 41 erzeugt (Fig. 5 (d))»
wird/einer zweiten Stufe eine thermische Behandlung bei einer spezifischen Temperatur durchgeführt. Nachdem die erste flache (geringe Tiefe aufweisende) Diffusion beendet ist, wird zur Erzeugung der Oberflächenkanalzone 42a und, der Widerstandszone 42c Phosphor mit einer geringen Konzentration mittels einer thermischen Diffusionsmethode oder einer Ionenimplantation mit einer Energie von 100 bis 15OKeV in Zonen diffundiert, die zur Oberflächenkanalzone 42a des J-FET-Teils JF und zur Widerstanaszone 42c des Widerstandsteils RST werden sollen» Gleichzeitig mit dem zuvor erwähnten Schritt für die Herstellung der diffundierten Zonei 37, 38, 39, 40 und 41 werden die n-Kanalzone 42a~mit niedrigem spezifischen Widerstand und mit einer Tiefe von 0,4 bis 1,0 jum zwischen der Sourcezone 38 und der Drainzone 39 und die n-Widerstandszone 42c mit gleicher Dotier-Stoffkonzentration und mit gleicher Tiefe zwischen den Kontaktzonen 40 und 41 erzeugt (Fig. 5 (d))»
Dann wird eine fremdstoffdotierte Zone 43 hoher Konzentration
als Inversionsschicht zur Unterbindung eines Oberflächenstroms
erzeugt. Die Inversionsschicht ist ein besonderes Merkmal der vorliegenden Erfindung. Diese Zone 43 ist p-leitend, was entgegengesetzt
zur Kanalzone 4 a ist? und ist eine extrem dünne Schicht von 50 bis 300 nm» Die Inversionsschicht 43 wird durch
Diffundieren von zu p-Leitfähigkeit führenden Bordotierstoffen,
durch eine Methode einer thermischen Diffusion, eine Methode
90981 1/0757
mit dotiertem Oxid oder eine Methode mit dotiertem polykristallinem
Silicium hergestellt. Die Oberflächendotierstof£-
konzentration der Inversionsschicht ist recht hoch, nämlich
19 21 3 im Bereich von 10 bis 10 Atome/cm , und die Schicht ist so
gebildet, dass sie wenigstens von der Drainzone 39 isoliert ist (in Fig. 5(e) ist sie sowohl von der Sourcezone 38 als auch von
der Drainzone 39 getrennt).
Wie nachfolgend beschrieben ist, kann sich die Inversionsschicht 43 bis zur Mulde 34a erstrecken (wie in Fig. 8 gezeigt
ist).
Schliesslich wird eine Isolierschicht 44, beispielsweise aus SiO«, Al2O3 usw., wie sie bei der üblichen Technik für die
Herstellung von integrierten Schaltungen benutzt wird, erzeugt, und dann werden durch öffnen spezieller Teile dieser Isolierschicht
eine Sourceelektrode 45, eine Drainelektrode 46, eine Gateelektrode 47, eine Emitterelektrode 48, eine Basiselektrode
49 und Widerstandselektroden 50 und 51 gebildet, wodurch das in Fig. 5(f) gezeigte IC vervollständigt wird. Metallgateelektroden
52 und 53 werden über der Kanalzone 42a und der Widerstandszone 42c über dünnen Isolierschichten 54a bzw. 54c
aufgebracht. Die Verwendung von Al3O3 als Isolierschichtmaterial
ist besonders zu bevorzugen, da es negative Ladungen enthält, wodurch nur eine niedrige negative Gatespannung erforderlich ist.
Die Eigenschaften des nach den zuvor genannten Schritten erzeugten
IC werden nun untersucht. Eine Abschnürspannung V
909811/0757
ζψ 2337028
von etwa 10 bis 30V wird für einen Widerstand erhalten, der
durch die Widerstandszone 42c gebildet wird, d.h. der Widerstand
geht bei 5V,mit welcher Spannung das IC betrieben wird,
nicht in Sättigung. Es ist ein ausreichend brauchbares Schaltungselement mit einem hohen Flächenwiderstandswert, von 2ΟΟ1Ζ-1Κ.Π.
und mit einer vorzüglichen Linearität im Widerstands teil. RST. Die Elektrode 53 auf dem Widers randteil 42c, wird dadurch, dass
ein spezifisches Potential an sie angelegt v/ird, dazu verwendet, eine Instabilität wie ein Kriechphänomen für die Durchbruchspannung
zu verhindern (eine Änderung der Durchbruchspannung, die durch Induzieren von Ladungsträgern in die isolierende
Oxidschicht 54c als Ergebnis einer Reaktion mit der diffundierten Zone verursacht wird). Die Elektrode 53 wird ferner dazu verwendet,
eine Widerstandsänderung zu verhindern, die auf einer durch die" umgebende Atmosphäre verursachten Induktion von
Ladungsträgern in der Isolierschicht 54c beruht,wodurch die Stabilität der Eigenschaften des Widerstands verbessert wird.
Für den npn~Bipolartransistor der Fig. 5(f) erhält man gewöhnliche
Gütewerte, nämlich hfe=9O+2O, V^^OOV und VCEO-25V.
Für den J-FET ist ein hoher Wert für V nicht wünschenswert.
Wenn der J-FET die fremdstoffdotierte Oberflächenzone 43 nicht
aufweist und wenn die Widerstandszone 42c und die Kanalzone 42a mit einer bestimmten Tiefe gebildet sind, die zum Erhalt eines
hohen V für den Widerstand geeignet ist, dann wird das V für den J-FET entsprechend hoch.
909811/0757
Die vorliegende Erfindung ist dadurch gekennzeichnet, dass die fremdstoffdotierte Oberflächenzone 43 hoher Konzentration gebildet
wird, um ein relativ gleichförmiges und recht niedriges
V von 0,9+ 0,2V zu erhalten. Die niedrige Abschnürspannung
P ~"
V kann aufgrund der Tatsache verwirklicht werden, dass die Kanalzone 42a weitgehend durch die Oberflächenzone 43 gesteuert
wird. Die Oberflächenzone 43 ist eine Schicht mit
einer extrem geringen Dicke von £0 bis 300 nm (0,05 ;om bis
0,3 μια), deren Leitfähigkeitstyp demjenigen der Kanalzone 42a
mit einer Dicke von 0,5 bis 1,0 pm entgegengesetzt ist. Dies
wird durch Fig. 6 erläutert, in der ein Teil der Oberflächenzone 43 der Fig. 5(f) dargestellt ist. Während in diesem Teil
die Dicke der Kanalzone 42a 0,6 pm ist, beträgt die der Oberflächenzone 43 0,1 /im und die der Verarmungsschichten, die
sich aufgrund der Gatespannung in die Kanalzone 42a ausdehnen, 0,2 um (die Ausdehnungen sind in Fig. 6 durch gestrichelte.
Linien gezeigt).
Wie gezeigt ist, dehnen sich die Verarmungsschichten sowohl
vom Boden der Oberflächenzone 43 als auch vom Boden der Kanalzone 42a um 0,2 JLim aus, so dass die Kanaldicke 0,1 pm wird.
Diese Kanaldicke ist dünner als die Kanaldicke von 0,4 μχα des
herkömmlichen Back-Gate-J-FET. Folglich kann die Abschnürspannung reduziert werden durch Verbessern der Steuermöglichkeit
der Kanalzone 42a,und zwar als Ergebnis der Erzeugung der dünnen Oberflächenzone 43 in der flachen Kanalzone
42a. Die Folge davon ist, dass man durch die Oberflächenzone 43 eine starke Kanalsteuerwirkung für die flache Kanal-
90981 1/0757
zone 42a des Back-Gate-J-FET erhalten kann. Die Bildung einer
solchen flachen Oberflächenzone 43 in der Oberflächenkanalzone
42a ist eine wesentliche Bedingung der vorliegenden Erfindung.
Ein weiterer Vorzug ist der, dass der J-FET mit niedrigem
Rauschen und mit einer geringeren Streuung, der Kanaleigenschaften
arbeiten kann» Ladungsträger in der Kanalzone 42a fliessen aufgrund der Blockierung durch die Oberflächenzone
43 nicht in der Nähe der Oberfläche der Kanalzone 42a,, wodurch
dasjenige Rauschen reduziert wird, das durch die in der Nähe der Oberfläche der Kanalzone 42a fliessenden Ladungsträger
erzeugt wird. Die Anzahl derjenigen Ladungsträger, welche in
der Nähe der Oberfläche der Kanalzone 42a fliessen, wird erheblich kleiner als diejenige der Ladungsträger, die unter
der Oberflächenzone 43 fliessen, so dass lediglich geringes
Rauschen erzeugt wird. Da bei den erfindungsgemässen Ausführungsformen
die Oberflächenzone 43 von source 38 und Drain 39 (Fig. 5, 13 und 14) oder von einer Drainzone 39
(Fig. 15) getrennt ist, wird die Durchbruchspannung zwischen Source 38 und Drain 39 nicht verringert.
Zudem ist die Oberflächenzone 43 mit derartig geringer Tiefe
gebildet, dass ihre Dotierung die Dicke der Kanalzone 42a nicht beeinflusst. Deshalb werden die Kanaleigenschaften des
J-FET nur durch die Dotierungsmenge der Ionenimplantation bei der Herstellung der Kanalzone 42a bestimmt, und die Dicke,
die Dotierstoff^ oder Fremdstoffkonzentration und Musterab-
90981 1/0757
Z837Q28
messungen der Kanalzone 42a sind präzise steuerbar, wodurch die
Streuung der Gleichstromeigenschaften in einer einzigen Charge
verringert wird.
Ferner wird für den J-FET der Fig. 5(f) die Metallgateelektrode 42a einer MOS-Struktur gebildet. Und wenn eine Spannung 0 oder
die niedrigste Spannung einer Stromquelle an die Metallgateelektrode 52 angelegt wird, gammeln sich Minoritätsladungsträger
(im Fall der Vorrichtung der Fig. 5 Löcher) um die Oberflächenzone 43 in der Kanalzone 42a. Somit ist eine p-Inversionsschicht
gebildet, und folglich ist eine Ladungsträger flusszone in den Körper innerhalb des Substrats geschoben,
so dass die Oberflächenrauschwirkung an der Oberfläche der
Oberflächenzone 42a weiter verringert ist.
Es gibt grosse Unterschiede zwischen dem J-FET der erfindungsgemässen
Ausführungsform und den in den Fig. 2 und 3 gezeigten Vorrichtungen mit den Gateelektroden der MOS-Struktur. Bei der
Vorrichtung der Fig. 3 erhält man eine p-Inversionsschicht nur, wenn man eine hohe negative Spannung an die Elektrode 30 anlegt und die Wirkung der Elektrode 30 ist überhaupt nicht
erreichbar, wenn lediglich eine positive Stromquelle verfügbar ist.'
Im Gegensatz dazu werden gemäss vorliegender Erfindung die
Minoritätsladungsträger (im Fall der. Vorrichtung der Fig. Löcher) von'der p-Zone 43 geliefert, und eine (nicht gezeigte)
p-leitende Inversionsschicht unmittelbar unter der
909811/0757
Substratoberfläche kann leicht um die Oberflächenzone 43 in der
Kanalzone 42a gebildet werden. Die Inversionsschicht wird zwischen der· Oberflächenzone 43 und der Sourcezone 38 und
zwischen der Oberflächenzone 43 und der Drainzone 39 nur durch Anlegen von OV oder der niedrigsten Spannung der Stromquelle
an die Metallschicht 52 erzeugt. Die Inversionsschicht bewirkt eine Trennung des Ladungsträgerflusses zwischen der Kanalzone
und der Drain- oder der Sourcezone von der Grenzfläche zwischen der Isolierschicht 54a und der Kanalzone 42a, wodurch
das Oberflächenrauschen verringert wird, das an der Grenzfläche von Siliciumsubstrat und Isolierschicht erzeugt wird.
Die Fig. 7 und 8 zeigen Draufsichten auf IC 1S, die dem der
Fig. 5 entsprechen. Oxidisolierschichten und Metallelektroden sind in diesen Darstellungen weggelassen. Fig. 8 unterscheidet
sich von Fig. 7 darin, dass die fremstoffdotierte Oberflächenzone
43 mit der Gatezone 34a verbunden ist. Bei der Vorrichtung nach Fig. 8 dient die Oberflächenzone 43 auch als ein Gate,
so dass eine Verarmungsschicht gebildet und die Abschnürspannung verringert ist. Und wenn für das IC in Fig. 8 eine
Möglichkeit besteht, dass das V zu niedrig wird, ist es erforderlich, eine Kanalzone 42a in einer grossen Tiefe zu erzeugen,
um eine Verringerung des V aufgrund der Ausdehnung der Verarmungsschicht zu verhindern.
Es werden die Rauschzahlen dreier IC-Vorrichtungen verglichen.
Bei diesen handelt es sich
909811/0757
1) um den n-Kanal-J-FET der Fig. 5(f),
2) dessen modifizierte Version ohne die Metallgateelektrode
(diese beiden Vorrichtungen sind erfindungsgemäss aufgebaut),
3) um den J-FET der Fig. 3, der keine Obcrflächenzone in die
Zone 43 der Fig. 5 aufweist.
Fig. 9 zeigt Rauschkennlinien für die Ausführungsformen des erfindungsgemässen n-Kanal-Typs. in diesem Fall beträgt die
Kanallänge 10 um, die Breite 5 um, die Tiefe 0,6 ,um, die Tiefe
der Oberflächenzone 43 0,1 pm und der Abstand zwischen Drain
und Oberflächenzone 43 2,5 um, und an die Metallgateschicht
ist eine Spannung von OV angelegt. In Fig. 9 stellt Kurve A ein Messergebnis für den J-FET ohne Metallgateschicht 52 dar, und
Kurve B gehört zum J-FET mit der Metallgateschicht 52. Der Metallgarteschicht 52 wird die gleiche Spannung wie der Source
zugeführt. Die Figur zeigt, dass das Rauschverhalten des J-FET
mit der Metallgateelektrodenschxcht 52 im unteren Frequenzbereich stark verbessert ist.
Die Fig. 9 und 4 zeigen deutlich, dass das Rauschverhalten durch Erzeugung der Oberflächenzone 43 stark verbessert ist.
Wie bereits erwähnt, hat man die Kurven der Fig„ 4 für den
n-Kanal-J-FET der Fig. 3 (Kurve I) und für den p-Kanal-J-FET
der Fig. 2 (Kurve II) erhalten. Der J-FET nach Fig. 3 weist eine Oberflächenzone wie die Zone 43 der Fig. 5(f) nicht auf
und ist mit Ausnahme der Oberflächenzone 43 in der gleichen Weise wie die Vorrichtung der Fig. 5 hergestellt.
90981 1/0757
Das durch die Ladungsträgerschwankungen acr Ladungsträger in
der Nähe der Kanaloberfläche erzeugte 1/f-Rauschen wird aufgruna
der Oberflächenzone 43 und der Metallgateelektroae 52 stark
verringert. Das 1/f-Rauschen beläuft sich auf höchstens 10-2OnVzVIiZ bei 10Hz und ist im Vergleich zum J-FET ohne Oberflächenzone
43 stark reduziert. Das Rauschverhalten bei einer Frequenz von einigen KHz ist ebenfalls zufriedenstellend und
beläuft sich auf 2-3nV//Iiz. Das Rauschverhalten des J-FKT der
Fig. 3 erweist sich als schlecht, da er keine Oberflächenzone
43 aufweist und die Inversionsschicht nur erzeugt wird, nachdem eine ausreichend hohe Spannung an die Elektrode 30 angelegt
ist.
Andererseits besitzt der erfindungsgemässe J-FET die Oberflächenzone
43 mit einem der Kanalzone 42a entgegengesetztem Leitfähigkeitstyp und daher werden die Minoritätsladungsträger für
die Kanalzone 42a von der Oberflächenzone 43 geliefert« Deshalb
ist es möglich, die Inversionsschicht rund um die Oberflächenzone 43 an der Kanaloberfläche zu erzeugen, indem man lediglich
eine Spannung mit einem so niedrigen Wert wie OV an die Elektrode 52 anlegt. Diese leichte Erzeugung der Inversionsschicht über
der gesamten Oberfläche der Oberflächenkanalzone führt zu vorzüglichen
Ergebnissen. Überdies ist es dadurch, dass man die Elektrode \52 vorsieht, ein Kriechphänomen (Änderungen der Durchbruchspannüng
des pn-Ubergangs) zu verhindern, da durch die Oberflächenzustände an der Oberfläche der Kanalzone 42a
zwischen der Oberflächenzone 43 und der Drainzone 39 verur-
909811/0757
sacht wird.
Experimentelle Daten sind für ähnliche J-FET-Vorrichtungen gewonnen
worden, indem man die Dicke der Oberflächenzone 43 auf 0,05 y\m und 0,2 pxa änderte. Sie wiesen nahezu die gleichen
Daten wie die der Fig. 9 auf« Aus diesen Ergebnissen erweist es sich als ausreichend, lediglich eine recht dünne Oberflächenzone
43 in einer Kanalzone 42a zu erzeugen, da die minimale Dicke der Zone, die durch eine Dotierung wie eine
Ionenimplantation erzeugt wird, etwa 0,05 um beträgt und das Rauschverhalten von der Dicke der Oberflächenzone im Bereich
zwischen 0,05 μια und 0,2 um nicht abhängt.
Die Oberflächenzone 43 wird so dünn gemacht, dass sie andere Gleichstromeigenschaften (wie g und In(,q) des J-FET mit Aus-
nähme von V nicht beeinflusst. Diese sind durch die Be-P
dingung der Kanalerzeugungsschritte bestimmt, und es ist möglich, die Abweichungen der Vorrichtungseigenschaften für eine
einzige Charge in einem ausreichend schmalen zulässigen Bereich zu halten.
Die Fig. 10, 11 und 12 zeigen Histogramme der Abschnürspannung
V der Transkonduktanz g bzw. des Drainsättigungsstroms IDSc
für den erfindungsgemässen J-FET. Die Diagramme sind für eine
bestimmte Anzahl von Vorrichtungen erhalten worden, deren Anzahl durch η bezeichnet ist. Es zeigt sich, dass die Abweichung für
V innerhalb 6,8 % liegt, für g innerhalb 20 % und für
innerhalb 9,7 %. Diese Werte liegen innerhalb der üblichen
909811/0757
Standardabweichung von 10 bis 30 %.
Fig. 13 zeigt ein IC, bei dem der Leitfähigkeitstyp eines J-FET-Kanals
und einer Widerstandszone zu der des IC nach Fig. 5 entgegengesetzt
istc Für diese Vorrichtung sind auch ähnliche vorzügliche
Eigenschaften erhältlich. Das IC besitzt keine p-Mulden 34a und 34c, sondern einen p-Kanal 42'a und eine p-Widerstandszone
421C sind in einer η-leitenden Epitaxieschicht 32
in einer Weise gebildet, die der im Fall der Fig. 5 ähnlich ist. In Fig. 13 sind Bezugsziffern mit Strichindex verwendet, um
Zonen zu unterscheiden, die solchen der Fig. 5 äquivalent sind, jedoch entgegengesetzte Leitfähigkeitstypen aufweisen»
Fig. 14 zeigt ein anderes erfindungsgemässes IC, bei dem eine
Metallgateelektrode 60 über einer Kanalzone 42a gebildet ist, jedoch mit Ausnahme über einer dotierten Oberflächenzone 43 mit
inselartiger Geometrie. Eine Wirkung, die derjenigen der vorausgehenden Beispiele ähnlich ist, kann für die Vorrichtung mit
diesem Merkmal ebenfalls erwartet werden.
Fig. 15 zeigt eine weitere Ausführungsform, bei der eine fremdstoffdotierte
Oberflächenzone 43" mit inselartiger Geometrie üie
Sourcezone 38 eines J-FET berührt. In diesem Fall beträgt die Kanallänge zwischen Source 38 und Drain 39 7,5 pm, die Länge η
der Oberflächenzone 43 beträgt 5 pm und der Abstand η zwischen
der Oberflächenzone 43 und der Drainzone 39 ist 2,5|iin. Andere
Faktoren sind die gleichen wie bei der Ausführungsform nach
Fig, 5, und für die Frequenzeigenschaften des Rauschens erhält
90981 1 /0757
man nahezu die gleichen Ergebnisse wie bei der Ausführung s forin
nach Fig. 5. Diese Ausführungsform hat den Vorzug, dass der
Aufbau des IC für eine hochgradige Integration geeignet ist, da die Vorrichtungsabmessung um den Abstand zwischen eier Scour ce:*
zone 38 und der inselartigen Oberflächenzone 43 verringert
werden kann.
Die vorliegende Erfindung schafft iie Möglichkeit, das Oberflächenrauschen
stark zu verringern und einen J-FET mit überlegenem Rauschverhalten zu erhalten, ferner gibt die vorliegende
die
Erfindung gleichzeitig/weitere Möglichkeit, dass die IC-Vorrichtung
durch eine einzige Spannungsquelle niedriger Spannung betrieben werden kann und dass ein Widerstandselement guten
Verhaltens und ein Bipolartransistor gleichzeitig mit dem J-FET auf einem einzigen monolithischen Substrat erzeugt werden.
Die vorliegende Erfindung trägt daher erheblich sur Verwirklichung
einer IC-Vorrichtung guter Funktionsweise bei.
90981 1/0757
3«-
Leerseite
Claims (1)
- PatentansprücheIntegrierte Halbleiterschaltung mit einem monolithischen Substrat, gekennzeichnet durch einen Sperrschicht-Feldeffekttransistor (JF) mit einer Gatezone (34a) eines ersten Leitfähigkeitstyps, mit einer Sourcezone (38) und einer Drainzone (39), die mit einem Abstand voneinander in der Gatezone (34a) gebildet sind und einen zum ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweisen, mit einer Oberflächenkanalzone (42a) des zweiten Leitfähigkeitstyps, die einen niedrigeren spezifischen Widerstand und eine geringere Tiefe als die Sourcezone (38) und die Drainzone (39) aufweist, derart, dass sie diese verbindet, und mit einer fremdstoffdotierten Oberflächenzone (43) des ersten Leitfähfgkeitstyps, die eine höhere Fremdstoffdotierung und eine geringere Tiefe als die Oberflächenkanalzone (42a) aufweist und in dieser unter Einhaltung eines Abstands mindestens von der Drainzone (39) gebildet ist,und wenigstens eine andere Halbleitervorrichtung (BPTR, RST) aus der Gruppe der aktiven und passiven Schaltungselemente.2. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die andere Halbleitervorrichtung eine Widerstandszone (42c) mit einem bestimmten Muster und mit der gleichen Tiefe und Fremdstoffkonzentration wie die Oberf lächenkanalzone (43a). aufweist.3. Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekenn-909811/0757zeichnet, dass die fremdstoffdotierte Oberflächenzone (43) , die Gatezone (34a) berührt und mit dieser verbunden ist(Fig0 8)»4. Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass über der Oberflächenkanalzone (42a) unter Zwischenschaltung einer Isolierschicht (54a) eine Metall= gateelektrode (52) gebildet ist.5o Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die fremdstoffdotierte Oberflächenzone (43"), die Sourcezone (38) berührt und mit dieser verbunden ist (Fig. 15) ο6 . Halbleiterschaltung nach einem der Ansprüche 1 bis 5« dadurch gekennzeichnet 0 dass eine die Gatesone umgebende Mulde und eine die andere aktive oder passive Halbleitervorrichtung umgebende weitere Mulde gebildet sind und dass die Mulde einen Leitfähigkeitstyp aufweisen? der zu dem der Gatesone entgegengesetzt isto7 ο Halbleiterschaltung nach einem der Ansprüche 1 bis 3ff dadureh gekennzeichnet^ dass eine Metallgateelektrode (60) wenigstens teilweise über der Oberflächenkanalzone (42a) angeordnet ist? mit Ausnahme des Teils über der fremdstoffdotierten Oberf lachen-= sone (43) o ;.8ο Halbleiterschaltung nach ©inem äer Ansprüche 2 bis 7e dadurch gekennzeichnet, dass eine Elektrode (53) unter Zwischenschaltung909311/0757einer Isolierschicht (54c) über der Widerstandszone (42c) angeordnet ist.9. Halbleiterschaltung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass die Oberflächenkanalzone (42a) und die Widerstandszone (42c) η-leitend sind und in einer p-Mulde (34a bzw. 34c) gebildet sind.10. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, dass als weitere Halbleitervorrichtungen ein Bipolartransistor (BPTR) und eine Widerstandszone (42c) vorgesehen sind t die gleichzeitig mit der Oberflächenkanalzone (42a) gebildet sind und die gleiche Tiefe und Fremdstoffkonzentration wie die Oberflächenkanalzone aufweisen.90981 1/0757
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52102427A JPS5846863B2 (ja) | 1977-08-25 | 1977-08-25 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2837028A1 true DE2837028A1 (de) | 1979-03-15 |
DE2837028C2 DE2837028C2 (de) | 1988-09-22 |
Family
ID=14327149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19782837028 Granted DE2837028A1 (de) | 1977-08-25 | 1978-08-24 | Integrierte halbleiterschaltung |
Country Status (5)
Country | Link |
---|---|
US (1) | US4233615A (de) |
JP (1) | JPS5846863B2 (de) |
CA (1) | CA1121518A (de) |
DE (1) | DE2837028A1 (de) |
GB (1) | GB2003661B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102018208456A1 (de) * | 2018-02-02 | 2019-08-08 | Globalfoundries Inc. | Rückseiten-Gate-Einstellschaltungen |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4314267A (en) * | 1978-06-13 | 1982-02-02 | Ibm Corporation | Dense high performance JFET compatible with NPN transistor formation and merged BIFET |
JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
US4546370A (en) * | 1979-02-15 | 1985-10-08 | Texas Instruments Incorporated | Monolithic integration of logic, control and high voltage interface circuitry |
NL7904200A (nl) * | 1979-05-29 | 1980-12-02 | Philips Nv | Lagenveldeffecttransistor. |
JPS5619678A (en) * | 1979-07-27 | 1981-02-24 | Hitachi Ltd | Junction-type field effect semiconductor device |
US4395812A (en) * | 1980-02-04 | 1983-08-02 | Ibm Corporation | Forming an integrated circuit |
US4412238A (en) * | 1980-05-27 | 1983-10-25 | National Semiconductor Corporation | Simplified BIFET structure |
US4399417A (en) * | 1980-06-06 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Integrated CRC filter circuit |
US4362574A (en) * | 1980-07-09 | 1982-12-07 | Raytheon Company | Integrated circuit and manufacturing method |
JPS5772386A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Junction type field-effect semiconductor device |
JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
US4373253A (en) * | 1981-04-13 | 1983-02-15 | National Semiconductor Corporation | Integrated CMOS process with JFET |
US4512816A (en) * | 1982-02-26 | 1985-04-23 | National Semiconductor Corporation | High-density IC isolation technique capacitors |
JPS58158974A (ja) * | 1982-03-16 | 1983-09-21 | Nec Corp | 接合型電界効果半導体装置 |
JPH0783252B2 (ja) * | 1982-07-12 | 1995-09-06 | 株式会社日立製作所 | 半導体集積回路装置 |
US4489341A (en) * | 1982-09-27 | 1984-12-18 | Sprague Electric Company | Merged-transistor switch with extra P-type region |
JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
US4567542A (en) * | 1984-04-23 | 1986-01-28 | Nec Corporation | Multilayer ceramic substrate with interlayered capacitor |
NL8403111A (nl) * | 1984-10-12 | 1986-05-01 | Philips Nv | Werkwijze ter vervaardiging van een bipolaire transistor met emitterserieweerstanden, en transistor vervaardigd volgens de werkwijze. |
GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
JPS62247166A (ja) * | 1986-04-18 | 1987-10-28 | Mazda Motor Corp | エンジンの排気ガス還流装置 |
US4898837A (en) * | 1987-11-19 | 1990-02-06 | Sanyo Electric Co., Ltd. | Method of fabricating a semiconductor integrated circuit |
EP0661735B1 (de) * | 1993-12-29 | 2001-03-07 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Verfahren zur Herstellung integrierter Schaltungen, insbesondere intelligenter Leistungsanordnungen |
EP0665597A1 (de) * | 1994-01-27 | 1995-08-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | IGBT und Herstellungsverfahren dafür |
EP0683521B1 (de) * | 1994-05-19 | 2002-08-14 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrierte Leistungsschaltung ("PIC") und Verfahren zur Herstellung derselben |
DE69432407D1 (de) * | 1994-05-19 | 2003-05-08 | Cons Ric Microelettronica | Integrierte Leistungsschaltung ("PIC") mit vertikalem IGB und Verfahren zur Herstellung derselben |
US5817546A (en) * | 1994-06-23 | 1998-10-06 | Stmicroelectronics S.R.L. | Process of making a MOS-technology power device |
EP0689238B1 (de) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | Verfahren zur Herstellung eines Leistungsbauteils in MOS-Technik |
DE69428894T2 (de) * | 1994-08-02 | 2002-04-25 | St Microelectronics Srl | Bipolartransistor mit isolierter Steuerelektrode |
US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
US7137341B2 (en) * | 2002-05-17 | 2006-11-21 | Zodiac Automotive Us Inc. | Distributed charge inflator system |
JP2004221483A (ja) * | 2003-01-17 | 2004-08-05 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2004275542A (ja) * | 2003-03-17 | 2004-10-07 | Olympus Corp | カプセル型内視鏡 |
CN112510040B (zh) * | 2019-09-13 | 2023-03-24 | 杭州士兰集昕微电子有限公司 | 半导体器件及其制造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3183128A (en) * | 1962-06-11 | 1965-05-11 | Fairchild Camera Instr Co | Method of making field-effect transistors |
FR1417848A (fr) * | 1963-12-19 | 1965-11-12 | Hitachi Ltd | Modulateurs-amplificateurs utilisant des dispositifs à substances solides |
US3656031A (en) * | 1970-12-14 | 1972-04-11 | Tektronix Inc | Low noise field effect transistor with channel having subsurface portion of high conductivity |
US3725136A (en) * | 1971-06-01 | 1973-04-03 | Texas Instruments Inc | Junction field effect transistor and method of fabrication |
DE2419019A1 (de) * | 1973-04-20 | 1974-10-31 | Matsushita Electronics Corp | Verfahren zum herstellen eines sperrschichtfeldeffekttransistors |
DE2619550A1 (de) * | 1975-05-12 | 1976-12-02 | Hewlett Packard Co | Halbleiter-bauelement |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4032962A (en) * | 1975-12-29 | 1977-06-28 | Ibm Corporation | High density semiconductor integrated circuit layout |
US4095252A (en) * | 1976-12-27 | 1978-06-13 | National Semiconductor Corporation | Composite jfet-bipolar transistor structure |
-
1977
- 1977-08-25 JP JP52102427A patent/JPS5846863B2/ja not_active Expired
-
1978
- 1978-08-10 US US05/933,045 patent/US4233615A/en not_active Expired - Lifetime
- 1978-08-21 CA CA000309746A patent/CA1121518A/en not_active Expired
- 1978-08-23 GB GB7834251A patent/GB2003661B/en not_active Expired
- 1978-08-24 DE DE19782837028 patent/DE2837028A1/de active Granted
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3183128A (en) * | 1962-06-11 | 1965-05-11 | Fairchild Camera Instr Co | Method of making field-effect transistors |
FR1417848A (fr) * | 1963-12-19 | 1965-11-12 | Hitachi Ltd | Modulateurs-amplificateurs utilisant des dispositifs à substances solides |
US3656031A (en) * | 1970-12-14 | 1972-04-11 | Tektronix Inc | Low noise field effect transistor with channel having subsurface portion of high conductivity |
US3725136A (en) * | 1971-06-01 | 1973-04-03 | Texas Instruments Inc | Junction field effect transistor and method of fabrication |
DE2419019A1 (de) * | 1973-04-20 | 1974-10-31 | Matsushita Electronics Corp | Verfahren zum herstellen eines sperrschichtfeldeffekttransistors |
DE2619550A1 (de) * | 1975-05-12 | 1976-12-02 | Hewlett Packard Co | Halbleiter-bauelement |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102018208456A1 (de) * | 2018-02-02 | 2019-08-08 | Globalfoundries Inc. | Rückseiten-Gate-Einstellschaltungen |
US10386406B1 (en) | 2018-02-02 | 2019-08-20 | Globalfoundries Inc. | Back gate tuning circuits |
DE102018208456B4 (de) | 2018-02-02 | 2023-07-27 | Globalfoundries U.S. Inc. | Rückseiten-Gate-Einstellschaltungen |
Also Published As
Publication number | Publication date |
---|---|
GB2003661A (en) | 1979-03-14 |
CA1121518A (en) | 1982-04-06 |
DE2837028C2 (de) | 1988-09-22 |
JPS5846863B2 (ja) | 1983-10-19 |
GB2003661B (en) | 1982-05-19 |
JPS5435689A (en) | 1979-03-15 |
US4233615A (en) | 1980-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2837028A1 (de) | Integrierte halbleiterschaltung | |
DE4112072C2 (de) | MIS-Transistor mit hoher Stehspannung und Verfahren zu seiner Herstellung | |
DE69030415T2 (de) | Verfahren zur Herstellung eines DMOS Transistors | |
DE112018003362T5 (de) | Oxid-halbleitereinheit und verfahren zur herstellung einer oxid-halbleitereinheit | |
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
DE2711562A1 (de) | Halbleiteranordnung und deren herstellung | |
DE2242026A1 (de) | Mis-feldeffekttransistor | |
DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
DE2326751A1 (de) | Halbleiter-speichervorrichtung und feldeffekttransistor, der fuer die verwendung in dieser vorrichtung geeignet ist | |
DE3816667A1 (de) | Monolithisch integriertes halbleiterelement mit leitfaehigkeit in sperrichtung und verfahren zu seiner herstellung | |
DE3214893A1 (de) | Halbleiteranordnung | |
DE2749607B2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
CH655202A5 (de) | Verfahren zur herstellung einer halbleiteranordnung. | |
DE3440674A1 (de) | Feldeffekt-transistor | |
DE2160462A1 (de) | Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung. | |
DE69729927T2 (de) | Bipolartransistor mit einem nicht homogenen Emitter in einer BICMOS integrierter Schaltung | |
DE3027599A1 (de) | Transistor mit heissen ladungstraegern | |
DE1282796B (de) | Integrierte Halbleiteranordnungen und Verfahren zum Herstellen derselben | |
DE2633569A1 (de) | Transistor mit niedrigem kollektorbahnwiderstand in einer integrierten schaltung, sowie das zugehoerige herstellungsverfahren | |
DE2133976A1 (de) | Halbleiteranordnung, insbesondere mono hthische integrierte Schaltung, und Ver fahren zu deren Herstellung | |
DE3235641A1 (de) | Bipolare logische schaltung | |
DE1764578A1 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Feld-Effekt Transistor und durch dieses Verfahren hergestellte Halbleitervorrichtung | |
DE2403816C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2064084C2 (de) | Planartransistor mit einer Schottky-Sperrschicht-Kontakt bildenden Metallkollektorschicht | |
DE2627922A1 (de) | Halbleiterbauteil |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAP | Request for examination filed | ||
OD | Request for examination | ||
8125 | Change of the main classification |
Ipc: H01L 29/80 |
|
8126 | Change of the secondary classification |
Ipc: H01L 27/04 |
|
8128 | New person/name/address of the agent |
Representative=s name: JUNG, E., DIPL.-CHEM. DR.PHIL. SCHIRDEWAHN, J., DI |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |