DE2836445C2 - Schaltungsanordnung zur Fehlererkennung in Digitalsignalen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Fehlererkennung in Digitalsignalen, deren laufende digitale Summe durch eine entsprechende Codierung

begrenzt ist, durch Feststellen von Oberschreitungen der zulässigen Werte der laufenden digitalen Summe und Abgabe einer Fehlermeldung bei Überschreitungen der zulässigen Werte.

Eine Begrenzung der laufenden digitalen Summe, im folgenden RDS (running digital sum) genannt, kann nur durch Hinzufügen von Redundanz erreicht werden, da bei einem binären Datensignal die Verteilung der Werte »1« und »0« von der Datenquellen abhängt und nicht eingeschränkt werden darf.

Diese Redundanz kann entweder durch Erhöhung der Stufenzahl des Digitalsignals oder durch Erhöhung der Schrittgeschwindigkeit, d.h. Erhöhung der binären Wortlänge, oder auch durch beide Maßnahmen erreicht werden.

Ein Beispiel für die erste Maßnahme, die Erhöhung der Stufenzahl, ist der AMl-Code (alternate mark inversion). Bei diesem pseudoternären Code wird jede zweite »1« des binären Signals als negative »1« des ternären Signals gesendet Damit ist die RDS auf die Werte +1, 0 und —1 beschränkt Beide Maßnahmen werden bei den ternären Blockcodes angewendet Beim 1B/3T-Code z. B. wird ein Codewort aus vier binären Zeichen durch ein Codewort aus drei ternären Zeichen übertragen. Dabei wird die Schrittgeschwindigkeit nur auf drei Viertel und nicht bis auf zwei Drittel wie beim 3B/2T-Code verringert, so daß noch Redundanz für eine geeignete Codierung verfügbar ist

Allein die zweite Maßnahme, die Erhöhung der binären Wortlänge, wird bei den binären Blockcodes angewendet Beim 5B/6B-Code z. B. wird ein Codewort von fünf Bit des redundanzfreien Signals durch ein Codewort von sechs Bit dargestellt. Die Schrittgeschwindigkeit pro Bit erhöht sich damit um 20%. Das Codierungsgesetz kann dabei so gestaltet werden, daß nur sieben verschiedene ÄDS-Werte vorkommen. Betrachtet man die binäre »1« als +1 und die binäre »0« als -1, sind die vorkommenden RDS-Werte -3, -2, -1, 0, 1, 2 und 3. Wenn nun betragsmäßig größere RDSiWerte entstehen, ist das ein Hinweis auf Bitfehler, die durch Störungen oder einen fehlerhaften Zwischenverstärker in das Signal gelangt sind.

Damit ergibt sich bei digitalen Übertragungsstrecken die Möglichkeit, in jedem Zwischenverstärker die Bitfehierrate des Signals zu ermitteln und das Ergebnis auf bekannte Weise einer Endstelle mitzuteilen.

Diese Art der Fehlerüberwachung ist besonders für schnelle digitale Übertragungsstrecken wichtig, da ein Abschalten der Strecke, und damit die Unterbrechung großer Informationsflüsse, zur Fehlerermittlung nicht notwendig ist

Für diese Art der Fehlerermittlung wird im allgemeinen ein digitaler Vorwärts/Rückwärts-Zähler verwendet, der beispielsweise bei positiven Zeichen vorwärts und bei negativen Zeichen rückwärts zählt. Sobald der Zählerstand gesetzte Schranken überschreitet, ist ein Bitfehler erkannt Eine solche Anordnung ist z. B. in der DE-OS 20 30 763 beschrieben.

Der Aufwand an Digitalschaltkreisen für eine solche Anordnung zur digitalen Fehlererkennung ist allerdings beträchtlich. Ein weiterer Nachteil ist die verhältnismäßig hohe Leistungsaufnahme, da bei hohen Übertragungsgeschwindigkeiten, beispielsweise 41 Mbit/s, die Fehlererkennungsschaltung aus Schottky-TTL-Bausteinen aufgebaut sein muß. Die Leistungsaufnahme einer solchen Fehlererkennungsschaltung kann nahezu 1 Watt betragen. Diese Leistung ist aber in ferngespeisten Zwischenverstärkern nur schwer zur Verfügung zu stellen.

Aufgabe der Erfindung ist es deshalb, eine Schaltungsanordnung zur Fehlererkennung der eingangs genannten Art anzugeben, die mit einem geringen Schaltungsaufwand auskommt und eine vergleichsweise geringe Leistungsaufnahme hat

Die Aufgabe wird durch die im ersten Patentanspruch angegebenen Merkmale gelöst
Vorteilhafte Ausgestaltungen der Erfindung ergeben

ίο sich aus den Unteransprüchen und aus der folgenden Beschreibung von Ausführungsbeispielen.
In der Zeichnung zeigt

Fig. 1 ein Prinzipschaltbild der erfindungsgemäßen Anordnung,

is F i g. 2 das Prinzip der analogen Fehlererkennung bei einem binär codierten Digitalsignal,

F i g. 3 ein Ausführungsbeispiel für ein binär codiertes Digitalsignal und
Fig. 4 ein Ausführungsbeispiel für ein ternär codiertes Digitalsignal.

Der analoge Integrator /in Fig. 1 besteht aus dem Verstärker V, der hier als Operationsverstärker ausgebildet ist, und dem Integrationskondensator C1. Ein am Eingang des Integrators anliegendes binär codiertes Digitalsignal U_e bewirkt, daß bei einer binären »1« am Eingang das Signal U, am Ausgang des Integrators um einen bestimmten Betrag positiver wird und daß bei einer binären »0« am Eingang das Signal LJ, am Ausgang des Integrators um denselben Betrag negativer wird (vgl. Fig.2). Wird dem Eingang des Integrators ein ternär codiertes Digitalsignal züge führt, wird bei » + 1« am Eingang das Ausgangssignal positiver, bei»-1« am Eingang negativer und bleibt bei »0« am Eingang gleich.

Das Ausgangssignal U, des Integrators / wird den Komparatoren K1, K 2 zugeführt. Sobald eine Grenzspannung + Ug überschritten oder — U_g unterschritten wird, wobei + U_g bzw. — LJ_g dem analogen Abbild der durch die Codierung des Digitalsignals festgelegten Grenzen der RDS entsprechen, spricht einer der Komparatoren K1 oder K 2 an. Diese Über- oder Unterschreitung bedeutet, daß ein Zeichenfehler aufgetreten ist. Die Fehlerinformation wird über ein ODER-Glied G zu einer Fehlermeldung zusammengefaßt, die am Ausgang des ODER-Gliedes anliegt und nun weiterverarbeitet werden kann. Gleichzeitig wird der Schalter S, der hier symbolisch für eine Begrenzungsschaltung steht, über dem Integrationskondensator C1 so lange geschlossen, bis der Energiebetrag des Fehlerpulses aufgezehrt ist und sich das Signal wieder in den zulässigen Grenzen bewegt. Das heißt, der Schalter 5 wird so lange geschlossen, wie die durch die Verfälschung des Zeichens aufgetretene Überschreitung der Grenzspannung + LJ₁ bzw. — U_g dauern würde.

Wie aus F i g. 2 ersichtlich ist, erfolgt bei einem binär codierten Digitalsignal beim Auftreten eines Fehlers eine zweimalige Überschreitung der Grenzspannung + Ug bzw. - Ug. Es sind dort als Beispiel drei jeweils aus sechs Bit bestehend, eines binären Digitalsignals dargestellt. Die RDS ist hier auf +3 bzw. -3 begrenzt. Das entsprechende analoge Abbild dieser Grenzen der RDS ist die Grenzspannung + Ug bzw. - L^ In Zeile a) der Fig.2 ist die unverfälschte Zeichenfolge und in Zeile b) die mit einem Fehler F beim zweiten Bit des zweiten Codewortes behaftete Zeichenfolge dargestellt. Die durchgezogen". Kurve cdes Diagramms in Fig.2 zeigt den Spannungsverlauf U, am Ausgang des Integrators / der Fig. 1. Infolge des aufgetretenen

Fehlers F würde nach einiger Zeit, die von der Statistik des Signals abhängig ist und irr Ausführungsbeispiel die Dauer von ca. dreißig Bit nicht übersteigt, der zulässige Spannungswert + U_g zum ersten Mal überschritten (gekennzeichnet mit FI). Mit Hilfe des !Comparators K1 und des Schalters 5 (vgl. F i g. 1) wird U, aber auf den Wert + U_g begrenzt. Dasselbe geschieht bei der zweiten Überschreitung F2 (vgl. F i g. 2). Die in F i g. 2 gestrichelt eingezeichnete Kurve a zeigt den Spannungsverlauf bei dem Signal ohne Fehler, die punktierte Kurve b den Spannungsverlauf bei dem Signal mit Fehler und ohne Begrenzung, woraus ersichtlich ist, daß ohne Begrenzung der den ursprünglichen RDS- Werten entsprechende Spannungsverlauf nicht mehr erreicht würde. Man muß nun lediglich noch dafür sorgen, daß der zweimalige Fehlerpuls Fl, F2 lediglich als ein Fehler registriert wird.

F i g. 3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Anordnung für ein binär codiertes Digitalsignal, entsprechend dem in F i g. 2 dargestellten Prinzip.

Der Operationsverstärker V aus F i g. 1 ist hier in Fig.3 als Differenzverstärker ausgebildet, bestehend aus den Transistoren TI und Γ3, den Kollektorimpedanzen 51 bzw. S 2 in den Kollektorzuleitungen von Tl bzw. T3, der Emitterstromquelle 53 in der gemeinsamen Emitterzuleitung der Transistoren T2, T3 und dem die Kollektorimpedanzen verbindenden Kondensator C2. Dieser Kondensator C2 bewirkt, daß die Kollektorimpedanzen 51 und 52 im Frequenzbereich des Leistungsspektrums des codierten Digitalsignals als Konstantstromquellen wirken, für Gleichstrom aber Konstantspannungsquellen darstellen. Der Basis von T2 wird das binär codierte Digitalsignal U_c zugeführt. An der Basis von T3 liegt die Referenzspannung U_r\. Das Potential dieser Referenzspannung liegt in der Mitte zwischen dem Spannungspotential einer binären »1« und einer binären »0« des Digitalsignals. Der Integrationskondensator C1 liegt zwischen den beiden Kollektoren von T2 und T3.

Die Aufgabe der beiden Komparatoren K 1 bzw. K 2 und des Schalters 5 in F i g. 1 übernehmen in F i g. 3 die Schaltungsteile K15 bzw. /C 25. Die Kollektoren der beiden Transistoren Γ6 bzw. Tl von K15 bzw. K 25 sind über die Kollektorwiderstände R 6 bzw. R 7 mit der Betriebsspannungsquelle Ut verbunden. Über die Basis-Emitter-Strecken von Τβ bzw. Tl ist der Kollektor von Γ2 mit T3 bzw. T3 mit T2 verbunden, d.h. die Basis-Emitter-Strecken sind antiparallel über den Integrationskondensator Cl geschaltet Im fehlerfreien Fall bewegt sich die Spannung über dem Integrationskondensator Cl unterhalb der Anlaufspannung der Basis-Emitter-Dioden von Γ6 bzw. Tl. Im Falle einer Über- oder Unterschreitung der zulässigen Grenzen, d.h. nach dem Auftreten eines Fehlers, wird der Transistor T6 oder Tl leitend und es wird am Kollektor von Γ6 oder Tl über das ODER-Glied ein Fehlersignal erzeugt

Wird hohe Genauigkeit und Geschwindigkeit dieses Ansprechens gewünscht, kann es störend wirken, daß die Basis-Emitter-Dioden von Γ6 und Tl keine scharfen Knickspannungen haben und daß infolge der Sättigung dieser Transistoren eine Speicherzeit verursacht wird. Außerdem wird der Integrationskondensator Cl nicht direkt kurzgeschlossen, so daß infolge des dadurch fließenden Kollektorstroms ein Gleichtaktsprung auftreten kann.

In vorteilhafter Weise werden deshalb zwischen Basis und Kollektor der Begrenzungstransistoren T6bzw. Tl die Schottky-Dioden D3 bzw. DA geschaltet. Bei den hier verwendeten npn-Transistoren sind die Schottky-Dioden in Flußrichtung von Basis zu Kollektor geschaltet. Außerdem werden hochohmige Kollektorwiderstände R 6 bzw. R1 (beispielsweise ca. 20 kCl verwendet. Sobald nun ein solcher Begrenzungstransi stör anspricht, wird der überflüssige Basisstrom über die Schottky-Diode abgeführt und der nahezu konstante Basisstrom bewirkt eine konstante Basis-Emitter-Span-

to nung. Der Integrationskondensator Cl wird so direkt über die Schottky-Diode und die Kollektor-Emitter-Strecke des Transistors entladen. Der entsprechende Transistor gelangt nicht in die Sättigung und der kleine Kollektorstrom verursacht praktisch keine Gleichtakt störung.

Die Kollektorimpedanzen 51 bzw. 52 bestehen aus den Transistoren TA bzw. 7"5, den mit der Betriebsspan nung Ub verbundenen Emitterwiderständen RA bzw. RS, den Kollektor-Basis-Widerständen R 3 bzw. RS und den Basisableitwiderständen R 9 bzw. R10.

Zwischen den Basisanschlüssen der beiden Transisto ren TA und TS ist der Kondensator C2 angeordnet, um im Frequenzbereich des codierten Digitalsignals eine hohe Verstärkung, für Gleichspannungen, d. h. für die Frequenz (= 0, aber eine möglichst geringe Verstärkung zu erhalten. In vorteilhafter Weise sind hierzu die Emitterwiderstände R A und R 5 niederohmig (beispiels weise ca. 150Ω) und die über den Kondensator C2 miteinander verbundenen Kollektor-Basis-Widerstände R 3 und R 8 hochohmig (beispielsweise ca. 20 kO ausgeführt

Durch die Einfügung des Kondensators C2 sind die beiden Transistoren TA und TS gleichspannungsmäßig entkoppelt und stellen somit für die Frequenz /=( Konstantspannungsquellen mit dem Innenwiderstanc R A bzw. R S dar. Infolge der geringen Gleichspannungs verstärkung wird der Einfluß von Unsymmetrien auf die Integratoreigenschaften wesentlich verringert Im Fre quenzbereich, in dem das Leistungsspektrum de; codierten Digitalsignals liegt, befinden sich die Baser der beiden Transistoren 7'4 und Γ5 jedoch au gemeinsamem Potential und stellen dann Konstant

Stromquellen mit einem hohen Ausgangswiderstand dar Die Konstantstromquelle 53, die in der gemeinsamer

Emitterzuleitung der beiden Transistoren T2 und 7*3 ir Fig.3 liegt, besteht aus dem Transistor Ti, der Widerständen Al, Λ2 und den Dioden DX, D2. Die Kollektor-Emitter-Strecke des Transistors TX verbin det die Emitter von T2 und 7"3 über den Emitterwider· stand R 1 mit dem Bezugspunkt der Schaltungsanord nung. Die Basis von TX ist über den Widerstand R 22 ai die Betriebsspannung t/* geführt. Die zwischen der Basis von Ti und dem Bezugspunkt der Schaltung angeordnete erste Diode D1 erzeugt die Vorspannung für den Transistor TX und kompensiert den Tempera turgang der Basis-Emitter-Strecke des als Stromquelle geschalteten Transistors TX.

Um den Temperaturkoeffizienten der Knickspan nung der Basis-Emitter-Dioden der Begrenzungstransi stören Γ6 und Tl zu kompensieren und damit eir Ansprechen von 7"6uiid Tl bei steigender Umgebungs temperatur zu verhindern, ist zwischen der Basis de; Transistors TX und dem Bezugspunkt der Schaltung ir Serie zur ersten Diode DX eine zweite Diode DI angeordnet Damit erhält die Emitterstromquelle 53 einen solchen Temperaturkoeffizienten, der bei dei Ausgangsspannung des Integrators den Temperaturkoeffizienten der Begrenzungstransistoren Tb und Tl

berücksichtigt.

Die an den Kollektoren der Begrenzungstransistoren T% oder Tl im Fehlerfall anliegenden Fehlersignale werden über die logische ODER-Schaltung G verknüpft, da es zur Ermittlung der Fehierrate des Digitalsignals belanglos ist, ob es sich um eine Unterschreitung oder eine Überschreitung der maximal zulässigen RDS-Werte handelt, die von einem negativen Fehler (0 statt 1 bei einem binären Signal) oder von einem positiven Fehler (1 statt 0 bei einem binären Signal) herrührte.

Dieser für die Dauer eines Bit am Ausgang der ODER-Schaltung G anliegende Fehlerpuls setzt in F i g. 3 ein Monoflop M mit der Verzögerungszeit ii. Dieses Monoflop Af* ist hier so ausgeführt, daß es erst nach einer Zeit fi + h erneut von einem Fehlerimpuls getriggert werden kann und somit direkt eine, beispielsweise in CMOS-Technik aufgebaute, Auswerteschaltung angesteuert werden kann, so daß vom Ausgang A des Monoflops M die Fehlermeldung mit einer langsamen und leistungssparenden Logikschaltung weiterverarbeitet werden kann.

Die Verzögerungszeit t\ des Monoflops M ist für binär codierte Digitalsignale so lang, daß die von einem Fehler F verursachten Überschreitungen Fl und F2 der Grenzspannung + U_g oder - U_g (vgl. F i g. 2) nur als ein Fehler erkannt und gezählt werden. Die Verzögerungszeit ti hängt damit von der Statistik des Signals und der verwendeten Codierung ab.

Fig.4 zeigt ein Ausführungsbeispiel einer Schaltungsanordnang zur Erkennung von Fehlern in ternär codierten Digitalsignalen. Der Hauptunterschied der hier gezeigten Anordnung gegenüber der in Fig.3 dargestellten besteht darin, daß hier ein kreuzgekoppelter Differenzverstärker verwendet wird. In den gemeinsamen Emitterzuleitungen der beiden Transistoren Γ21 und Γ31 bzw. T22 und 732 liegen die Emitterstromquellen 531 bzw. 532. Diese Konstantstromquellen können entsprechend der oben beschriebenen Stromquelle 53 in Fig.3 ausgestaltet sein. Die Kollektoren von T2i und T22 bzw. von Γ31 und 7*32 sind miteinander verbunden. Die beiden Verbindungspunkte der Kollektorzusammenschlüsse sind durch den Integrationskondensator Ci überbrückt. An die Basis des Transistors Γ21 wird das ternär codierte Digitalsignal U_e\ geführt und an die Basis des Transistors T32 das invertierte ternäre Digitalsignal U_ci. Bei einem ternär codierten Digitalsignal sind die Zeichen +1, 0, — 1 invers zu den Zeichen —1, 0, +1. Die miteinander verbundenen Basen der Transistoren T31 und Γ22 liegen an der Referenzspannung ΙΛ2, die in der Mitte zwischen dem Potential einer »0« und einer » +1« liegt. Die übrigen Schaltungsteile, nämlich die Kollektorimpedanzen 51 und 52, der Kondensator C2, die beiden Vergleichs- und Begrenzungsanordnungen KXS und K 25, das ODER-Glied G und das Monoflop M sind entsprechend der in Fig.3 dargestellten Schaltung angeordnet. Das Monoflop M hat hier die Funktion eines Impulsverlängerers, da bei einem ternär codierten Digitalsignal durch einen aufgetretenen Fehler die RDS bzw. die Grenzwerte + U_g oder — U_g nur einmal überschritten werden.

Die in F i g. 4 für ein ternär codiertes Digitalsignal gezeigte Schaltungsanordnung arbeitet analog der in Fig.3 für ein binär codiertes Digitalsignal gezeigten Anordnung. Bei einer ternären »0« erfolgt keine Ladungs veränderung beim Integrationskondensator.

Hierzu 2 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Schaltungsanordnung zur Fehlererkennung in Digitalsignalen, deren laufende digitale Summe durch eine entsprechende Codierung begrenzt ist, durch Feststellen von Oberschreitungen der zulässigen Werte der laufenden digitalen Summe und Abgabe einer Fehlermeldung bei Oberschreitungen der zulässigen Werte, dadurch gekennzeichnet, daß das Digitalsignal einen aus einem Verstärker (V) und einem Integrationskondensator CCl) bestehenden analogen Integrator (Ij ansteuert, der im Frequenzbereich des Leistungsspenctrums des codierten Digitalsignals hinreichend ideale Eigen- is schatten aufweist, aber eine geringe Gieichspannungsverstärkung hat, daß das Ausgangssigr.al (UJ des Integrators von Vergleichsschailtungen (K 1, K 2) überwacht wird, die ein Fehlersignal abgeben, wenn die Grenzen (+ Ug, - U_g\ die dem analogen Abbild der durch die Codierung festgelegten Grenzen der laufenden digitalen Summe (RDS) entsprechen, überschritten werden und wobei das Ausgangssignal (U,) des Integrators (I) mittels einer Begrenzungsschaltung (S) auf diese Grenzen so lange beschränkt wird, wie eine Überschreitung dieser Grenzen dauern würde.

2. Schaltungsanordnung zur Fehlererkennung in binär codierten Digitalsignalen nach Anspruch 1, dadurch gekennzeichnet, daß der Integrator (I) ein Differenzverstärker ist, mit einem ersten Transistor (T2) und einem zweiten Transistor (73) mit Kollektorimpedanzen (Si, 52), die über einen Kondensator (C2) miteinander in Verbindung stehen, mit einer Emitterstromquelle (S3) in der gemeinsamen Emitterzuleitung und mit dem Integrationskondensator (C 1) zwischen dem Kollekioranschluß des ersten Transistors (T2) und des zweiten Transistors (73), wobei das binär codierte Digitalsignal (U_e) die Basis des ersten Transistors (Tl) ansteuert und an der Basis des zweiten Transistors (T3) eine Referenzspannung (U_r\) anliegt, deren Potential in der Mitte zwischen den Spannungspotentialen liegt, die die beiden binären Zustände des Digitalsignals darstellen.

3. Schaltungsanordnung zur Fehlererkennung in ternär codierten Digitalsignalen nach Anspruch 1, dadurch gekennzeichnet, daß der Integrator (I) ein kreuzgekoppelter Differenzverstärker ist, mit einem ersten Transistorpaar (721, 731) und einem zweiten Transistorpaar (722, 732), wobei jeweils die Kollektoren der ersten Transistoren (T2\, T22) und der zweiten Transistoren (T3i, 732) der beiden Transistorware miteinander verbunden sind und wobei zwischen diesen beiden Verbindungspunkten der Integrationskondensator (CX) angeordnet ist, mit über einen Kondensator (C 2) miteinander in Verbindung stehenden Kollektorimpedanzen (Si, 52) in cer. Zuleitungen zu den genannten Kollektorverbindungspunkten, mit Emitterstromquellen (S'31, 532) in der Emitterzuleitung der beiden Transistorpaare, wobei das ternär codierte Digitalsignal (U_ei) die Basis des ersten Transistors (T2i) eines Transistorpaares ansteuert und das invertierte ternär codierte Digitalsignal (U_ej) Basis des zweiten e>5 Transistors (T32) des anderen Transistorpaares ansteuert und wobei die miteinander verbundenen Basen der beiden anderen Transistoren (731, T22) an einer Referenzspannung (Uri) anliegen, die in der Mitte zwischen dem Nullpotential und dem positiven Spannungspotential des ternär codierten Digitalsignals liegt

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Vergleichsschaltungen (K 1, K 2) und die Begrenzungsschaltung (S) antiparallel über den Integrationskondensator (Ci) geschaltete Basis-Emitter-Strecken von Begrenzungsn-ansistoren (76, T7) mit Koilektorwiderständen (R 6, R 7) sind.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß zwischen Basis und Kollektor der Begrenzungstransistoren (76, T7) Schottky-Dioden (D 3, D 4) geschaltet sind und daß die Kollektorwiderstände (R 6, RT) der Begrenzungstransistoren hochohmig sind.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Kollektorimpedanzen (51, 52) über Emitterwiderstände (R4, RS) Kollektor-Basis-Widerstände (R3, R 8) und Basisableitwiderstände (R 9, R10) gegengekoppelte Transistoren (74, TS) sind, deren Basisanschlüsse über einen Kondensator (C 2) verbunden sind.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Kollektor-Basis-Widerstände (R 3, R 8) hochohmig und die Emitterwiderstände (R 4, R 5) niederohmig sind.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Emitterstromquellen (S3, 53J, 532) einen solchen Temperaturkoeffizienten aufweisen, daß der Temperaturkoeffizient der Basis-Emitter-Strecken der Begrenzungstransistoren (76, 77) kompensiert wird.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Emitterstromquellen (S3, S3i, 532) einen als Stromquelle geschalteten Transistor (Ti) aufweisen, bei dem zwischen der Basis und dem Fußpunkt seines Emitterwiderstandes (R i) eine erste Diode (Di) angeordnet ist, die die Vorspannung erzeugt und den Temperaturkoeffizienten der Basis-Emitter-Strecke des Transistors (Ti) der Emitterstromquellen kompensiert.

10. Schaltungsanordnung nach Anspruch 8 und 9, dadurch gekennzeichnet daß der ersten Diode (D 1) des Transistors (Ti) der Emitterstromquellen (S3, 531, 532) eine zweite Diode (D2) in Serie geschaltet ist.

11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet daß an den Kollektoren der Begrenzungstransistoren (76, 77) ein Fehlersignal bei Überschreitung der zulässigen Grenzen (+ U_g, — U_g) abgenommen wird und über ein ODER-Glied (G) einem Monoflop (M) zugeführt wird, das eine Verzögerungszeit (t\) hat und das in einer Zeit (U + i2), die größer als die Verzögerungszeit ist, nicht wieder triggerbar ist.