DE2825954A1

DE2825954A1 - Digitale zeitmultiplexanlage

Info

Publication number: DE2825954A1
Application number: DE19782825954
Authority: DE
Inventors: Patrick Boutmy; Michel Stutzmann; Jean Walraet
Original assignee: Societe Anonyme de Telecommunications SAT
Current assignee: Societe Anonyme de Telecommunications SAT
Priority date: 1977-07-26
Filing date: 1978-06-14
Publication date: 1979-03-15
Also published as: GB1593848A; DE2825954C2; FR2399163B1; FR2399163A1; US4196315A

Description

Brief vom Blatt A ** Oipl -Ing. G. Schllebs

an das Deutsche Patentamt, München Patentanwalt

Die Erfindung "betrifft eine digitale Zeitmultiplexanlage.

Das Prinzip der digitalen Yerschachtelung (Zeitmultiplex oder Zeitvielfach von PCM-Signalen) ist "bekannt und zum Beispiel in folgenden Artikeln beschrieben: "Experimental 224 Wo/a digital multiplexer-demultiplexer using pulse stuffing synchronization" von FoJoWITT, erschienen in "Bell System Technical Journal", November 1965, Seiten 1843 - 1885, sowie in "Les equipements de multiplexage numerique" von Yvon IViADEG, erschienen in L 'Echo des Recherches, Januar 1973» Seiten 59 - 67. Diese digitale Verschachtelung wird im Zeitvielfach durchgeführt, doho, mehrere digitale Eingangsdaten mit bestimmter Bitrate werden ineinander verschachtelt, so daß sich Ausgangsdaten mit entsprechend erhöhter Bitrate ergeben. Die zugehörigen Demultiplexeinrichtungen führen die entsprechende Umkehroperation durch.

Im Pail eines asynchronen Netzes sind die Taktgeber der verschiedenen Datenquellen voneinander unabhängig. Ein derartiges Netz nennt man plesiosynchron, das heißt, die Taktgeber sind auf die gleiche Nominalfrequenz eingestellt, wobei sich allerdings innerhalb festgelegter Grenzen die jeweilige Frequenz eines Taktgebers ändern kann» Um in einem solchen Netz daher eine Yerschachtelung im Zeitvielfach durchführen zu können, ist es unbedingt notwendig, die von diesen Taktgebern gesteuerten Eingangsdaten untereinander zu synchronisieren. Das üblicherweise verwendete Verfahren besteht darin, die unterschiedlichen Bitraten auf die höchste vorkommende Bitrate abzustimmen, indem man den Signalen mit niedrigeren Bitraten sogenannte Stopf- oder Füllbits hinzufügt. Dieses Verfahren benutzt auch die erfindungsgemäße Zeitmultiplexanlage.

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Brief vom Blatt -fT 6 nipping. G. SchIIebs

an das Deutsche Patentamt, München · Patentanwalt

Um bein Demultiplexvorgang die ursprünglichen Daten wiederzugewinnen, ist es erforderlich, die eingefügten Stopfoder Füllbits zu erkennen und aus dem Datensignal zu entfernen. Daher sind den Stopfbits innerhalb eines Zeit-Vielfachrahmens genau definierte Bitplätze zugewiesen. Ob die Eingangsdaten eines Kanals solche Stopfbits enthalten oder nicht, wird von speziellen Bits, sogenannten Stopfanzeigebits, angezeigt.

Wenn N die Anzahl der zu verschachtelnden plesiosynehronen Eingangsdaten ist, und wenn man ihre Bitrate mit IV

bezeichnet, ergibt sich wegen dieser Stopfbits die Bitrate der Zeitvielfachdaten F > MT_, oder anders ausgedrückt

F₃ = UP₈ (1 +b ) (1 + I ) ,

wobei Q die Anzahl der Datenbits innerhalb eines Rahmens ist, P die Anzahl der verschiedenen Zusatzbits (Rahmenbits, Stopfbits und ggfo Servicebits), wobei dann F. =

ed F die Bitrate der Stopfbits darstellt.

Eine Zeitvielfachanlage ordnet mehreren Datenkanälen einer bestimmten Bitrate einen anderen Kanal einer erhöhten Bitrate zu« Die Bitraten der verschiedenen Datenkanäle sind teilweise durch die nationalen Postvorschriften, teilweise auch durch internationale Vereinbarungen vorgeschrieben.

Um insbesondere den internationalen Anforderungen zu genügen, sind bereits Zeitmultiplexanlagen vorgesehlagen worden (z.B. DAS 24 55 269), die einen Multiplexrahmen nicht nur in Ausgangskanäle mit Bitraten aufspalten können, die den Bitraten der Eingangskanäle entsprechen, sondern auch diesen Multiplexrahmen in Kanäle mit verschiedener Bitrate aufspalten können. So ist es z.Bo

Brief vom Blatt ßf % Πιρι.-lng. G. Schliebe

an das Deutsche Patentamt, München Patentanwalt

"bei der in obengenannter Druckschrift vorgeschlagenen Zeitmultiplexanlage möglich, einen MuItiplexrahmen mit der Bitrate von HO MBit/s nicht nur in 16 Kanäle mit 8 MBit/s aufzuspalten, sondern auch in 4 Kanäle mit 34 MBit/s. Diese Zeitmultiplexanlage ist jedoch nicht in der lage, mehrere Eingangskanäle mit unterschiedlicher Bitrate zu verschachteln, ZoBo Eingangskanäle mit 8 MBit/s und Eingangskanäle mit 34 MBit/s.

Die Erfindung stellt sich daher zur Aufgabe, eine Zeitmultiplexanlage anzugeben, die auch in der Lage ist, plesiosynchrone Eingangsdaten zu verarbeiten, wenn diese mit verschiedenen Bitraten an der Zeitmultiplexanlage eintreffen.

Die Erfindung betrifft demnach eine digitale Zeitmultiplexanlage zum Yersehachteln (Multiplex) einer Anzahl digitaler plesiosynchroner Eingangsdaten mit unterschiedlichen Bitraten, wobei die zweite, höhere Bitrate ein ganzes Vielfaches der ersten, niedrigeren Bitrate beträgt, in digitale Multiplexdaten mit einer dritten Bitrate, die ein ganzes Vielfaches sowohl der ersten als auch der zweiten Bitrate der digitalen Eingangsdaten darstellt, und zum Trennen (Demultiplex) dieser Multiplexdaten in plesiosynchrone Ausgangsdaten mit der ersten bzw. zweiten Bitrate der Eingangsdaten.

Die gestellte Aufgabe löst diese Zeitmultiplexanlage dadurch, daß erste Bitstopfvorrichtungen für die plesiosynchronen Eingangsdaten mit der ersten Bitrate und erste Multiplexeinrichtungen zum Verschachtein und Synchronisieren dieser Eingangsdaten auf die zweite Bitrate vorhanden sind, sowie zweite Bitstopfvorrichtungen und zweite Multiplexeinrichtungen zum weiteren Verschachteln

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Brief vom Blatt *Γ &> Dip! -!ng. G. Schliebs

an das Deutsche Patentamt, München Patentanwalt

und Synchronisieren der bereits verschachtelten und synchronisierten Eingangsdaten der ersten Bitrate mit den plesiosynchronen Eingangsdaten der zweiten Bitrate und daß die zweiten Bitstopfvorrichtungen zwischen den ersten und zweiten Multiplexvorriehtungen eine gemeinsame Speicher- und Bitstopfschaltung enthalten, die alle auf die zweite Bitrate synchronisierten und verschachtelten Eingangsdaten erhält und durch Bitstopfen deren zweite Bitrate leicht erhöht, so daß diese der zweiten Bitrate der plesiosynchronen Eingangssignale nach ihrer Verarbeitung entspricht.

Eine Ausgestaltung der erfindungsgemäßen Lösungsmerkmale ergibt sich aus dem Unteranspruch.

Die erfindungsgemäße Zeitmultiplexanlage kann dann z.B. verschieden zusammengesetzte Eingangsdaten auf eine Bitrate von 34 MBit/s bringen, wenn die plesiosynchronen Eingangsdaten wie folgt zusammengesetzt sind;

16 Eingangskanäle mit 2 MBit/s oder

12 Singangskanäle mit 2 MBit/s und 1 Eingangskanal mit 8 MBit/s oder

8 Eingangskanäle mit 2 MBit/s und 2 Eingangskanäle mit 8 MBit/s oder

4 Eingangskanäle mit 2 MBit/s und 3 Eingangskanäle mit 8 MBit/s.

Die in der erfindungsgemäßen Zeitmultiplexanlage enthaltenen Demultiplexvorrichtungen können dann aus dem 34 MBit/s-Multiplexrahmen die ursprünglichen Datenkanäle wiedergewinnen.

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Brief vom Blatt ST ^J ΠιρΙ -Ing. G. Schliebs

an das Deutsche Patentamt, München Patentanwalt

Geht man von zwei Liultiplexstufen aus, z„B. einer ersten Kultiplexstufe von 8 auf 34 LIBit/s und einer aweiten Multiplexstuf e von 34 auf 140 IüBit/s oder auch von einer ersten iüultiplexstufe von 2 auf 8 wBit/s und einer zweiten Multiplexstufe von 8 auf 34 MBit/s, sind zwei Speicher- und Bitstopfeinheiten vorhanden, die eine zum Abgleich der plesiosynchronen Eingangsdaten mit der ersten 3itrate, 2 oder 8 MBit/s, und die zweite zum Abgleich aller plesiosynchronen Eingangsdaten mit der zweiten Bitrate, 8 oder 34 MBit/s.

Wenn wie hier die Daten des Multiplexrahmens mit der dritten Bitrate, 34 oder 140 LIBit/s, ursprünglich verschiedene Bitraten haben, doh«, wenn sie entweder bereits aus einem ersten Multiplexvorgang auf die zweite Bitrate entspringen oder bereits als plesiosynchrone Eingangsdaten mit der zweiten Bitrate ankommen, ist es außerdem notwendig, die Bitraten dieser ersten und zweiten Datengruppen mit der zweiten Bitrate in den zweiten Bitstopfvorrichtungen abzugleichen. Es ist ebenfalls notwendig, selbst wenn man nur Eingangsdaten mit der ersten Bitrate verschachtelt, die resultierenden Daten mit der zweiten Bitrate mit Stopfbits zu versehen, selbst wenn diese synchron sind, denn wenn P die zweite Bitrate und 3? die dritte Bitrate darstellt, gilt folgender Zusammenhang:

4(1 + P)
Q

Dabei entspricht ]?_α der zweiten Bit rate von 8 MBit/s oder 34 MBit/s, die international festgelegt sind, so daß der Multiplexrahmen mit der dritten Bitrate von 34 oder 140 MBit/e von einem Demultiplexer 8-34 oder 34-140 verarbeitet werden kann.

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Brief vom Blatt <Pf A O DIpI.-Ing. G. Cchllebs

an das Deutsche Patentamt, München Patentanwalt

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Ein Ausführungsbeispiel der erfindungsgemäßen Zeitmultiplexanlage wird nun anhand von Zeichnungen näher erläutert. Es zeigen:

Jig# 1 eine zweistufige, digitale Multiplexeinrichtung gemäß dem Stand der Technik?

Fig» 2 eine zweistufige, digitale Demultiplexeinrichtung gemäß dem Stand der Technik;

Pig. 3 die Zusammensetzung eines Multiplexrahmens mit 34 MBit/s j

Mg«, 4 die Zusammensetzung eines Multiplexrahmens mit

8 MBit/si

Figo 5 eine zweistufige, digitale Multiplexvorrichtung gemäß der Erfindung;

Fig. 6 einen zweistufigen, digitalen Demultiplexer gemaß der Erfindung;

Fig. 7 den Aufbau einer Zeitmultiplexanlage gemäß der Erfindung, die zur Verarbeitung von 16 Kanälen mit der ersten Bitrate von 2 MBit/s ausgelegt ist;

Fig. 8 den Aufbau einer erfindungsgemäßen Zeitmultiplexanlage, die zur Verarbeitung von 8 Kanälen mit der ersten Bit rate von 2 IvIBi t/s und 2 Kanälen mit der zweiten Bitrate von 8 MBit/s ausgelegt ist.

Figo 1 zeigt eine zweistufige digitale Multiplexeinrichtung gemäß dem Stand der Technik. 1_Q bis 1^c bezeichnen sechzehn digitale Eingangskanäle mit einer Bitrate von

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Brief vom Blatt >6Γ 1Ί Olpl.-lrg. O. fchliebs

an das Deutsche Patentamt, München Patentanwalt

2,048 MBit/s» In der ersten Multiplexstufe I sind sie mit einer Schaltung zur Impulsformung und zur Gewinnung des Taktsignals verbunden, die mit 2_Q Ms 2_1t- bezeichnet ist» Diese Schaltungen weisen jeweils zwei Ausgänge auf, der eine Ausgang zur Abgabe der Dateninformation und der andere Ausgang zur Abgabe des Taktsignals. Diese Schaltungen werden im folgenden auch als Eingangsverbinder bezeichnet und können in bekannter Weise einen Binärkodierer enthalten« Jeder der Eingangsverbinder 2q bis 2^₁-ist mit einer Speicher- und Bitstopfschaltung 3_Q bis S₁c verbundene

lediglich die Schaltung 3q ist in Pig. 1 im Detail dargestellt. Sie enthält einen Zwischenspeicher 3Oq, der über einen Schreibeingang 30Oq verfügt, der seinerseits mit demjenigen Ausgang des Eingangsverbinders 2q verbunden ist, der die Dateninformation übermittelt. Außerdem besitzt der Speicher 30_Q einen Schreibsteuereingang 301_Q, der mit demjenigen Ausgang des Eingangsverbinders 2_Q verbunden ist, der das Taktsignal überträgt. Der Zwischenspeicher 3Oq enthält außerdem einen Leseausgang 302q und einen lesesteuereingang 3O3q, wobei letzterer über eine lesesteuerschaltung 31_Q ein Taktsignal von einem Zeitgeber 7_n -ζ erhalte Die leseadressen- und Schreibadressenausgänge des Zwischenspeichers 30_Q sind mit einer Phasenvergleichsschaltung 32q verbunden, wobei der Ausgang der letzteren Schaltung mit einer Stopfsteuerschaltung 33q verbunden ist. Diese Stopfsteuerschaltung ist mit dem Taktgeber 7_Q , verknüpft, der sie über einen Eingang 304_Q mit einem Stopfsteuersignal beschickt. Der Taktgeber 7q *, ist ebenfalls mit der lesesteuerschaltung 31 q verbunden, letztere erhält über ihren Eingang 3O3_O vom Taktgeber 7_n ^ ein lesesteuersignal. Der leseausgang des Zwischenspeichers 30_Q ist mit einer Stopfbiteinfügeschaltung 34₀ verbunden, die entsprechend den Befehlen

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Brief vom Blatt <3Ί" Λ*Κ, Olpl.-Ing. H. f-cfilleb*

an das Deutsche Patentamt, München Patentanwalt

der Stopfst euer schaltung 33q Stopfbits einfügen kann.

Die Informationsausgangskanäle, wie z„Bo 302_Q, der Speicher- und Stopfvorrichtungen 3_Q bis 3., sind mit den Eingängen eines Multiplexers 4_n , verbunden, der ebenfalls vom !Taktgeber 7q , gesteuert wird. Der einzige Ausgang dieses Multiplexers ist mit einer Kodier schaltung 5_Q ■* verbunden. Die Multiplexer 4_Q -, 4* _?, 4_Q ^, und 4-J₂-Ik sind JBarallel-Serien-Wandler, insbesondere als Schieberegister ausgebildet, die die zu verschachtelt en Daten mit der ersten Bitrate parallel erhalten und mit der zweiten Bitrate seriell abgeben} hier wird auch, zu Beginn jedes Rahmens ein Rahmenbit eingefügt. Jeder Multiplexer erhält außerdem vom Taktgeber 7_n ^ das Synchronisationssignal entsprechend 2 MBit/s und das Synchronisationssignal entsprechend 8 MBit/s.

Am Ausgang der ersten Multiplexstufe befinden sich die Kodierschaltungen 5_Q ,, 5λ γ, 5g -j ^ und 5₁₂ 15» ^die ^ folgenden auch als Ausgangsverbinder bezeichnet werden. In bekannter Weise können diese Schaltungen einen Binärkodierer enthalten. Von diesen Ausgangsνerbindern gehen die vier Datenleitungen 6_Q ,, 6, „, 6g ^ und 6-j₂ 15 ^a^» auf denen die Informationsdaten mit der zweiten Bitrate von 8 MBit/s übertragen werden.

Diese Ausgangsleitungen der ersten Multiplexstufe I sind mit Eingangsverbindern 12_Q bis 12, der zweiten Multiplexstuf e II verbunden. Diese zweite Multiplexstufe ist im ganzen vergleichbar mit der ersten Multiplexstufe I, mit der einzigen Ausnahme, daß hier lediglich vier Eingangska.näle verschachtelt werden, und daß ein einziger Ausgangskanal mit der dritten Bitrate abgeht. Die zweite Multiplexstufe II enthält ebenfalls Speicher- und Bitstopfeinrichtungen 13_O bis 13^, einen Multiplexer 14,

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^Brief vom Blatt lf£ /tß Olpl.-Ifg. M. &chllebs

an das Deutsche Patentamt, München Patentanwalt

einen Ausgangsverbinder 15 und einen Taktgeber 17» Die Ausgangsleitung 16 überträgt die verschachtelten Informationen mit äer dritten Bitrate von 34 MBit/s.

In Figo 2 ist ein zweistufiger, digitaler Demultiplexer gemäß dem Stand der Technik dargestellt. Eine Eingangsleitung 20 (entsprechend der Ausgangsleitung 16 von Figo 1), die einen Multiplexrahmen mit der dritten Bitrate von 34 MBit/s "befördert, ist in der ersten Demultiplexstufe I* mit einem Eingangsverbinder 21 verbunden, an dessen Ausgängen man die Informationsdaten bzw. das Taktsignal erhält. Der Ausgang des Eingangsverbinders 21 ist auch mit einer Erkennungsschaltung 24 verbunden, die das Rahmenbit erkennt und einen Taktgeber 27 entsprechend synchronisiert. Die Informationsdaten werden einem Demultiplexer 22 zugeführt, der über vier Ausgänge 22_Q bis 22, verfügt, und das Taktsignal gelangt ebenfalls zum Taktgeber 27. Jeder Ausgang des Demultiplexers 22 ist mit einer Schaltung 23q bis 23·* verbunden, die zur Entfernung der beim MuItiplexvorgang eingeführten Stopfbits dient.

Lediglich die Schaltung 23₀ ist in Fig. 2 im Detail dargestellt. Sie enthält einen Zwischenspeicher 230_Q, der einen Schreibeingang 2300_Q besitzt, und der mit dem Ausgang 22q des Demultiplexers 22 verbunden ist; außerdem hat der Zwischenspeicher 230_Q einen Schreibsteuerungseingang 2301_Q, der über eine Schreibsteuerschaltung 231₀ mit dem Taktgeber 27 verbunden ist. Die Schreibsteuerungsschaltung 231₀ erhält einen Befehl zur Entfernung der Stopfbits von einer Schaltung 234_Q, die die Stopfanzeigebits erkennt und mit einem Eingang 2300_Q verbunden ist, der über einen Eingang 2304_Q von einem Taktgeber 27 ein Signal erhält, das die Adresse der Stopfanzeigebits angibt. Der Zwischenspeicher 230_Q enthält einen Leseausgang 2302_Q und einen Lesestsuereingang 2303q.

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Brief vom Blatt ^5" Λ I/- Ulpl.-lng. G. Schliefe

an das Deutsche Patentamt, München Patentanwalt

Die Schreib- und leseadressenausgänge Zwischenspeichers 23Oq sind mit einer Phasenvergleichsschaltung 232_Q verbunden, und der Ausgang der letzteren ist mit einer Schaltung 233₀ verbunden, die einen Tiefpaß und einen spannungsgesteuerten Quarzoszillator enthält. Der Ausgang dieses Oszillators steuert das Lesen des Zwischenspeichers 230_Q.

Die Informationsausgänge, wie z.B. 2302_Q, der Schaltungen 23₀ bis 23,» die zur Entfernung der Püllbits vorgesehen sind, sind mit Ausgangsverbindern 25q bis 25·* verbunden, wobei letztere von jedem der spannungsgesteuerten Oszillatoren 233q bis 233* ein Taktsignal entsprechend 8 MBit/s erhalten^und zwar über einen Ausgang wie ZoB. 23O3q. Von diesen Ausgangsverbindern gehen digitale Kanäle 26q bis 26, ab, die die auf ihnen laufenden Informationen mit einer Bitrate von 8 MBit/s übertragen.

Diese Ausgangsleitungen der ersten Demultiplexstufe I¹ sind mit Eingangsverbindern 41₀ * bis 4I₁₂ 15 ^er zweiten Demultiplexstufe II' verbundene Diese zweite Demul- tiplexstufe ist mit der ersten Demultiplexstufe I¹ vollkommen vergleichbar, mit der Ausnahme, daß hier vier Kanäle in 16 Kanäle aufgespalten werden, wogegen in der ersten Demultiplexstufe ein einziger Kanal in vier Kanäle aufgespalten wurde. Die zweite Demultiplexstufe enthält außer den Eingangsverbindern 41_Q 3» 4-1 ^ 7» 41g -j-j und 4I₁2 .je vier Demultiplexer 42_Q y 42^ ^m 42_g ^, 42₁₂ ^ sowie sechzehn Schaltungen 43₀ "bis 43-jc zur Abtrennung von Stopfbits, sowie sechzehn Ausgangsverbinder 45_O ^^ia 45.J j-. Die Informationen auf den Ausgängen 46_Q bis 46^

dieser Ausgangsverbinder weisen eine Bitrate von 2 MBit/s auf.

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Brief vom Blatt K /\ ζ Dlpl.-Ir.g. G. Schltebs

an äas Deutsche Patentamt, München. Patentanwalt

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Taktgeber 47_Q ^y 47^ γ, 47₈ ^, 47-,_{2 15} steuern, die Demultiplexer und die Speicherschaltungen sowie die Schaltungen zur Abtrennung der StopfMts.

Bevor der Aufbau des Multiplexers und des Demultiplexers gemäß der Erfindung erläutert wird, soll im folgenden, zunächst der Aufbau eines Multiplexrahmens mit 8 MBit/s und 34 MBit/s erläutert werden, um die Punktion der erfindungsgemäßen Zeitmultiplexanlage besser verständlich werden zu lasseno

Pig. 3 zeigt den Aufbau eines Multiplexrahmens mit der Bitrate von 34 MBit/s. Dieser Rahmen, besteht aus 1536 Bits, die in vier Gruppen von jeweils 384 Bits aufgeteilt sind ο Jede Gruppe außer der ersten fängt mit vier Bits (IJ) an, die als Stopf anzeigebits dienen,, Die Stopf bits (J), sofern vorhanden, belegen die vier auf die Stopfanzeigebits folgenden Bitplätze in der vierten Gruppe. Die Rahmenbits sind auf den ersten zehn Bitplätzen der ersten Gruppe untergebracht ο Sie werden von zwei Service—Bits gefolgt (Bd). aus dieser Anordnung kann man erkennen, daß ein bestimmtes Bit dieses Rahmens mit 1536 Bits durch eine Dreifachadresse gekennzeichnet werden kann; der erste Adressenteil ist der Rest, der sich aus einer Division der Gesamtanzahl der Bits (0 bis 1535) durch die Zahl 4 ergibt, der zweite Adressenteil ist der Rest, der sich aus einer Division des Quotienten der vorhergehenden Division durch 96 ergibt, und der dritte Adressenteil ist derjenige Rest, der sich durch eine Division des Quotienten der vorhergehenden Division durch 4 ergibt. Wenn man z.B. das erste Stopfbit des Rahmens nimmt, das die Bit-Nr. 1156 trägt, so erhält man:

1156 = 4 x 289 + 0

289 = 96 χ 3 +1 3=4x0 + 3,

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Brief vom Blatt ¥5 ^b Dlpl.-Ir.g. G. Schllebe

an das Deut sehe Patentamt, München Patentanwalt

Hieraus erhält man die Adressenteile O, 1 und 3. Damit

ist festgelegt, daß es sich hier um das erste Eit der

zweiten Bitgruppe von jeweils vier Bits innerhalb der dritten Gruppe tor 384 Bits handelt.

?igo 4 stellt den Aufbau eines Ivluitiplexrahmens mit einer Bitrate von δ IüSit/s dar. Der Rahmen besteht aus 848 Bits, die in vier Gruppen mit jeweils 212 Bits aufgeteilt sind, wobei ,jede Gruppe außer der ersten mit vier Stopfanseigebita !'ItJj beginnt. Die Stopf bits selbst (J), sofern vorhanden, belegen diejenigen vier Bitplätze, die den Stopfanzeigebits in der vierten Gruppe folgen. Die Sahmenbits belegen die ersten zehn Plätze der ersten Grup-ρβο Sie werden gefolgt von zwei Servicebits (BS). Man sieht, daß auch hier ein bestimmtes Bit innerhalb des Rahmens von 848 Bit durch eine dreifache Adresse gekennzeichnet v/erden kann. Diese Adresse erhält man durch den Rest der Division der Sesamtanzahl der Bits durch vier, durch den Sest der Division des erhaltenen Quotienten durch 53» "dzv/. durch den Hest der !Division des letzten Quotienten durch 4. Venn. Juan z.B. das erste Stopfbit als Beispiel nimmt, das die laufende ITr„ 640 innerhalb des Rahmens belegt, ergibt sich!

640 = 4 χ 160 + 0 160 = 53 x 3 +1 3=4x0 +3

Me Adressen des ersten Stopfbits sind damit die gleichen innerhalb eines Sahmens mit 1536 Bits (34 MBit/s) und innerhalb eines Rahmens von 848 Bits (8IvIBit/s).

Fig. 5 zeigt den Llultiplexer der erfindungsgemäßen Zeitmuitiplexanlage. Im unterschied zu dem unter Pig. 1 und cesohriebenen llultiplexer gemäß dem Stand der Technik

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Brief vom Blatt }r%i Λτ Dipl.-Ir.g. C. Schliebs

an das Deutsche Patentamt, München Patentanwalt

sind hier nicht nur acht Eingangskanäle mit einer Bitrate von 2,048 MBit/s vorgesehen (1q bis 1₇), sondern es sind auch zwei Eingangskanäle mit einer Bitrate von 8 MBit/s vorgesehen (11g und 11J. Die acht Singangskanale 1q bis I₇ mit 2,048 KBit/s sind wie in Pig. 1 dargestellt mit Schaltungsketten verbunden, die im einzelnen Impulsformer- und Taktgewinnungsschaltungen 2q bis 2₇, Speicher- und Stopfbitschaltungen 3q bis 3₇ und zwei Multiplexer Aq .;. und Α-* η enthalten. Die swei Eingangskanäle 11p und ü 11_ mit 8 ÄlBit/s sind axt Impulsformer- und !aktgewinnungsschaltungen 12p und 12^, sowie mit Speicher- und Stopfbitschaltungen 13₂ una 13^ verbunden.

Die Ausgänge der Multiplexer 4_Λ , und 4, _n sind mit einer Speicher- und Bitstopfschaltung 13 verbunden= Die Ausgänge dieser Bitstopfvorrichtungen 13, 1 3o und 13·? schließlich sind mit einem Multiplexer 14 verbunden. Der Ausgang des Iviultiplexers 14 ist über nicht dargestellte Kodierschaltungen mit einer digitalen Ausgangsleitung 16 mit 34 MBit/s verbunden =

Die Bitstopfvorrichtungen 3q bis 3₇ werden von einer Steuereinheit 7 gesteuert und die Bitstopfeinrichtungen 13, 13p und 13^ von einer Steuereinheit 17*.

Die Steuereinheit 7 verfügt über einen Taktgeber 70 mit einer Frequenz von 8,448 LZHz, einen Eins-dividiert-durch-Yier-Teiler 71, einen Eins-dividiert-aurch-Dreiundfünfzig-Teiler 72 und einen lins-dividiert-duch-Yier-Teiler 73, die Taktirapulse zur Verfügung stellen, die einem Bitwort von vier Bits, einer Gruppe innerhalb eines Rahmens (Unterrahmen) und einem Rahmen entsprechen. Die Signale mit der Bitwortfrequenz, der Gruppenfrequenz und der Hahmenfrequenz werden an eine Adressensehaltung 75 gegeben,

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Brief vom Blatt ^T^I^ Dipl.-Ir.g. C. Schlfeb«

-an das iieutselie Patsntann;, München Patentanwalt

die an ihrem ausgang 750 über Anschlüsse 3G3_Q der Bitstopf-■7crräch.iung 3,-. iissebefehle zuführt, .Außerdem gibt die .^äress anschaltung 75 an Ausgängen 753, 754 die Adressen innerhalb eines Rahmens der Rahmenbits und der dervice- o bits ab j -ä.Ii« sie Adressenschaitung 75 gibt immer dann pin signal an den Anschlüssen 753 oder 754 ab, wenn die lüOüientane Position des Liultiplexrahmsns einem Rahmenbit eäsr einem Servicebit entspricht. Außerdem gibt die Adress ens ehaltung 75 an. einen Ausgang 752 ein Signal ab, wenn

'i "j die ruoiEsntane Position des Elultiplexrahciens einem Rahmenbit oder eiiisBi Üervicebit entspricht, das in den Rahmen eingefugt werden muß^ dchlieiilich verfugt die Adressenschaitung 75 noch über einen Anschluß 751, der dann akti"/iert 7/irö, wenn die momentane Position des Rahmens ei-

■; ~- nein Stopfanseigebit entspricht»

751 ist iriit Anschlüssen wie z.B. 304q zur

i'r eigabe von iJtopfbits verbund en; der AnschluiE 752 ist rait eingangs tor en. 41 el es Multiplexers Aq ■? verbunden, um die Datenübertragung während der Einfügung von Hahmenbits oder Servicebits zu unterbinden, und die Anschlüsse 753 und 754 sind mit den !.lultiplexern 4_r, ·, und 4., ₇ verbund en, um die Einfügung dieser 2its durchzuführen.

L'ia oteuersciialtung 17 enthält einen Taktgeber 170 mit einer Prequsns von 54,568 MEz₃ einen Sins-durch—Vier-Tailsr 171, einen Eins-durch-oechsundneunzig--Teiler 172 und einen Eins-aurch—Tier-iPeiler 173, die Taktimpulse abgeben, die der !Frequenz eines Wortes von vier Bits entsprechen, bs;v. der 3"requens einer Gruppe (lint err ahmen) bz^T.7, der Frequenz eines Rahmens. Diese lYortfrequen

'u ζ en, Grruppenfrequensen und Rahmeni'requenzen werden an

eine Aäress anschaltung 175 getgslaerii die über einen Ausgang 1750 und über .tuischiüsse wie 1303 oder 13052

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Brief vom Blatt J8" Ί3 Dipl.-Ir.g. C. Sdiliebe

an das E-eutsche Patentamt, Künehen Patentanwalt

Bitstopfvorrichtungen 13 oder 13₂ Lesebefehle abgibt, und über ihre Ausgänge 1753, 1754 die Adressen der Rahmenbits und der Servicebits innerhalb eines Hahmens abgibt. Die Adressenschaltung 175 gibt daher ein Signal über einen der Anschlüsse 1753, 1754 ab, wenn die momentane Position des ivlultiplexrahmens einem Rahmenbit oder einem Servicebit entspricht. Außerdem gibt die Adressenschaltung über einen Anschluß 1752 ein Signal ab, wenn die momentane Position des iiultiplexrahmens einem Rahmenbit oder einem Servicebit entspricht, ue. diese in den Rahmen einzufügen. Schließlich gibt die Adressenschaltung 175 über einen Anschluß 1751 ein Signal ab, wenn die momentane Position des iviultiplexrahmens den Stopfanzeigebits entspricht.

Oer Anschluß 1751 ist mit Anschlüssen wie z.B. 1304 und 13O4₂ zur freigäbe des 6topfvorgangs verbunden; der Anschluß 1752 ist mit i'oren wie z.B« 141 des Multiplexers 14 verbunden, um während der Einfügung von Rahmenbits oder Servicebits die Datenübertragung zu unterbinden, und die Anschlüsse 1753 und 1754 sind mit dem Multiplexer 14 verbunden, um die Einfügung dieser Bits zu bewirken. Die Jiitstopfvorrichtungen 13, 13₂ ^U-&Q I3₅%alten die gleichen Signale vom Taktgeber 17 und geben abgeglichene Unterrahmen der gleichen Art mit 8 MBit/s an den Multiplexer 14. Babei ermöglicht die Bitstopfschaltung 13 die gleichzeitige Abgleichung von zwei Kanälen mit 8 MBit/s, die synchron sind, während die Bitstopfschaltungen wie z.B. 13p nur einen einzigen Kanal mit 8 MBit/s zur Verfugung stellen. Im Falle der Verschachtelung von 16 Kanälen mit 2 MBit/s sind die Bitstopfschaltungen wie z.B.

13p nicht vorhanden, dafür werden die vier Eingänge 13000 bis 13003 und die vier Ausgänge 13020 bis 13023 der Bitstopfschaltung 13 benutzt.

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^{Brief vom} Blatt ή& ^t) _DIpI .,_rg

^a" das Deutsche Patentamt, München Patentanwalt

Flg. 6 zeigt die "beiden Demultiplexstufen der erfindungsgemäßen Zeitmultiplexanlage.» Dargestellt ist ein Eingangskanal 20 mit 34 MBit/s, eine Schaltung 21 zur Impulsformung und zur Gewinnung des Taktes, ein Demultiplexer 22 und eine Schaltung 24 zur Y/iederauffindung der Rahmenbits < >

3er Taktausgang der Schaltung 21 ersetzt den Taktgeber einer Steuerschaltung 27. Dieser ist ähnlich aufgebaut "■vie die Steuerschaltung 17 unä verfügt über einen Einsdurch-Vier-Teiler 271, einen üins-üureh-Sechsundneunzig-Teiler 272, einen Eins-durcn-Vier-Teiler 272 und eine Adressenschaitung 275· jjie Anschlüsse 275^ uno 2751 entsprechen den Anschlüssen 1750 mid 1751. Der Anschluß 2750 ist r:ii"G eiiieiij Einschrei'osteue t'u:i;'sansclilu3 2301 _r verbunüsn, und aer ^nschiuS 2751 ist mit eineru Anschluß 2q verbund en, der zur "7iederauffinoung der Stopf bits dient, um im empfangenen üicnal alle diejenigen Bits zu unterdrücken, die beim üultiplexvorgang eingefügt wurden, wobei die Adressen dieser Bits am Anschluß 2751 der Adressenschaltung 275 abgegeben werden.

Ah Ausgang der Schaltungen zur Abspaltung der Stopfbits 23q und 23-1 werden Ausgangsinformationen mit 8 MBit/s abgegeben, die in der nächsten Demultiplexstufe noch weiter aufgespalten werden müssen, während am Ausgang der Schaltungen zur Abspaltung der Stopfbits 23p und 23, ebenfalls Ausgangsinformationen mit & LBit/s abgegeben werden, die aber nicht mehr die zweite Demultiplexstufe durchlaufen müssen, da sie bereits ihre Ausgangsbitrate besitzen. Ein spannungsgesteuerter Oszillator 233q der Schaltung 23_O zur Abspaltung der Stopfbits ersetzt den Taktgeber einer Steuereinheit 47_n ,, und der spannungsgesteuerte Oszillator 233.. der Schaltung 23-j zur Abspaltung der Stopf bits ersetzt den Oszillator einer Steuereinheit 47. η»

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^Brief vom Blatt 2J&* 2 1 Plpl.-Ing. <?. S-ällebs

an das Deutsche Patentamt, München Patentanwalt

Diese beiden Steuereinheiten entsprechen der Steuereinheit 7 in Pig. 5· Die beiden Steuereinheiten 47^ , und 47* η sind identisch und werden im folgenden beschrieben, wobei die Indices weggelassen sind.

Die Steuereinheit 47 enthält einen Eins-zu-Vier-Ieiler 471, einen Eins-zurDreiundfünfzig-Ieiler 472 und einen Eins-zu— Vier-Seiler 473» sowie eine Adressenschaltung 475· Die Anschlüsse 4750 und 4751 entsprechen den Anschlüssen 750 und 751 der Steuereinheit 7. Der Anschluß 4750 ist mit einem Anschluß zur Lesesteuerung 4301 _Q verbunden, und der Anschluß 4751 ist mit einem Anschluß 4304₀ verbunden, der zur Wiedererkennung der Stopfbits dient, um im empfangenen Multiplexrahmen die vorher eingefügten Stopfbits zu unterdrücken. Dabei werden am Anschluß 4751 die Adressen dieser Bits zur Verfügung gestellt.

Die Ausgänge der Schaltungen 43₀ ^i³ 43^ zur Abspaltung der Stopfbits sind mit Ausgangsverbindern 45₀ "bis 45γ verbunden, wobei diese Ausgangsverbinder von jedem spannungsgesteuerten Oszillator wie z.B. 433q ein Taktsignal mit der Frequenz 2,048 MHz empfangen. Von den Ausgangsverbindern 45₀ "bis 45₇ gehen Ausgangskanäle mit einer Bitrate von 2,048 MBit/s ab, nämlich 46_Q bis 46„. Die Schaltungen 23p und 2 3, zur Abspaltung der Stopfbits sind mit Ausgangsverbinderη 55p und 55, verbunden, von wo aus die Ausgangskanäle mit einer Bitrate von 8 MBit/s ausgehen, nämlich 56₂ und 56* ·

Wie in Fig. 7 dargestellt ist, sind die Schaltkreise 23j_, 42_4i, _4i+3 und 47_4i, _4i+5 (i E ίΟ,Ζ] ) in jeweils einer Baugruppe 80. zusammengefaßt« Die vier Kanäle zu 8 MBit/s, die mit Stopfbits versehen wurden, gelangen von der Speicher- und Bitstopfschaltung 13 zum Multiplexer 14, wobei sie über Anschlüsse der Baugruppen 80_± verlaufen. So wird

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Brief vom Blatt 2&C *■ *· IMpi.-lng. G. rfohliebs

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z.B. der Ausgang 13020 der Schaltung 13 mit einem Anschluß 80Oq der Baugruppe 8Oq verbunden, und ein Anschluß 810_Q derselben Baugruppe ist mit einem Anschluß H10_Q des Multiplexers 14 verbunden, wobei die Baugruppe 80_Q lediglich eine einfache Verbindung zwischen den beiden Anschlüssen 800_Q und 81O₀ aufweist.

In Figo 8 dargestellt sind die Schaltungen 12., 13-, 23. und 55 .j ( j E Γ^', Β] )» ebenfalls auf einer einzigen Baueinheit 81. gruppiert. Eine solche Baugruppe ist innerhalb eines iiultiplexer-Demultiplexers von 8 MBit/s auf 34 MBit/s insgesamt in vier Exemplaren vorhanden. Um eine Gruppe von vier Kanälen mit 2 kBit/s durch einen Kanal mit 8 LIBit/s zu ersetzen, genügt es, eine der Baugruppen 80. gegen eine der Baugruppen 81. (i = j) auszutauschen. Biese beiden Baugruppen haben dieselben Verbindungen mit den Schaltungen 14, 17, 22 und 27. Allerdings werden die Signale auf den Ausgängen 1750 und 1751 der Steuerschaltung 17 auf der Baugruppe 80. nicht verwendet.

Palis eine der Baugruppen 81. verwendet wird, ist die Verbindung zwischen dem Anschluß 13020 + j der Speicher- und Bitstopfschaltung 13 und dem Anschluß 1410. des Multiplexers 14 unterbrochen. Dagegen wird über die Baugruppe 81 der Anschlußpunkt 810. mit dem Ausgang 1302. der Schaltung 13- verbunden. Dadiirch erhält auch der Multiplexer 14 auf seinem Eingang I4IO. einen abgeglichenen Informationskanal mit 8 LIBit/s vom Eingangskanal 11..

Beim Demultiplexvorgang gelangen die Signale, die die Schaltung 2.3. verlassen, über einen Ausgangsverbinder 554 auf Ausgangsleitungen 56^* Daraus ergibt sich, daß nach Entfernung der Stopf bits an öerx Kanälen mit der Bitrate 8 MBit/s kein Leniultiplexvorgang mehr vorgenommen wird.

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Leerseite

Claims

Dipl.-lnq. G. Schliebs ⁶¹ Darmstadt ciaudiusweg i7a

¹V *· Telefon (06151) 46753

Patentanwalt Postscheckkonto: Frankfurt a. M. 111157-606

Bankverbindung: Deutsche Bank AG., Darmstadt

Konto-Nr. 461 434 Γ Patentanwalt Dipl.-Ing. Schliebs, Claudiusweg 17A, 61 Darmstadt ~l Telegramme: inventron

An das ^

Deutsche Patentamt
Zweibrückenstraße 12

München 2

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Ihr Zeichen Ihr Schreiben Mein Zeichen Jk 3^9 hl ^Ta3 J' ^· «ÜHi

Betrifft: Patentanmeldung

Anmelder: Societe Anonyme de Telecommunications, Paris (!Prankreich)

Digitale Zeitmultiplexanlage

Patentansprüche

Digitale Zeitmultiplexanlage zum Verschachtein (Multiplex) einer Anzahl digitaler plesiosynchroner Eingangsdaten mit unterschiedlichen Bitraten, wobei die zweite, höhere Bitrate ein ganzes Vielfaches der ersten, niedrigeren Bitrate MIdet, in digitale IvIuItiplexdaten mit einer dritten Bitrate, die ein ganzes Vielfaches sowohl der ersten als auch der zweiten Bitrate der digitalen Eingangsdaten darstellt, und zum Trennen (Demultiplex) die ser Multiplexdaten in plesiosynchrone Ausgangsdaten mit der ersten bzw. zweiten Bitrate der Eingangsdaten, dadurch gekennzeichnet, daß erste Bitstopfvorrichtungen (3q bis 3₇) für die plesiosynchronen Eingangsdaten mit der ersten Bitrate und erste Multiplex einrichtung en (4_n ·* - 4>. n) zum

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Für das Auftragsverhältnis gilt die Gebührenordnung der Deutschen Patentanwaltskammer · Gerichtsstand für Leistung und Zahlung: Darmstadt

Gespräche am Fernsprecher haben keine rechtsverbindliche Wirkung!

ORIGINAL INSPECTED

^{Brief vom} Blatt 2 _Dip, ._{Ing G Sch|ieb8}

an das !Deutsche Patentamt, München Patentanwalt -

Verschachteln und Synchronisieren dieser Eingangsdaten auf die zweite Bitrate vorhanden sind, sowie zweite Bitstopfvorrichtungen (13, 13₂» 13^) und zweite I-ultiplexeinrichtungen (14) zum weiteren "Verschachteln und Synchronisieren der bereits verschachtelten und synchronisierten Eingangsdaten der ersten Bitrate mit den plesiosynchronen Eingangsdaten der zweiten Bitrate, und daß die zweiten Bitstopfvorrichtungen (13, 13o, 13·?) zwischen den ersten (4_ - 4. „) <- j υ, y η- j 1

und zweiten (14) Multiplexvorrichtungen eine gemeinsame Speicher- und Bitstopfschaltung (13) enthalten, die alle auf die zweite Bitrate synchronisierten und verschachtelten Eingangsdaten erhält und durch Bitstopfen deren zweite Bitrate leicht erhöht, so daß diese der zweiten Bitrate der plesiosynchronen Eingangssignale nach ihrer Verarbeitung entspricht₀
2. Digitale Zeitmultiplexanlage nach Anspruch 1, mit einem Demultiplexer (22) in der ersten Demultiplexstufe zum Auftrennen der Äusgangsdaten (Multiplexrahmen) mit der dritten Bitrate in mehrere synchrone Ausgangsdaten mit der zweiten Bitrate, mit ersten Schaltungen (23₀ - 23,) zur Abspaltung der Stopfbits aus diesen Ausgangsdaten mit der zweiten Bitrate und damit zum Übergang von synchronen zu plesiosynchronen Ausgangsdaten mit der zweiten Bitrate, mit einem zweiten Demultiplexer (42_Q , - 42. η) zur Aufspaltung eines Teils dieser plesiosynchronen Ausgangsdaten in synchrone Ausgangsdaten mit der ersten Bitrate, und mit zweiten Schaltungen (43q - 43-z » 43/ - 43γ) zur Abspaltung von Stopfbits aus diesen synchronen Ausgangsdaten mit der ersten Bitrate und damit zum Übergang von synchronen zu plesiosynchronen Ausgangsdaten mit der ersten Bitrate, dadurch gekennzeichnet, daß

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^{Brief v}<"n Blatt 3 Oipl -Ing. G. Schliebs

an das Deutsche Patentamt, München Patentanwalt

zwei Typen von austauschbaren Baugruppen vorhanden sind und daß der erste Typ (8Oq, 80.) jeweils vier Leitungen mit Ausgangsdaten mit der ersten Bitrate zugeordnet ist (46_Q - 46,, 46. - 46,-,) und erste Schaltungen (23q, 23-i ) zur Stopf Mt abspaltung und die zweiten Demultiplexer (42_n , - 42. „) enthält, die mit den ersten Schaltungen (23q, 23-,) zur Stopfbitabspaltung verbunden sind, und daß der zweite Typ (81p, 81.,) jeweils einer Eingangs- und Ausgangsleitung mit Daten mit der zweiten Bitrate zugeordnet ist (11₂> 56₂ ; 11,, 56,) und daß der zweite Typ zwei Bitstopfvorrichtungen (13₂, 13-z) und erste Schaltungen (23_2> 23^) zur Stopfbitabspaltung enthält, sowie Eingangsνerbind er (12p, 12,) und Ausgangsverbinder (55p» 55,), daß weiterhin Verbindungen bei beiden Typen vorgesehen sind, um den Eingang der ersten Schaltungen zur Stopfbitabspaltung (23q - 23?) mit dem Ausgang des ersten Demultiplexers (22) zu verbinden, sowie Verbindungen beim ersten Typ, um die Ausgänge der zweiten Demultiplexer (42_Q 3~42, -) mit dem Eingang einer zweiten Schaltung zur Stopfbitabspaltung (43_Q - 43-r) zu verbinden, außerdem Anschlüsse beim zweiten Typ, um den Ausgang der Ausgangsverbinder (55₂, 55*) mit einer Ausgangsleitung mit Daten der zweiten Bitrate (56₂, 56,) zu verbinden, Anschlüsse beim zweiten Typ, um den Eingang der Eingangsverbinder (12₂, 12,) mit einer Eingangsleitung mit Daten der zweiten Bitrate zu verbinden, weiterhin Anschlüsse beim zweiten Typ, um den Ausgang einer zweiten Bitstopfschaltung (13₂, 13,) mit dem Eingang des zweiten Multiplexers(14) zu verbinden, Anschlüsse (13020 - 13023), um die zweite Bitstopfschaltung (13), die den leitungen mit der ersten Bitrate zugeordnet ist, mit Eingängen (800_Q-800,)

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Brief vom Blatt ^S Oipl -Ing. G. Schliebs

an das Deutsche Patentamt, München Patentanwalt

des ersten und zweiten Typs zu verbinden, und schließlich Ausgänge (81Oq - 810„) beider Typen zur Verbindung mit Eingängen (HIOq _ 1410.,) des zweiten Multiplexers (14), wobei beim ersten Typ die Eingänge (80O₀, 80O₁) direkt mit den Ausgängen (810_Q, 81O₁) verbunden sind, mit den Ausgängen (1302₂, I302,) der zweiten Bitstopfvorrichtungen (13₂> 13-z) verbunden sind ο

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