DE2510242C2 - Vorrichtung zur Kombination einer Vielzahl von Eingangs-Datenbitströmen in einen einzigen Ausgangs-Bitstrom - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zur Kombination einer Vielzahl von Eingangs-Datenbitströmen in einen einzigen Ausgangs-Bitstrom mit einem ersten Generator zur Erzeugung eines ersten Kontrollbit abhängig von den Datenbitströmen, einem zweiten Generator zur Erzeugung eines zweiten Kontrollbit abhängig von den Datenbitströmen, einer ersten Multiplex-Schaltung, die eine Vielzahl von Eingangsanschlüssen besitzt und die Datenbits aus gewählten Eingangs-Datenbitströmen mit dem ersten und zweiten Kontrollbit kombiniert und mit einer ersten Vielzahl von Synchronisierschaltungen zur Ankopplung der gewählten Eingangsdatenbits an die Eingangsanschlüsse der ersten Multiplex-Schaltung.

Zur Bereitstellung eines digitalen Datenstroms für das in der einschlägigen Industrie als Tl-Trägersystem bekannte Digitalübertragungssystem werden vierundzwanzig sprachfrequente Kanäle in ein Digital-Format umgewandelt und in einer sogenannten D-Kanalbank zur Erzeugung eines Bitstroms mit einer Frequenz von 1,544 Megabit je Sekunde kombiniert. Um sicherzustellen, daß die von der D-Kanalbank codierten ursprünglichen Informationen an der Empfangsstelle wiedergewonnen werden können, muß eine Rahmensynchronisation an beiden Enden des Tl-Trägersystems zwischen der Multiplexer- und Demultiplexer-Vorrichtung aufrechterhalten werden. Die von der D-Kanalbank erzeugten Bits werden in sequentiellen Gruppen übertragen und zwar jeweils eine Gruppe von jedem der Eingangskanäle. Zur Erzielung der Rahmensynchronisation wird der Anfang eines neuen Rahmens durch Digitalplätze markiert, die als Rahmenplätze bezeichnet werden und die man zwischen »0« und »1« von einem Rahmen zum benachbarten Rahmen abwechseln läßt. Die Feststellung dieses alternierenden >: l«-»0«-Musters im Demultiplexer gibt diesenrdie Möglichkeit, jedes der Bits innerhalb des Bitstromes seinem richtigen Ausgangskanal zuzuordnen. Eine Rahmenfolge der beschriebenen Art ist in der US-Patentschrift 33 59 373 beschrieben.
Mit dem Aufkommen digitaler Übertragungssysteme höherer Ordnung wurde die Übertragung einer Vielzahl von Bitströmen nach Art des Tl-Trägersystems über eine einzige Verbindung möglich. Es werden achtundzwanzig Bitströme des zur Verwendung im Tl-Trägersystem bestimmten Typs in einem sogenannten M13-Digital-Multiplex kombiniert, um einen Bitstrom mit einer Übertragungsfrequenz von etwa 45 Megabit je Sekunde zu erzeugen. Auch hier muß die Rahmensynchronisation zwischen der Sende- und Empfangsstelle aufrechterhalten werden, um die in jedem der Eingangsbitströme vorhandene Information wiederzugewinnen. Zu diesem Zweck v/ird ein alternierendes »I«-»0«-Muster des bei der D-Kanalbank benutzten Typs auch in dem M13-Digital-Multiplex verwendet.

Diese Art des Rahmenmusters macht es erforderlich, daß die Rahmenbits zwischen die Bits des Eingangsbitstromes eingeschoben werden. Daher ist es generell erforderlich, daß der Multiplexer mit der gleichen Frequenz betrieben wird, mit der die Bits im Ausgangsbitstrom erscheinen.

Eine andere bekannte Art der Rahmc.ibildung, bei der keine Rahmenbits verwendet werden, ist in einem System mit 100 Megabit je Sekunde verwirklicht, das in dem Aufsatz »Experimental 100 Mb/s PCM Terminals« von Shoji Kondo und Kiyohiro Yuki in der Zeitschrift Review of the Electrical Communication Laboratories, Band 21, Nummer 5—6, Mai—Juni 1973, Seiten 276 bis 284 beschrieben ist Bei diesem System beginnt jeder Rahmen mit einem Internbetriebs-(housekepping)-Digitalwort, gefolgt von drei Gruppen von Stopf-Kontrollbits. Diese werden zur Synchronisierung der asynchron eintreffenden digitalen Eingangssignale mit Bezug auf den Ausgang-Bitstrom benutzt. Bei dieser Art von Rahmenformaten müssen keine getrennten Rahmenimpulse vorgesehen werden, da die große Zahl von Stopf-Kontrollbits zur Rahmenbildung benutzt werden kann. Wie in dem Aufsatz »Experimental Multiplexing Equipments for High Speed PCM Systems — 100 M, 400 M, 800 M System« von S. Hinoshita, M. Sakai und Y. Fujisaki in der Zeitschrift FUJITSU Scientific & Technical Journal, September 1973, Seiten 65 bis 83 beschrieben, hat diese Art der Rahmenbildung den Nachteil, daß ein Synchronisations-Pufferspeicher großer Kapazität für die Stopf-Steuerbits zur Erzielung der Rahmenbildung erforderlich ist. Zur Verbesserung gegenüber diesem Rahmenformat schlägt der vorgenannte Aufsatz von Hinoshita und anderen die Bildung eines Rahmens vor, bei dem die Stopf-Steuerbits und die Internbetriebbits mehr oder weniger gleichmäßig mit Rahmenbits über das gesamte Rahmenintervall verteilt sind. Wie im Fall des in Verbindung mit dem Tl-Träger-Bitstrom verwendeten alternierenden »0«-»l «-Rahmenformats müssen jedoch hier wieder Rahmenbits mit den Eingangsdatenbits verschachtelt werden, um eine Rahmenbildung zu erzielen, und diese Art der Verschachtelung macht es erforderlich, daß der Multiplexer mit einer Frequenz betrieben wird, die der Bit-Frequenz des Ausgangs-Bitstroms äquivalent ist.

Ein in Aussicht genommenes Koaxialleitungssystem mit der Bezeichnung T4M und weitere Systeme mit der Bezeichnung WT4 und DR-18 können einen Bitstrom mit einer Frequenz oberhalb von 200 Megabit je Sekunde übertragen. Zur vollen Ausnutzung solcher digitalen Übertragungssysteme hoher Kapazität muß eine Vielzahl von Bitströmen mit 45 Megabit je Sekunde vom Ausgang mehrerer M13-Digital-Multiplexer zu einem einzigen Bitstrom multiplext werden. Es hat sich herausgestellt, daß bei dieser Bitfrequenz das Einschachteln eines alternierenden »l«-»0«-Musters zur Erzielung einer Rahmenbildung extrem schwierig ist. Außerdem ist die einfache Verwendung eines umfangreichen Internbetriebs-Steuerwortes am Anfang jedes Rahmenintervall außerordentlich unwirtschaftlich in einem Hochgeschwindigkeitssystem.

Die Erfindung hat sich die Aufgabe gestellt, die vorstehend beschriebenen Schwierigkeiten zu überwinden. Zur Lösung der Aufgabe geht die Erfindung aus von einer Vorrichtung der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Vorrichtung eine zweite Multiplex-Schaltung aufweist, die eine Vielzahl von Eingangsanschlüssen besitzt und die Datenbits aus den restlichen Eingangsdatenbitströmen mit dem Komplement des ersten Kontrollbit und mit dem zweiten Kontrollbit kombiniert, ferner eine zweite Vielzahl von Synchronisierschaltungen zur Ankopplung der restlichen Eingangs-Datenbitströme an die Eingangsanschlüsse der zweiten Muitiplex-Schaltung, sowie eine Kombinierschaltung zur Verschachtelung der Ausgangssignale der ersten und zweiten Multiplex-Schaltung, und Steuerschaltungen, die Zeitsteuersignale an die erste und zweite Multiplexschaltung, an den

ίο ersten und zweiten Generator und an die Kombinierschaltung liefern, derart, daß der kombinierte Ausgangsbitstrom aufeinanderfolgende Bit-Rahmenintervalle aufweist, von denen jedes ein komplementäres Paar der ersten Kontrollbits und ein gleiches Paar der zweiten Kontrollbits an vorbestimmten Punkten innerhalb des Rahmenintervalls besitzt

Ein damit erzielter Vorteil besteht darin, daß eine Rahmenbildung für einen Bitstrom hoher Geschwindigkeit ohne Verwendung von Rahmenbits möglich ist, die mit der hohen Bitfrequenz eingeschachtelt werden müssen.

Ein weiterer Vorteil der Erfindung liegt darin, daß Multiplex-Operationen mit geringeren Frequenzen als der hohen Ausgangs-Bitfrequenz durchgeführt werden können.

Ein zusätzlicher Vorteil ist, daß erfindungsgemäß nur wenige Bits für die Zwecke des Internbetriebs verwendet werden.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben, es zeigt

F i g. 1 scheniatisch das Blockschaltbild eines Multiplexers nach der Erfindung;

F i g. 2 schematisch als Blockschaltbild einen Demultiplexer nach der Erfindung;

F i g. 3 und 4 eine Anzahl von Bitstrommustern zur Erläuterung der Erfindung.

Bei einem Ausführungsbeispiel der Erfindung werden Digitaldaten aus einer Vielzahl von digitalen Eingangsdatenströmen zu einem einzigen Ausgangsbitstrom mit einem Rahmenintervall kombiniert, das aus wenigstens zwei Teilrahmen-Intervallen besteht. Jeder dieser Teilrahmen enthält Bits aus jedem der Eingangskanäle und wird außerdem angeführt von wenigstens zwei Bits, die Endstellen-Kontrollinformationen enthalten. Das erste Teilrahmen-Intervall wird von einem Paar komplementärer Endstellen-Kontrollbits eines ersten Typs und das zweite Teilrahmen-Intervall durch ein Paar gleicher Endstellen-Kontrollbits eines zweiten Typs angeführt. Durch die einfache Einkopplung der zwei Paare von Endstellen-Kontrollbits über einen Komparator oder ein EXKLUSIV-ODER-Gatter wird der Demultiplexer mit einem alternierenden »l«-»0«- Muster zum Zwecke der Rahmenbildung versorgt. Außerdem liefert die Verdoppelung der Endstellen-Kcntrollbits zusätzliche Informationen für den Demultiplexer und bewirkt eine erhöhte Sicherheit gegen eine fehlerhafte Funktion, die durch Fehler verursacht wird. Entsprechend einem Ausführungsbeispiel der Erfindung wird eine Hälfte der digitalen Eingangsdatenströme in einem ersten Multiplexer kombiniert, der an seinem Ausgang sequentielle Bitgruppen erzeugt, von denen jede durch ein Bit angeführt wird, das einem Endstellen-Kontrollbit des ersten Typs entspricht. Ein Endstellen-Kontrollbit eines zweiten Typs wird durch den ersten Multiplexer an einen Punkt eingegeben, der praktisch in der Mitte jeder Bitgruppe liegt. Die zweite Hälfte der digitalen Eingangsdatenströme wird in einem zweiten Multiplexer kombiniert, der an seinem Ausgang

ebenfalls eine Folge von Bitgruppen erzeugt. Jede Bitgruppe am Ausgang des zweiten Multiplexers wird durch ein Bit angeführt, das dem Komplement des Endstellen-Kontrollbits vom ersten Typ entspricht, und das Kontrollbit des zweiten Typs wird an einen Punkt praktisch in der Mitte der Bitgruppe eingegeben. Die Bitgruppen von jedem der Multiplexer werden in einem getakteten ODER-Glied kombiniert, um den Ausgangsbitstrom hoher Geschwindigkeit zu erzeugen. Die Zeitsteuerung der Multiplexer wird so vorgenommen, daß das sich im Ausgangsbitstrom ergebende Rahmenintervall von einem Paar komplementärer Endstellen-Kontrollbits des ersten Typs angeführt wird und ein Paar gleicher Endstellen-Kontrollbits des zweiten Typs an einem Punkt praktisch in der Mitte des Rahmenintervalls enthält.

Der Multiplexer nach dem Ausführungsbeispiel der Erfindung ist als schematisches Blockschaltbild in F i g. 1 dargestellt. Der Multiplexer hat die Aufgabe, die digitalen Datenströme der Eingangskanäle, beispielsweise von sechs Eingangskanälen, in einen einzigen Bitstrom hoher Geschwindigkeit auf einen Übertragungskanal 200 zu kombinieren. Entsprechend der Angabe in F i g. 1 haben die den Eingängen des Multiplexers zugeführten Bitströme eine Bitfrequenz von etwa 45 Megabit je Sekunde. Solche Bitströme stehen am Ausgang einer sogenannten M13-Digital-Multiplexeinrichtung bekannter Art zur Verfugung. Wie oben erläutert, wird in einer solchen Multiplexereinrichtung der Bitstrom durch eine Kombination von achtundzwanzig Bitströmen der im sogenannten Tl-Trägersystem übertragenen Art erzeugt. Die Erfindung kann jedoch zur Kombination jeder anderen Vielzahl von digitalen Datenströmen hoher Geschwindigkeit zu einem einzigen Bitstrom angewendet werden.

Da die Bitströme an den Eingängen des Multiplexers gemäß F i g. 1 asynchron sind, müssen sie zur Einschachtelung in einen einzigen Bitstrom auf irgendeine Weise synchronisiert werden. Beim vorliegenden Ausführungsbeispiel wird diese Synchronisation unter Anwendung eines als »Stopfen« bekannten Verfahrens erreicht. Kurz gesagt, wird dafür gesorgt, daß der Ausgangsbitstrom höherer Geschwindigkeit auf den Übertragungskanal 200 eine Frequenz hat, die größer ist als die Frequenz, die zur Übertragung der Daten von allen sechs Eingangskanälen zuzüglich der für die Synchronisation und den Internbetrieb benötigten Informationen erforderlich ist. Dann stehen in dem Ausgangsbitstrom höherer Geschwindigkeit zusätzliche Bit-Plätze zur Verfugung.

Jeder Eingangsbitstrom wird dem Eingang einer Synchronisiervorrichtung zugeführt In F i g. 1 sind nur die Synchronisierer für die Kanäle 1 und 6 dargestellt, um die Zeichnung nicht zu belasten. In der Praxis weisen jedoch alle sechs Kanäle solche Synchronisierer auf. Jeder Synchronisierer enthält einen Pufferspeicher, der die vom Eingangskanal kommenden Bits speichert. Der Pufferspeicher wird aufgrund eines Betätigungsimpulses (Lesetakt) am Leseeingang des Synchronisierers ausgelesen. Beispielsweise bewirkt für den Kanal 1 ein Betätigungsimpuls auf der Leitung 109, daß das älteste Bit im Synchronisierer 101 auf die Leitung 115 am Ausgang des Synchronisierers 101 gegeben wird. Zusätzlich besitzt jeder Synchronisierer Vorrichtungen zur Bestimmung des Auffüllungsgrades seines Pufferspeichers. Wenn die Anzahl der im Pufferspeicher vorhandenen Bits unterhalb einen vorgegebenen Schwellenwert abfällt, wird am sogenannten Stopf-Anforderungsausgang des Synchronisierers ein Signal erzeugt. Im Fall des Synchronisierers 101 erscheint dieses Signal auf der Leitung 107. Das Auftreten dieses Signals zeigt an, daß die Anzahl der in dem entsprechenden Synchronisierer gespeicherten Bits unter den vorbestimmten Schwellenwert abgefallen ist und daß daher ein Lesetaktimpuls weggelassen und ein Stopfbit durch den Multiplexer an die Stelle des Datenimpulses eingefügt werden soll, um den Synchronisierer für eine einzige Zeitlage zu entlasten, so daß der Eingangsbitstrom den Pufferspeicher wieder auffüllen kann. Dieses Verfahren zur Synchronisation asynchroner Eingangsbitströme ist bekannt, vergleiche beispielsweise den Aufsatz »A 1.5 to 6 Megabit Digital Multiplex Employing Pulse Stuffing« von R. A. Bruce, Conference Record. IEEE International Conference on Communications, 9.-11. Juni 1969, Seiten 34-1 bis 34-7, sowie die US-Patentschriften 30 42 751 und 31 36 861.
Die Datenausgänge der Synchronisierer für die Kanäle 1, 3 und 5 sind mit den entsprechenden Eingängen einer Multiplexschaltung 121 verbunden. Diese Multiplexschaltung 121 weist außerdem einen 5-(Synchronisations-)-Bit-Eingang (Leitung 113) und einen />-(Paritäts-)-Bit-Eingang (Leitung 125) auf. Die

,₅ Multiplexschaltung 121 erhält Zeitsteuerungssignale über eine Sammelleitung 131 von einer Taktgenerator- und Zeitsteuerungsschaltung 130. Kurz gesagt, verbindet die Multiplexschaltung 121 einen der oben beschriebenen fünf Eingänge mit einer Ausgangsleitung 123 für Intervalle, die durch die von der Schaltung 130 gelieferten Zeitsteuerungssignale bestimmt werden. Die Multiplexschaltung 121 ist aus einer Vielzahl von Gattern aufgebaut, die sowohl auf einen Datenimpuls als auch auf einen von der Zeitsteuerschaltung 130 gelieferten Impuls ansprechen, um die von den Kanälen

1, 3 und 5 mit den Signalen auf den Leitungen 113 und

125 zu einem einzigen Ausgangsbitstrom auf der Leitung 123 zu verschachteln. Die durch die Multiplexschaltung 121 hergestellte Verbindung wird in Synchronismus mit den an die Lesetakteingänge der Synchronisierer gelieferten Betätigungsimpulse gehalten, derart, daß der Synchronisierer für den Kanal 1 veranlaßt wird, ein Datenbit zum gleichen Zeitpunkt auszulesen, zu dem die Multiplexschaltung 121 den Eingang für den Kanal 1 zur Leitung 123 durchschaltet. Auf identische Weise, aber während anderer Zeitpunkte, verschachtelt die Multiplexschaltung 122 die Datenbits von den Kanälen

2, 4 und 6 mit den Signalen auf den Leitungen 114 und

126 zu einem einzigen Bitstrom auf der Leitung 124. Die Multiplexschaltung 122 erhält über die Sammelleitung 132 ebenfalls Zeitsteuerungsinformationen von der Taktgenerator- und Zeitsteuerungsschaltung 130. Auch hier ist dafür gesorgt, daß die Zeitsteuerungssignale auf der Sammelleitung 132 in Synchronismus mit den Lesetaktimpulsen stehen, die den Synchronisierern für die Kanäle 2,4 und 6 zugeführt werden.

Die Synchronisation beider MuI tipi exschal tungen 121 und 122 wird durch die Zeitsteuerungsschaltung 130 mit Hilfe von Zeitsteuerungssignalen erreicht, die über die

go Sammelleitungen 131, 132 und 135 übertragen werden. Die Beziehungen zwischen den beiden Multiplexschaltungen 121 und 122 und der Zeitsteuerungsschaltung 130 sowie der Synchronisationssteuerschaltung 110 lassen sich am besten mit Hilfe der in Fig.3 dargestellten Bitstromformate beschreiben. Die Buchstaben- und Ziffernfolge gemäß Zeile A in F i g. 3 stellt die Bits dar, die von der Multiplexschaltung 121 auf der Leitung 123 erzeugt werden. Die in Zeile B in Fig.3

Der Ritstrom auf der Leitung 161 am Ausgang des Modulo-2-Addierers 145 und der Bitstrom auf der Leitung 172 am Ausgang des Modulo-2-Addierers 146 werden in einer Kombinier schaltung 180 kombiniert, um einen einzigen Ritstrom am Eingang eines Verstärkers 190 zu erzeugen. Über die Leitung HJ werden einem Takleingang der Kombinicrschaltung 180 Impulse von der Taktgenerator- und /.(.'!(steuerschaltung 130 zugeführt. Aufgrund jedes Impulses ändert die Kombinicrschaltung 180 einfach nur die Verbindung ihres Ausgangs von einem Eingang zum anderen. Auf diese Weise verschachtelt die Kombinierschalliing 180 die HiIs auf den Leitungen 161 und 162 in einen einzigen Bitstrom, dessen Bitfrequenz gleich der des Taktgenerators in der Zeitsteuerschaltung 130 ist. Dieser Bitstrom ist auf der Zeile C in F i g. i dargestellt. Der Verstärker 190 wird durch Taktinipulse des Taktgenerator in der Zeiislcuerschaltung 130 angesteuert und koppelt die digitalen Daten an seinem Eingang auf den Übertragungskanal 200 hoher Geschwindigkeit. Der Verstärker 190 bewirk! einfach nur eine Regeneration und Verstärkung der Bits am Ausgang des Multiplexers.

Gemäß Zeile Γ in Fig. 3 wird jeder vollständige Rahmen digitaler Daten durch ein Paar komplementärer EndslcHcn-Kontrollbits angeführt, gefolgt von sechzehn Datenbitgruppen von den sechs Eingangskanälen. Darauf folgt ein Paar gleicher Endstellen-Kontrollbits und am Ende schließen sich sechzehn Datenbitgruppen aus den Eingangskanälen an. Diese zweckmäßige Verwendung eines komplementären Paares von Endstellen-Kontrollbils in Kombination mit einem Paar gleicher Endstellcn-Kontrollbits innerhalb des Rahmenintervalls sieill die gesamte Rahmeninformation dar, die zur Bildung der Rahmenintervalle im Demultiplexer erforderlich ist. Es sind keine zusätzlichen Rahmenbits nötig. Eine einfache Kopplung des komplementären und des gleichen Paars von Endstcllen-Kontrollbits über entweder eine EXKLUSlV-ODER-Schaltung oder eine Komparatorschaltung versorgt den Demultiplexer mit einem alternierenden »l«-»0«-Muster derjenigen Art, die häufig in bekannten Demultiplexern zum Zwecke der Rahmenbildung verwendet wird. Es dürfte klar sein, daß entweder das S-Bit oder das P-Bit zur Herstellung des komplementären Paares benutzt werden kann. Anders gesagt, das S-Bit und das P-Bit können im Rahmenintervall vertauscht werden, ohne den Rahmen der vorliegenden Erfindung zu verlassen. Außerdem kann das Rahmenintervall durch ein gleiches Paar von Endstellen-Kontrollbits angeführt werden und das komplementäre Paar

Wie oben erwähnt, enthält das P-Bit Informationen bezüglich der Parität. Das P-Bit wird in einem P-Bit-Generator 150 erzeugt, der seine Informationen aus einem Paritätszähler 160 und einem Paritätszähler 170 ableitet. Alle drei Einheiten, nämlich der Generator 150 und die Zähler 160, 170 werden durch Zeitsteuerungssignale aus der Taktgenerator- und Zeitsteuerungsschaltung 130 auf eine Weise angesteuert, die sich am besten anhand der Zeile D in F i g. 3 beschreiben läßt Wie später in Verbindung mit dem S-Bit erläutert wird, kann sowohl der Multiplexer als auch der Demultiplexer immer den Anfang der sechzehn Digitaldatengruppen feststellen, die dem Pl-Bit in einem Intervall mit vierundzwanzig Rahmen vorangehen, das nachfolgend auch als Überrahmen bezeichnet wird. Kurz gesagt, bildet man ein erstes Paritätsbit P1 über alle Datenbits aus den ungerade numerierten

Kanülen innerhalb von zwei aufeinanderfolgenden Rahmen beginnend nach .9 und endend vor dem Bit S. Hin zweites Paritälsbil P2 wird über alle Datenbits aus den gerade numerierten Kanälen innerhalb der gleichen beiden Rahmen beginnend und endend an den gleichen Punkten gebildet, PI und PI werden also über ein Paritätsintervall erzeugt, das aus vier Gruppen von je 48 Datenbits oder insgesamt 192 Bits besteht. Pl und P2 sind beide als gerade Parität ihres entsprechenden Paritätsintervalls definiert, d.h., Pl oder P2 ist »0«, wenn die Anzahl der »!«-Bits für die entsprechenden 192 Bits gerade ist. Wenn die Anzahl der »!«-Bits für die jeweiligen 192 Bits ungerade ist, hat Pl oder P2 den Wert 1. Entsprechend der Darstellung in Zeile D in Fig. 3 wird Pi in der ersten P-BitsteMe nach dem Zwei-Rahmen-Parilätsintervall und P2 in der nächsten P-Bitslelle nach dem Zwei-Rahmcn-Paritälsintervall übertragen. Zusammengefaßt stellt das P-Bit also ein niederfrequentes Informationswort dar, das die Parität für sowohl die geraden als auch die ungeraden Kanäle über ein Intervall mit zwei Rahmen angibt. Der Paritätszähler 160 in Fig. 1 wird durch Zeitsteuerungssignale aus der Zeitstcuerschaltung 130 so angesteuert, daß er die digitalen »!«-Werte auf der Leitung 161 über das genannte Intervall mit zwei Rahmen summiert. Während des komplementären S-Paars, das dem Intervall mit zwei Rahmen folgt, wird das vom Paritätszähler 160 erzeugte Pl-Bit in einen Speicher im P-Bitgenerator 150 gegeben. Während des gleichen komplementären S-Paars nach dem Intervall mit zwei Rahmen wird das P2-Bit, das vom Paritätszähler 170 erzeugt wird, ebenfalls in den Speicher im P-Bitgenerator 150 gegeben.

Während des ersten P-Intervalls nach dem Paritätsintervall mit zwei Rahmen gibt der P-Bitgenerator 150 das Bit Pl über die Leitung 125 zur Multiplexschaltung 121 und das gleiche Bit Pl über die Leitung 126 zur Multiplexschaltung 122. Während des zweiten P-Intervalls nach dem in Zeile D der F i g. 3 angegebenen Paritätsintervall mit zwei Rahmen führt der P-Bitgencrator 150 das P2-Bit über die Leitungen 125 und 126 zu beiden Multiplexschaltungen.

Die durch das S-Bit bereitgestellte Information ist eine niederfrequente Information, die sich in erster Linie auf das Impulsstopfen bezieht. Das S-Bit stellt, gesehen über das Überrahmen-Intervall von 24 Rahmen ein Wort mit 24 Bit dar, das durch die in Zeile E in F i g. 3 angegebenen Buchstaben gekennzeichnet werden kann. Diese 24 S-Bits, die während eines Intervalls von 24 Rahmen übertragen werden, lassen sich als S-Wort kennzeichnen. Den ersten drei Bits des S-Wortes, die in Zeile Ein Fig. 3 mit Ml, M2und Af 3 bezeichnet sind, werden immer die logischen Werte »1«, »0« bzw. »1« gegeben. Diese drei Markierbits geben dem Demultiplexer die Möglichkeit, für den Überrahmen von 24 Rahmen eine Rahmenbildung durchzuführen, um die Digitalinformationen mit Bezug auf das Stopfen und die Parität zu gewinnen. Für diese Rahmenbildung wird im Demultiplexer das »101«-Muster der ersten drei Bits im S-Wort festgestellt Wie sich spüler zeigen wird, ist abgesehen von Fehlem kein weiteres «101«-Muster im S-Wort vorhanden.

Die Synchronisation der Pseudo-Zufallswortgeneratoren im Multiplexer und Demultiplexer wird dadurch erreicht, daß sie einmal je Uberrahmen in einem verbestimmten Abstand nach den »101«-Markierbits auf »1111111« zurückgestellt werden. Diese Rückstellung bewirken Zeitsteuersignale, die an beiden Enden

dargestellte Buchslaben- und Ziffernfolgc gibt ähnliche Ausgangssignale auf der Leitung 124 am Ausgang der Multiplexschaltung 122 an. In den Zeilen A und B in I- i g. 3 beginnt jeder Rahmen mit dem S-Bit. Zu diesem Zeitpunkt veranlaßt die Zeitsteuerungsschaltung 130 die Multiplexschallung 121, das S-Bit auf der Leitung 113 zur Ausgangsleitung 123 durchzuschalten. Während des nächsten Impulsintervalls veranlaßt die Zeitsteuerungsschaltung 130 die Multiplexschaltung 122, das Komplement des S-Bit, das auf der Leitung 114 zur Verfügung steht, zu ihrer Ausgangsleitung 124 durchzuschalten. Der Taktgenerator in der Zeitstcuerungsschaltung 130 arbeilet mit einer Frequenz gleich der Bitfrequenz auf dem Ausgangskanal 200. Teilerschaltungen in der Zeitsteuerungsschaltung 130 stellen Taktimpulsfolgen mit der halben Frequenz und niedrigeren Frequenzen zur Verfügung. Diese Taktimpulsfolgen werden benutzt, um die Multiplexschaltungen 121 und 122 mit einer Frequenz anzusteuern, die gleich der halben Frequenz der Bitströme auf dem Ausgangskanal 200 ist.

Entsprechend der Darstellung in Zeile A in F i g. 3 veranlaßt dann die Zeitsteuerschaitung 130 die Multiplexschaltung 121, den Datenimpuls auf der Leitung 115 vom Synchronisierer 101 abzutasten. Dieser Datenimpuls entspricht dem Datenbit vom Kanal I₁ so daß eine »1« dem S-Bit in Zeile A folgt. Um eine vorbestimmte Anzahl von Zeitlagen früher haben die über die Sammelleitung 135 von der Zeitsteuerungsschaltung 130 gelieferten Zeitsteuerungssignale die Synchronisationssteuerschaltung 110 veranlaßt, einen Betätigungsimpuls über die Leitung 109 zum Lesetakteingang des Synchronisierers 101 zu liefern. Auf diese Weise wird eine Multiplexschaltung in Synchronismus mit dem Auslesen von Datenbits auf dem jeweils richtigen Synchronisierer gehalten. Die Datenbits von den Kanälen 3 und 5 werden zu Zeitpunkten ausgelesen, die dem Auslesen vom Synchronisierer 101 folgen, und die Wiederholung des Auslesens für die Kanäle 1, 3 und 5 wird für eine Zeitspanne fortgesetzt, die genügend lang ist, um jeden dieser ungerade numerierten Kanäle 16mal auszulesen. Demgemäß folgen 16 Gruppen von Datenbits aus den Kanälen 1, 3 und 5 dem Auftreten eines S-Bit auf der Leitung 123. Dann veranlaßt die Zeitsteuerungsschaltung 130 die Multiplexschaltung 121, die Leitung 125, die das P-Bit führt, zur Ausgangsleitung 123 durchzuschalten.

Auf identische Weise wird die Multiplexschaltung 122 durch die Zeitsteuerungssignale auf der Sammelleitung 132 so angesteuert, daß sie den in Zeile B (Fig.3) dargestellten Bitstrom erzeugt, bei dem dem Komplement des S-Bit sechzehn Gruppen von Datenbits aus den Kanälen 2,4 und 6 folgen, an die sich wiederum das P-Bit von der Leüung 126 anschließt. Wie später noch erläutert werden soll, ist das P-Bit auf der Leitung 126 identisch mit dem auf der Leitung 125 gelieferten P-BiL Diese Beziehung gilt nicht für die an jede der Multiplexschaltungen gelieferten S-Bits, da das S-Bit auf der Leitung 114 das Komplement des S-Bit auf der Leitung 113 ist. Den am Ausgang jeder Multiplexschaltung erzeugten P-Bits folgen sechzehn Gruppen von Datenbits aus den entsprechenden Eingangskanälen. Demgemäß besteht der vollständige, von den Multiplexschaltungen erzeugte Rahmen aus zweiunddreißig Gruppen von Datenbits von jedem der entsprechenden Eingangskanälen, angeführt von einem S- oder +S-Bit und einem P-Bit nach sechzehn Gruppen von Datenbits.

Die Information auf den Leitungen 113 und 114, nämlich das S-Bit bzw. sein Komplement lassen sich besser in Verbindung mit tlcni in I i g. 4 dargestellten Bitstrom beschreiben, der nachfolgend erläutert werden soll. Kurz gesagt, stellt das .V-Bit für eine Periode entsprechend vicrund/wan/.ig Rahmen ein Wort her, ' das in erster Linie die Stopf-Information enthält. Zusätzlich liefert dieses Wort Informationen, die für Zeichengabezwecke verwendet werden kann, sowie Markierinformationen zur Synchronisierung dieses Wortes, das ein Intervall von vierund/.wan/.ig Rahmen

i" einnimmt, welches nachfolgend als Überrahmen bezeichnet werden soll. Das P-Bit aul den Leitungen 125 und 126 ist ebenfalls ein Signal niedriger Frequenz, da das im vorliegenden Fall sich nur auf die Paritätsprüfinformation bezieht.

ι ■> Der Bitstrom auf der Leitung 123 vom Ausgang der Multiplexschaltung 12! liegt an einem Eingang eines Modulo-2-Addierers 145, dessen zweiter Eingang mit einem Ausgang eines Pseudo-Zufallswortgenerators 140 verbunden ist. Dieser Generator wird durch Impulse

-'<· angesteuert, die ihm von der Zeitsteuerschaltung 130 über die Sammelleitung 141 zugeführt werden. Der Pseudo-Zufallswortgenerator 140 liefert ein digitales Ausgangssignal für den Modulo-2-Addierer 145 in jedem Bitintervall, das einem Datenbit aus den

-■"> Eingangskanälen entspricht. Im Ergebnis werden die vom Ausgang des Modulo-2-Addierers 145 auf die Leitung 161 gelieferten Datenbits durch den Pscudo-Zufallswortgenerator 140 verwürfelt, so daß sich verbesserte Signaleigenschaften im Hinblick auf eine bessere

«' Gleichstrom-Symmetrie und Zeitinformation für die Regeneratoren auf der digitalen Hochgeschwindigkeits-Übertragungsleitung ergeben. Während der Intervalle, in denen das S-Bit und das P-Bit auf der Leitung 123 sind, wird der Ausgang des Pseudo-Zufallswortgenera-

t^r> tors 140 durch Zeitsteuerungssignale von der Sammelleitung 141 gesperrt, so daß die S- und P-Bits durch den Pseudo-Zufallswortgenerator 140 nicht verändert werden. Daher kann der Rahmen im Demultiplexer ohne Rückgängigmachung der Verwürfelung (Entwürfelung)

⁴⁽¹ festgestellt werden.

Auf ähnliche Weise liefert der Pseudo-Zufallswortgcncrator 140 ein komplementäres Pseudo-Zufallswort an einen Eingang eines Modulo-2-Addierers 146, dessen zweiter Eingang den von der Multiplexschaltung 122 erzeugten Datenbitstrom aufnimmt. Auch hier verwürfelt der Pseudo-Zufallswortgenerator 140 nur die Datenbits, die aus den Eingangskanälen abgeleitet worden sind. Die Bits S und P laufen unverändert über den Modulo-2-Addierer 146.

Der Pseudo-Zufallswortgenerator 140 ist ein siebenstufiges Schieberegister mit einer Rückführung über seine maximale Länge, das einen Zyklus mit einer Länge von (2⁷ — 1 =) 127 Bit besitzt Ein bekanntes Schieberegister dieser Art ist in Kapitel VI von »Shift Register Sequences« von S. W. Golomb, Holden-Day, Ina, 1967 beschrieben. Der Pseudo-Zufallswortgenerator 140 wird mit der halben Bitfrequenz des Bitstroms auf dem Übertragungskanal 200, d. h. mit etwa 137 MHz betrieben und durchläuft seinen Zyklus ohne irgendeine Unterbrechung beim Endstellen-Kontrollbit oder bei den Stopfplätzen. Wie oben erläutert, werden jedoch die Ausgänge des Generators 140 während der S- und P-Bitintervalle gesperrt Die Synchronisation der Wortgeneratoren .an beiden Enden des Übertragungs kanals wird dadurch erreicht, daß sie auf eine Weise zurückgestellt werden, die nachfolgend bei der Erläuterung der im S-Bit enthaltenen Information beschrieben wird.

des Systems durch eine Zeitsteuerschaltung geliefert werden.

Die zweite Gruppe von drei Bits im S-Wort, die in Zeile E in Pig. 3 mit ΑΊ, X2 und X> bezeichnet sind, werden entweder als »000« oder »111« übertragen und stehen für eine Leitungs-Schutzumschaltung im T4M-Trägersystem zur Verfügung. Die drei Bits können in anderen Anlagen für beliebige andere Zeichengabenzwecke benutzt werden. Die übrigen 18 Bits im 5-Wort liefern eine Stopf-Information für die sechs Eingangskanäle. Die Stopfinformationsbits für den Men Kanal sind in Zeile Ein F i g. J mit C, ι, C 2 und C, !bezeichnet, leder Kanal kann nur einmal während des Überrahmens von 24 Rahmen mit einem zusätzlichen Bit gestopft werden. Wenn der /-ic Kanal gestopft werden soll, so wird eine »I« in jedem der C-ßits übertragen, die diesem Kanal entsprechen. Wenn der /te Kanal nicht gestopft werden soll, wird eine »0« in jedem der entsprechenden C'-Bitstellen übertragen.

Die Position, die jedes der 5-Bits mit Bezug auf die Datenbits und die Paritätsbit einnimmt, ist in dem Überrahmen gemäß Fig.4 dargestellt. Jedes der S-Bits im Überrahmen erscheint zusammen mit seinem Komplement am Anfang jedes Rahmenintervalls. Zusätzlich erscheint ein Paar gleicher P-Bits an einer Stelle in der Mitte des Rahmenintervalls. Gemäß F i g. 4 folgt das P 1-Puritätsbii dem 5-Bit, das das erte Markierbit Λ-Π enthält, und das P2-Paritäisbit folgt dem 5-Bit, das das zweite Markierbit M 2 enthält. Auf diese Weise werden Paritätsintervalle mit zwei Rahmen zu dem Überrahmen starr in Beziehung gesetzt.

Die Position aller 5-Bits innerhalb dei Üb'irrahmen wird durch die Taktgeber- und Zeitstetierschaluing 130 bestimmt. Während der Bit-Positionen /Vl. Λ/2 und M3 wird der V-Bitgeneralor 110 durch die Zeitsteuerungssignale auf der Sammelleitung 135 veranlaßt, auf der Leitung 113 ein »1«, »0«. »1«-Muster und auf der Leitung 114 ein »0«, »1«, »0«-Muster zu erzeugen. Während der C-Bitsteilen im 5-Wort wird der Generator HO durch die Zeitsteuerungssignale auf der Sammelleitung 135 veranlaßt, die Stopfanforderung von dem jeweiligen Kanal abzutasten und daraufhin das entsprechende Stopfsignal auf den Leitungen 113 und 114 zu erzeugen. Auf diese Weise erzeugt die Taktgenerator- und Zeitsteuerschaltung 130 in Verbindung mit dem Synchronisationssteuer- und S-Bitgenerator JlO einen Überrahmen mit 24 Rahmen und bewirkt die Übertragung der gesamten Stopfinformation.

In dem Bitstromformat gemäß Fig.4 haben die C-Bits der Kanäle 1,3,4 und 6 alle den Wert »0«, so daß kein Stopfen für diese Kanäle angezeigt wird. Dagegen weisen die C-Bitpositionen der Kanäle 2 und 5 den Wert »1« auf, so daß bei diesen Kanälen gestopft worden ist.

Wie in F i g. 4 angegeben, findet das Stopfen für jeden Kanal statt, nachdem das dritte C-Bit für diesen Kanal vom Multiplexer ausgesendet worden ist. Im einzelnen wird das achte Datenbit des Kanals ; nach dem Erscheinen von Cb immer dann gestopft, wenn der Synchronisierer dieses Kanals ein Stopfen angefordert hat Empfangsseitig beachtet der Demultiplexer das achte Bit des Kanals /nach dem Auftreten von C 3 nicht, wenn Cn, Cn und G 3 den Wert »111« habea Dieser Stopfplatz liegt etwa in der Mitte zwischen den Endstellensteuerbits Sund P, um die durch das Stopfen und das Vorhandensein der Bits 5 und P eingeführte Zitteramplitude von Spitze zu Spitze auf einem Minimum zu halten. Wie oben angegeben, kann jeder Kanal nur einmal während jedes Oberrahmens gestopft weiden.

Der Demultiplexer in F i g. 2 hat die umgekehrte Funktion wie der Multiplexer in Fig. 1. Der Bitstrom hoher Geschwindigkeit auf dem Übertragungskanal 200 , wird durch den Demultiplexer in sechs Bitströme kleinerer Geschwindigkeit aufgeteilt, die in Fig. 2 mit Kanal 1 bis 6 bezeichnet sind. Viele der in F i g. 2 dargestellten Schaltungen arbeiten auf identische Weise wie die entsprechender, Schaltungen im Multiplexer

,,, gemäß Fig. 1. Demgemäß sind die Schaltungen in F i g. 2 mit Bezugsziffern versehen, deren Zehner- und Einerstellen gleich denen in F i g. 1 sind.

Der Bitstrom auf dem Übertragungskanal 200 wird (lern ringung eines Verstärkers 290 zugeführt. Der , Verstärker leitet uns tier Biifrequenz auf dem Ü!v.;rtraguiigskdnal 200 ein Taktsignal ab, das über die l.ci'.ung 295 einei Rahmenbildiings- und Zeitsteuer-SlIi iliüpg 230 /ugoiühri wiril. Diese arbeitet identisch wii- die Zeitsteuerschaltung ί 30 und erzeugt Zeitsteuer-

... signal·: für alle Schallungen im Demultiplexer. Das Takisigfial auf der Leitung 295 ersetzt den Taklgenera tor in der Zeilsteuerschaltung 130.

Nach einer Regenerierung werden die Datenimpulse vom Verstärker 290 dem Eingang einer Aufteilschaltung

.-, 280 zugeführt. Die Rahmenbildiings- und Zeiisteuerschaltung 230 erzeugt Beiäiigungsimpulse auf der Leitung 233, deren Frequenz gleich der halben Frequenz der Takiimpulsc auf d'.*r Leitung 295 ist. Im Gegensatz zu Jen Taktimpulseii auf der Leitung 295 stehen die

;,, Betätijuingsimpul'.e aul der Leitung 233 jedoch unter Steuerung der Schaltung 230. Das soll nachfolgend in Vei bindung mit der Rahmenbildung noch beschrieben werden. Aufgrund der Betätigungsimpulse auf der Leitung 233 verbindet die Aufteilschaltung 280 ihren

j-, Eingang abwechselnd mit ihren beiden Ausgängen und verteilt demgemäß die Bits vom Verstärker 290 alternierend auf die Leitungen 261 und 272. Es wird also ein Biistrom mit jedem zweiten Bit und der halben Frequenz des Bitstroms vom Übertragungskanal 200

in auf der Leitung 261 und ein zweiter Bitstrom mit der gleichen Frequenz aber den dazwischenliegenden Bits auf der Leitung 272 erzeugt. Nach der Rahmenbildung sind die Bits auf der Leitung 261 diejenigen, welche aus den ungerade numerierten Kanälen und die Bits auf der Leitung 272 diejenigen, die aus den gerade numerierten Kanälen gewonnen worden sind.

Der Bitstrom auf der Leitung 261 wird dem Eingang eines Modu!o-2-Addierers 245 zugeführt. Diese Schaltung entwürfelt in Kombination mit dem Pseudo-Zu-

-,0 fallswortgenerator 240 den Bitstrom auf der Leitung 261. Auf entsprechende Weise entwürfelt der Modulo-2-Addierer 246 den Bitstrom auf der Leitung 272. Die entwürfelten Bitströme auf den Leitungen 223 und 224 werden dann von den Derr.ukiplcxschallur.ger·. 22! und 222 verarbeitet, um die Informationsbits auf die Ausgangsanschlüsse der Demultiplexschaltungen zu verteilen. Beide Demultiplexschaltungen arbeiten in Abhängigkeit von Zeitsteuerungssignalen, die von der Rahmenbildungs- und Zeitsteuerschaltung 230 geliefert werden.

Wie oben erwähnt, werden die S- und P-Bits des Bitstromes nicht verwürfelt, um eine von dem Entwürfelungsvorgang unabhängige Rahmenbildung zu ermöglichen. Zu diesem Zweck sperrt die Rahmenbil dungs- und Zeitsteuerschaltung 230 die Ausgangssignale des Pseudo-Zufallswortgenerators 240 zu beiden Modulo-2-Addierern während derjenigen Intervalle, zu denen die S- und P-Bits :m Bitstrom auftreten. Zu Anfang kann

natürlich die Rahmenbildungs- und Zeitsteuerschaltung 230 bei der Wahl der Bitpositionen für die S- und P-Bits fehlerhaft arbeiten. Der Rahmenbildungs- und Zeitsteuerschaltung 230 stenen jedoch die als S- und P-Bits gewählten Bits über die Leitungen 213,214, 225 und 226 am Ausgang der Demultiplexschaltungen 221 and 222 zur Verfügung.

Das Bit auf der Leitung 213 und das Bit auf der Leitung 214 werden den Eingängen einer EXKLWSIV-ODER-Schaltung innerhalb der Rahmenbildungs- und Zeitsteuerschaltung 230 zugeführt. Die Bits auf den Leitungen 225 und 226 werden ebenfalls den Eingängen einer zweiten EXKLUSIV-ODER-Schaltung innerhalb der Schaltung 230 zugeführt. Wenn diese die richtigen Bitpositioneu für das S- und P-Bit gewählt hat. liefern die beiden EXKLUSIV-ODER-Schaltungcn ein alternierendes »1« oder »((«-Muster, das anzeigt, daß die Rahmenbildung erzielt worden ist. Wenn dieses alternierende »!« und »0«-Muster nicht vorhanden ist, veranlaßt die Rahmenbildungs- und Zeitsteuerschaltung 230 die Aufteilschaltung 280, ihre Bit-Verteilung um eine Bitposiiion tu verschieben. Diese Verschiebung von Bit-Positionen lauft weiter, bis ein alternierendes »1« und »0«-Muster für das komplementäre Paar von 5-Bits und das Paar identischer P-Bits innerhalb der Rahmenbildutigs- und Zeitsleuerschaltung 2 JO erreicht ist.

Die /'-Bits auf den Leitungen 225 und 226 werden ebenfalls den Hingängen eines P-Bit-Komparators 250 zugeführt. Ein dritter und vierter Eingang dieses !Comparators erhalten Ausgangssignale von Paritätszählern 260 und 270. Der Komparator 250 vergleicht die Paritätsbits auf den Leitungen 225 und 226 mit den durch die Paritätszähler 260 und 270 erzeugten Paritätsbits. Auf diese Weise kann der P-Bit-Komparator 25C feststellen, wenn ein Fehler zu einer Nichtübereinstimmung zwischen den übertragenen und den erzeugten Paritätsbits führt. Da Paritätsbits im vorliegenden System sowohl für die geraden als auch die ungeraden Kanäle übertragen werden, kann das System Einzel- oder Doppelfehler feststellen, die entweder in benachbarten Bits oder in Bits auftreten, die um eine gerade Zahl von Bits getrennt sind.

Nach Erzielung der Rahmenbildung sucht die Rahmenbildungs- und Zeitsteuerschaltung 230 bei den ihr über die Leitungen 213 und 214 zugeführten 5-Bits nach dem »101«-Muster, um den Anfang des Überrahmens festzustellen. Nach Erkennung dieses »101«-Musters entsprechend den M-Bits innerhalb des S-Wortes veranlaßt die Rahmenbildungs- und Zeitsteuerschaltung 230 über die Sammelleitung 235 die S-Bit-Empfänger- und Synchronisationssteuerschaltung 210 die ihr auf den Leitungen 213 und 214 zugeführte Stopfinformation aus den S-Bits aufzunehmen. Außerdem gibt die Rahmenbil

dungs- und Aeitsteuersdialtung 230 über die Sammelleitungen 227 und 228 Zeilsteuersignale zur P-Bit-Komparatorschaltung 250, um sichel zustellen, daß das Pl-Bit vom Paritätszähler 260 mit den P-Bits auf den Leitungen 225 und 226 während des P-Bitintervalls unmittelbar nach der ersten »1« im »101 «-Markierbitmuster verglichen wird. Das P2-Bit wird während des P-Bitintervalls nach der »0« in den Markierbits verglichen.

Wie oben angegeben und in F i g. 4 dargestallt, geben »!«-Bits in den Stopf-Steuerbitpositionen für jeden gegebenen Kanälen, daß dieser Kanal gestopft worden ist. Da S- und S ingesamt sechs Stopf-Steuerbits für jeden Kanal liefern, kann die Entscheidung, ob gestopft worden ist oder nicht, auf der Basis drei-aus-fünf erfolgen. Es läßt sich also eine Fehlerkorrektur von 2 Bits erzielen. Aufgrund von drei »1«-Bits wird der von der Synchronisationssteuerschaliung 210 an den diesem Kanal entsprechenden Desynchronisierer gelieferte Betätigungsimpuls wahrend der achten Bitposition nach dem letzten C-Bit gesperrt, das die Stopfinformation enthält. Auf diese Weise wird das gestopfte Datenbit, das zur Synchronisierung eines Eingangsbitstroms mit dem Multiplexer hinzugefügt worden ist, aus dem vom Desynchronisiere innerhalb des Demultiplexers gemäß F i g. 1 erzeugten Ausgangsbitstroms entfernt.

Die Bitströme niedriger Geschwindigkeit, die in F i g. 2 mit Kanal 1 bis 6 bezeichnet sind, stehen dann zur Übertragung an weitere Demultiplexer zur Verfugung, beispielsweise an das oben erwähnte M13-Digital-Multiplexsystem. Die Bitströme können dann weiter demultiplext werden, um die ursprüngliche niederfrequente Information v« iederzugewinnen.

Der Fachmann erkennt, daß nur eine Rahmenbildung aufgrund des komplementären Paars von S-Bits und des Paars gleicher P-Bits erforderlich ist, um die richtigen Bits an den Kanalausgängen der Demultiplexschaltungen zu erhalten. Die Synchronisation bezieht sich auf das Impulsstopfen zur Erzeugung von Bitfrequenzen für die Eingangsbitströme, die dann leicht zur Bildung eines einzigen Bitstromes ineinander geschoben werden können. Die Rahmenbildung unter Verwendung der »101«-Markierbits betrifft die Herstellung eines Paritätsintervalls mit 2 Rahmen und die Herstellung des Überrahmens im Hinblick auf eine Synchronisationsinformation für den Demultiplex-Vorgang.

Es sind Abänderungen des erfindungsgemäßen Systems denkbar. Beispielsweise muß das eine Endstellen-Steuerbit nicht in der benachbarten Ziffernposition bezüglich des anderen Endstellen-Steuerbits des Paares sein. Die Endstellen-Steuerbits des komplementären oder des gleichen Paares können um eine vorbestimmte Anzahl von geraden Bitpositionen getrennt sein.

Hierzu 4 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Vorrichtung zur Kombination einer Vielzahl von Eingangs-Datenbitströmen in einen einzigen Ausgangsbitstrom mit einem ersten Generator (110) zur Erzeugung eines ersten Kontrbllbit (S) abhängig von den Datenbitströmen, einem zweiten Generator (150, 160, 170) zur Erzeugung eines zweiten Kontrollbit (P) abhängig von den Datenbitströmen, einer ersten Multiplexschaltung (121), die eine Vielzahl von Eingangsanschlüssen (1, 3, 5) besitzt, und die Datenbits aus gewählten Eingangs-Datenbitströmen (CHl, CH3, CHS) mit dem ersten und zweiten Kontrollbit kombiniert, und mit

einer ersten Vielzahl von Synchronisierschaltungen zur Ankopplung der gewählten Eingangsdatenbits an die Eingangsanschlüsse der erster. Multiplexschaltung, dadurch gekennzeichnet, daß die Vorrichtung

eine zweite Multiplexschaltung (122) aufweist, die eine Vielzahl von Eingangsanschlüssen (2, 4, 6) besitzt, und die Datenbits aus den restlichen Eingangs-Datenbitströmen_ mit dem Komplement des ersteh Kontrollbits (S) und mit dem zweiten Kontrollbit (T^ kombiniert, ferner
eine zweite Vielzahl von Synchronisierschaltungen zur Ankopplung der restlichen Eingangs-Datenbitströme (CH 2, CH 4, CH 6) an die Eingangsanschlüsse der zweiten Multiplexschaltung, sowie
eine Kombinierschaltung (180) zur Verschachtelung der Ausgangssignale der ersten und zweiten Multiplexschaltung,

und Steuerschaltungen (130), die Zeitsteuersignale (131; 132; 135; 127,128; 133) an die erste und zweite Multiplexschaltung(121,145; 122,146) an den ersten und zweiten Generator (110; 150, 160, 170) und an die Kombinierschaltung (180) liefern, derart, daß der kombinierte Ausgangsbitstrom aufeinanderfolgende Bit-Rahmenintervalle aufweist, von denen jedes ein komplementäres Paar der ersten Kontrollbits (S, ~5) und ein gleiches Paar der zweiten Kontrollbits (P) an vorbestimmten Punkten innerhalb des Rahmenintervalls besitzt.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Vielzahl von Synchronisierschaltungen (101 — 106) auf die Frequenz ihrer Eingangs-Datenbitströme ansprechen und ein Stopf-Anforderungssignal aufgrund eines vorbestimmten Schwellenwertes erzeugen und daß der erste Generator (110) das erste Steuerbit (S) aufgrund einer sequentiellen Abtastung der Stopf-Anforderungssignale erzeugt.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Generator folgende Bauteile aufweist:

einen ersten Paritätszähler (160), der auf das Ausgangssignal der ersten Multiplexschaltung (121) anspricht;

einen zweiten Paritäiszähler (170), der auf das Ausgangssignal der zweiten Multiplexschaltung (122) anspricht;

einen Bitgenerator (150), der auf die vom ersten und zweiten Paritätszähler (160, 170) erzeugten Werte CPl und P2) anspricht und das zweite Steuerbit (P) erzeugt, das an die erste und zweite Multiplexschaltung (121,122) angekoppelt (über 125 und 126) ist.

4. Vorrichtung nach Anspruch 3, gekennzeichnet durch folgende weitere Bauteile:

eine erste und eine zweite Modulo-2-Addierschaltung (145, 146), die an den Ausgangsanschluß (123, 124) der ersten bzw. zweiten Multiplexschaltung (121,122) angekoppelt sind;

einen Pseudo-Zufallswortgenerator (140), der in Abhängigkeit von der Steuerschaltung (130) ^in Pseudo-Zufallswort(PRWJund dessen Komplement (PR W) an einem Eingangsanschluß der ersten und zweiten Modulo-2-Addierschaltung erzeugt