DE2819571A1 - Datenverarbeitungsanlage mit mehreren prozessoren - Google Patents
Datenverarbeitungsanlage mit mehreren prozessorenInfo
- Publication number
- DE2819571A1 DE2819571A1 DE19782819571 DE2819571A DE2819571A1 DE 2819571 A1 DE2819571 A1 DE 2819571A1 DE 19782819571 DE19782819571 DE 19782819571 DE 2819571 A DE2819571 A DE 2819571A DE 2819571 A1 DE2819571 A1 DE 2819571A1
- Authority
- DE
- Germany
- Prior art keywords
- data
- memory
- processor
- control signals
- peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Multi Processors (AREA)
- Complex Calculations (AREA)
Description
BLUMBACH · WESER · BERGEN · KRAMER
- PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
Patentconsull Radeckeslraße 43 8000 München 60 Telefon (089) 883£03/883604 Telex 05-212313 Telegramme Patenlconsull
Patenlconsutt Sonnenberger Straße 43 62C0 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patentconsull
Western Electric Company, Incorporated Pirz, F.C, 1
Broadway
New York, N.Y. 10038, U.S.A.
Datenverarbeitungsanlage mit mehreren Prozessoren
Die Erfindung betrifft eine Datenverarbeitungsanlage mit mehreren Prozessoren, die einen Hauptprozessor und eine Vielzahl
von peripheren Prozessoren aufweist, welche von dem Hauptprozessor gesteuert werden und je einen Datenspeicher enthalten.
Bei bestimmten Anwendungsfällen mit hohen Datengeschwindigkeiten, beispielsweise bei der Verarbeitung von Radarsignalen, seismischen
Signalen, Sprachsignalen und in anderen Fällen kann die erforderliche Datenverarbeitungsgeschwindigkeit für einen
einzelnen Datenprozessor der gewünschten Größe zu hoch sein, um alle Daten in der zulässigen Zeit zu verarbeiten. Bei einer
Lösung dieses Problems wird in bekannter Weise die Belastung des Hauptdatenprozessors durch den Einsatz eines sekundären
Datenprozessors verringert, der durch den Hauptprozessor gesteuert wird und einen Teil der Datenverarbeitung für den
Hauptprozessor übernimmt. Ein solcher sekundärer Datenprozessor wird im folgenden als peripherer Prozessor, abgekürzt PP bezeichnet.
809845/1013
München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. . H. P. Brehm Dipl.-Chem. Dr. phil. nat.
Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing. Dr. jur. . G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.
Bei bekannten Anlagen transferriert der Hauptprozessor einen Datenblock in einem dem peripheren Prozessor zugeordneten Datenspeicher.
Der periphere Prozessor setzt dann die Daten abhängig von seinem eigenen unabhängigen Speicherprogramra auf
irgendeine gewünschte Weise um, wenn der periphere Prozessor einen Rechner enthält, oder andernfalls unter Steuerung einer
festen Logikanordnung. Der Hauptprozessor liest dann die teilweise verarbeiteten Daten aus dem Datenspeicher des peripheren
Prozessors. Ein typisches Beispiel für einen solchen, mit einem einzelnen peripheren Prozessor gekoppelten Hauptprozessor findet
sich in dem Aufsatz "The Omen Computers: Associative Array Processors" von L.C. Higbie, IEEE Computer Society International
Conference, 1972, Seiten 288 und 289.
Wenn die erforderliche Datenverarbeitungsgeschwindigkeit größer ist als die, die mit Hilfe eines einzelnen peripheren
Prozessors erreicht werden kann, so können weitere periphere Prozessoren zum Hauptprozessor hinzugenommen werden, um weitere
Verarbeitungsschritte auszuführen. In bekannter Weise
geschieht dies dadurch, daß mehrere periphere Prozessoren über eine Schnittstelle mit dem Datenbus des Hauptprozessors
verbunden werden, wobei jeder periphere Prozessor eine periphere Eingangs-Ausgangseinrichtung darstellt. Der Hauptprozessor
muß dann Ergebnisse aus einem Datenspeicher eines peripheren Prozessors lesen und dann die Ergebnisse in den Datenspeicher
des nächsten peripheren Prozessors schreiben. Eine
809845/1013
solche Anordnung ist beispielsweise in der Zeitschrift "Electronics", Band 50, Nr. 5, 3. März 1977, Seiten 159 und
160 beschrieben. Mit zunehmender Anzahl von peripheren Prozessoren nimmt die Belastung des Eingangs-Ausgangsdatenbus
und die Belastung der Zugriffsschaltungen für den Speicher des Hauptprozessors zu. In einigen Anwendungsfällen kann es
wünschenswert sein, eine große Anzahl von peripheren Prozessoren einzusetzen. Ein solcher Anwendungsfall ergibt sich
bei Sprachanalyseproblemen, beispielsweise der Worterkennung, der Specher-Bestätigung und der Tonhöhenanzeige. Periphere
Prozessoren können Verfahrensschritte wie beispielsweise eine digitale Bandbreitenfilterung, eine schnelle Fourier-Transforrnation,
eine Konvolution, eine Korrelation und andere ausführen. In solchen Anv/endungsfällen wird die Verarbeitungsgeschwindigkeit durch die Gesamtzahl von Datenzugriffsvorgängen
beschränkt, die zur Übertragung von Daten aus dem Datenspeicher eines peripheren Prozessors zum nächsten erforderlich
sind.
Eine bekannte Lösung des Problems der Übertragungsgeschwindigkeit für eine Vielzahl von peripheren Prozessoren besteht im
Einsatz eines Koordinatenschalters, der eine Vielzahl von peripheren Prozessoren mit der Vielzahl von Datenspeichern
für die peripheren Prozessoren verbindet. Ein Beispiel einer solchen Anlage findet sich in der US-Patentschrift 3 551 894.
8Q9845/1013
Mittels des Koordinatenschalters werden Verbindungen so neu geordnet, daß die teilweise verarbeiteten Daten in jedem
Datenspeicher dem nächsten peripheren Prozessor zugeordnet werden, der diese Daten weiterverarbeiten soll. Ein solches
Verfahren hat den Nachteil, daß der Koordinatenschalter kompliziert ist und keinen Modulaufbau besitzt, und daß der Umfang
der erforderlichen Schaltungen etwa mit dem Quadrat der beteiligten Anzahl von peripheren Prozessoren wächst.
Ein weiteres Verfahren, mit dessen Hilfe sich die Übertragung von Daten zwischen dem Hauptprozessor und dem Datenspeicher
der peripheren Prozessoren verringern läßt, sieht vor, daß jeder periphere Prozessor einen Zugriff zum Speicher des
Hauptprozessors nach dem Prinzip des Zyklus-Stehlens erhält. Der Speicher des Hauptprozessors stellt demgemäß einen gemeinsamen
Speicher für die peripheren Prozessoren dar. Bei diesem Verfahren wird die Übertragung von Daten vom Datenspeicher
eines peripheren Prozessors zum nächsten in typischer Weise dadurch erreicht, daß für einen Zugriff zum Speicher des Hauptprozessors
benutzte Hinweisadresseninformationen geändert werden, so daß bei fortschreitender Verarbeitung die jeweiligen
Speicherstellen, zu denen ein gegebener peripherer Prozessor Zugriff erhält, leicht geändert werden können. Bei zunehmender
Anzahl von peripheren Prozessoren belegen jedoch diese einen zunehmenden Anteil der Speicherzugriffszeit, so daß es ggf.
zu Überschneidungen mit dem Hauptprozessor kommt. In extremen
809845/1013
Fällen wird der Hauptprozessor sogar daran gehindert, sinnvolle Arbeit auszuführen, wenn die peripheren Prozessoren den Speicher
des Hauptprozessors beanspruchen. Dieses Problem wird in einem Aufsatz "Interprocessor Communication for Multi-Microcomputer-Systems"
von P.M. Russo, Computer, Band 10, Nr. 4, April 1977, Seite 69 beschrieben.
Die bisher besprochenen bekannten Anordnungen beinhalten weitere Probleme. Beispielsweise muß bei denjenigen bekannten
Anordnungen, bei welchen Daten von einem Datenspeicher zum nächsten übertragen werden, die Datenverarbeitung auf die
Datenübertragung warten. Da die Datenübertragung sequentiell Wort für Wort durchgeführt wird, kann dies den Beginn der
Datenverarbeitung im nachfolgenden peripheren Prozessor unzulässig verzögern. Außerdem werden bei bekannten Anlagen
die Daten für den nachfolgenden Verarbeitungsschritt durch einen peripheren Prozessor entweder bewegt oder an ihrer Stelle
gelassen, und zwar in diskreten Blöcken benachbarter Wörter. Die Datenwörter werden also dem nachfolgenden peripheren Prozessor
in einer Anordnung zur Verfügung gestellt, die für den vorhergehenden peripheren Prozessor zweckmäßig ist. Der nachfolgende
periphere Prozessor muß dann unter Umständen die Datenwörter zuerst neu ordnen, bevor er mit der eigentlichen
Verarbeitung beginnen kann. Jedes dieser Probleme verringert die Gesamtverarbeitungsgeschwindigkeit bei jedem Verarbeitungsschritt durch einen peripheren Prozessor und erhöht die Kompli-
809845/1013
ziertheit' "bei der Verarbeitung.
Die Erfindung hat sich die Aufgabe gestellt, die erläuterten Schwierigkeiten zu beseitigen. Zur Lösung der Aufgabe geht
die Erfindung aus von einer Datenverarbeitungsanlage der eingangs genannten Art und ist gekennzeichnet durch eine Quelle
für Adressensteuersignale, eine Einrichtung zur Einordnung der Adressensteuersignale in erste umgesetzte Adressensteuersignale,
eine Einrichtung zur Einordnung der Adressensteuersignale in zweite umgesetzte Adressensteuersignale, eine Einrichtung
zum Lesen von Daten aus einer abhängig von den ersten umgesetzten Adressensteuersignalen gewählten Speicherstelle
in einem ersten Datenprozessorspeicher und eine Einrichtung zum Einschreiben von Daten in eine abhängig von den zweiten
umgesetzten Adressensteuersignalen gewählten Speicherstelle in einem zweiten Datenprozessorspeicher.
Generell sieht die Erfindung eine verbesserte Einrichtung zur Datenübertragung zwischen peripheren Prozessoren vor, die
einen oder mehrere direkte Datenwege zwischen den Datenspeichern der peripheren Prozessoren beinhaltet, so daß die Notwendigkeit
einer Datenübertragung zwischen Jedem peripheren Prozessor und dem Hauptprozessor vermieden wird. Eine Verringerung der Datenübertragungszeit
wird dadurch erzielt, daß alle Datenübertragungen zwischen den Datenspeichern der peripheren Prozessoren
gleichzeitig ausgeführt werden. Dies geschieht dadurch, daß
809845/1013
gemeinsame Adressensteuersignale und Zeitsteuerungssignale gleichzeitig allen Übertragungseinheiten der peripheren Prozessoren
zugeführt werden. Während der Übertragung wird eine Datenneuordnung dadurch erreicht, daß die gemeinsamen Adressensteuersignale
in die tatsächlichen Adressen umgeordnet werden, die in jedem Datenspeicher von peripheren Prozessoren benutzt
werden. Eine anpassungsfähige Neuordnung wird dadurch erzielt, daß eine getrennte Adressenumordnung (mapping) zum Lesen und
Schreiben verwendet wird. Durch den Einsatz eines bedingten Schreibsteuermerkmals kann eine unterschiedliche Anzahl von
Wörtern zu jedem Datenspeicher eines peripheren Prozessors übertragen werden. Eine vorläufige Verarbeitung der übertragenen
Daten wird durch Einschaltung von Arithmetik- und Logikschaltungen in den Datenweg sowie unter Steuerung der Bauteile
für die Adressenumordnung erreicht. Dies gibt die Möglichkeit, übertragene Daten mit konstanten Informationen zu
kombinieren, die Wort für Wort gespeichert sind, oder mit Daten, die von einer anderen Quelle in einem peripheren Prozessor
übertragen werden. Von einem peripheren Prozessor zu verarbeitende Daten können aus mehreren anderen Quellen in
peripheren Prozessoren Wort für Wort mittels einer Auswahleinrichtung assembliert werden.
Mit der vorliegenden Erfindung wird eines der Probleme beim
Stand der Technik dadurch gelöst, daß eine Datenverarbeitung bei der Übertragung von Daten stattfindet, wodurch die vom
809845/1013
periphereh Prozessor auszuführende Verarbeitung vereinfacht
wird. Außerdem wird eine flexible Datenneuordnung ermöglicht, die die Verarbeitung durch die peripheren Prozessoren weiter
vereinfacht. Diese zusätzliche Verarbeitung erfolgt ohne zusätzlichen Aufwand an Verarbeitungszeit, da sie während
der für die Datenübertragung erforderlichen Zeit stattfindet.
Nachfolgend wird die Erfindung an Hand der Zeichnungen näher
beschrieben. Es zeigen:
Fig. 1 das Blockschaltbild einer Rechneranlage nach der Erfindung;
Fig. 2 Einzelheiten einer gemeinsamen Steuerschaltung zur Steuerung der Datenübertragung zwischen den Übertragung
seinheiten von peripheren Prozessoren;
Fig. 3 ein Ausführungsbeispiel einer Ubertragungseinheit
eines peripheren Prozessors und des Datenspeicherabschnittes eines zugeordneten peripheren Prozessors,
In Fig. 1 ist das Gesamtblockschaltbild einer Rechneranlage mit mehreren Prozessoren entsprechend einem Ausführungsbeispiel
der Erfindung dargestellt. Ein Hauptprozessor 10 wird hinsichtlich seiner Datenverarbeitungsfunktionen durch periphere
Prozessoren (PP-Einheiten) PP 1, PP 2 und PP M unterstützt. Die Gesamtzahl der in einem bestimmten Anwendungsfall tatsächlich
benutzten PP-Einheiten hängt von den Datenverarbei-
809845/1013
tungsschritten ab, für die die PP-Einheiten zweckmäßig zur
Beschleunigung der Gesamtdatenverarbeitung durch den Hauptprozessor 10 benutzt werden können. Jedem peripheren Prozessor
ist eine PP-Ubertragungseinheit 30, 31 bzw. 32 zugeordnet. Jeder periphere Prozessor verarbeitet die von links
ankommenden Daten, und die teilweise verarbeiteten Daten werden nach rechts zum nächstfolgenden peripheren Prozessor
für den als nächstes auszuführenden Verarbeitungsschritt übertragen.
Entsprechend dem vereinfachten Blockschaltbild gemäß Fig. 1 überträgt der Hauptprozessor Daten an eine lineare Folge von
PP-Einheiten. Die Daten werden jedem Prozessor nacheinander zugeführt und das Ergebnis wird zum Hauptprozessor zurückgegeben.
Wie die Erläuterung der Fig. 3 zeigen wird, ist die vorliegende Erfindung nicht auf einen streng sequentiellen,
linearen Datenverarbeitungsweg beschränkt. Im Rahmen der Erfindung können einem peripheren Prozessor Eingangssignale
von einer beliebigen Anzahl weiterer peripherer Prozessoren zugeführt oder Ausgangssignale an diese abgegeben werden, und
zwar je nach Bedarf im Hinblick auf die gewünschten Datenverarbeitungsfunktionen.
Eine lineare Folge ist lediglich zur Vereinfachung der Darstellung angegeben und stellt lediglich
eine von vielen zweckmäßigen Anordnungen im Rahmen der Erfindung dar.
809845/1013
Der periphere Prozessor 1 ist typisch für die peripheren Prozessoren,
die hier betrachtet werden. Jeder der anderen peripheren Prozessoren gemäß Fig. 1 besitzt einen ähnlichen inneren
Aufbau, wobei jedoch die Einzelheiten aus Gründen der Klarheit weggelassen worden sind. Der periphere Prozessor 1 beinhaltet
den Prozessor selbst und einen Datenspeicher. Ein Prozessor, und zwar entweder ein Hauptprozessor oder ein peripherer Prozessor,
kann mit Hilfe einer verdrahteten Logik aufgebaut sein, eine einzelne großintegrierte Schaltung umfassen oder aus einem
Mikrocomputer mit einem Festwertspeicher zur Aufnahme der Befehle bestehen. Der Datenspeicher ist in typischer Weise ein
Schreib-Lese-Speicher mit beliebigem Zugriff. Der periphere Prozessor 1 verarbeitet die im Datenspeicher stehenden Daten,
führt die durch den jeweiligen Anwendungsfall verlangte Datentransformation aus und legt die Ergebnisse im Datenspeicher
ab.
Nach Beendigung der Verarbeitung durch alle peripheren Prozessoren
werden die verarbeiteten Daten gleichzeitig aus dem Datenspeicher jedes peripheren Prozessors zum Datenspeicher
des nächstfolgenden peripheren Prozessors zur Durchführung des nächsten Verarbeitungsschrittes übertragen. Die Übertragungseinheit
30 des peripheren Prozessors 1, die einige oder alle der Merkmale gemäß Fig. 3 beinhalten kann, steuert die
geordnete Datenübertragung zwischen dem Datenspeicher des peripheren Prozessors 1 und seinen Nachbarn. Die Übertragungseinheit 31 des peripheren Prozessors 2, die gegenüber der
809845/1013
Übertragungseinheit 30 unterschiedliche Merkmale besitzen
kann, steuert die geordnete Datenübertragung zwischen dem Datenspeicher des peripheren Prozessors 2 und seinen Nachbarn.
Adressen- und Steuersignale werden Jeder Übertragungseinheit
durch die in Fig. 2 im einzelnen dargestellte gemeinsame Steuerung 20 zugeführt. Nach der Beendigung der Aufgaben durch
alle peripheren Prozessoren veranlasst der Hauptprozessor 10 die gemeinsame Steuerung 20, mit der Übertragung zu beginnen.
Man beachte, daß die von der gemeinsamen Steuerung 20 gelieferten Steuersignale im Rahmen der vorliegenden Erfindung auch
vom Hauptprozessor 10 direkt geliefert werden könnten. Die gemeinsame Steuerung 20 stellt die Steuersignale für Datenübertragungen
Wort für Wort zur Verfügung und arbeitet unabhängig, nachdem sie vom Hauptprozessor 10 in Betrieb gesetzt
worden ist. Auf diese Weise kann der Hauptprozessor 10 sich anderen Aufgaben zuwenden, während die Datenübertragung ausgeführt
wird. Alternativ kann der Hauptprozessor 10 eine Wortfür-Wort-Folge von Steuersignalen an die peripheren Prozessoren
liefern, so daß die Gesamteinrichtung auf Kosten einer größeren zeitlichen Beanspruchung des Hauptprozessors vereinfacht wird.
In gleicher Weise kann im Rahmen der Erfindung die gemeinsame Steuerung 20 für jede Übertragungseinheit verdoppelt werden,
809845/1013
Is
um eine erhöhte Zuverlässigkeit zu erzielen.
Fig. 2 zeigt eine gemeinsame Steuerschaltung zur Abgabe von Adressen- und Steuersignalen an alle Übertragungseinheiten
der peripheren Prozessoren abhängig von Anforderungen des
Hauptprozessors, Informationen von einem peripheren Prozessor zum jeweils nächsten zu übertragen. Der Hauptprozessor leitet
den Vorgang durch Lieferung eines Signals auf der Leitung ein, das das Steuer-Flip-Flop 120 einstellt. Am Ende der Arbeitsvorgänge
der Schaltung gemäß Fig. 2 wird ein Übertragungsendesignal auf der Leitung 110 erzeugt, das zum Hauptverarbeiter
zurückgegeben wird und das Flip-Flop 120 zurückstellt.
Während die gemeinsame Steuerschaltung aktiv ist, liefert die Leitung 130 ein Übertragungs-im-Gang-Signal, das zu allen
Übertragungseinheiten der peripheren Prozessoren gegeben wird, von denen eine in Fig. 3 dargestellt ist. Dieses Signal betätigt
ein UND-Gatter 150, um Taktsignale vom Taktgeber 140 durchzulassen, die das Flip-Flop 160 abwechselnd in den Einstell-
und Rückstellzustand kippen. Dadurch werden abwechselnd auftretende Lese- und Schreibsignale auf den Ausgangsleitungen
170 bzw. 180 erzeugt. Das Lesesignal wird durch die Verzögerungsschaltung 190 verzögert, so daß ein Lastpufferregistersignal
erzeugt wird.
Das Lesesignal wird außerdem zur Vorwärtsschaltung des Adressen-
80984S/1013
Zählerregisters 105 und zur Rückwärtsschaltung des Wortzählerregisters
106 verwendet. Jeder Übertragungseinheit der peripheren Prozessoren werden k Adressensignale vom Adressenzählerregister
105 und die Lese-, Schreib- und Lastpufferregistersignale zugeführt. Das Adressenzählerregister 105 wird durch
den Hauptprozessor auf eine zweckmäßige Anfangsstartadresse voreingestellt, die der Rückstellzustand mit nur Null-Werten
sein kann. Das Wortzählerregister 106 wird mit einer Anzahl von Wortübertragungen voreingestellt, die in den Übertragungseinheiten der peripheren Prozessoren durchgeführt werden sollen.
Wie in Verbindung mit dem Speicher für die bedingte Schreibsteuerung gemäß Fig. 3 noch genauer erläutert werden soll,
kann die Anzahl der von jeder Übertragungseinheit übertragenen (geschriebenen) Wörter unterschiedlich und kleiner als der
Zählwert sein, der in das Wortzählerregister 106 gegeben wird. Der Detektor 107 stellt fest, daß das Wortzählerregister 106
auf den Zustand mit nur Null-Werten rückwärts geschaltet worden ist. Die Datenübertragung in den Übertragungseinheiten der
peripheren Prozessoren ist dann vollständig, und es wird ein Ausgangssignal auf der Leitung 110 erzeugt, das die Vervollständigung
im Hauptprozessor anzeigt.
Fig. 3 zeigt den Datenspeicherabschnitt eines peripheren Prozessors
mit der zugeordneten Übertragungseinheit. Bei einem gegebenen Anwendungsfall der vorliegenden Erfindung kann eine
809845/1013
Anzahl von peripheren Prozessoren vorhanden sein, die je ihren eigenen Speicher und ihre eigene Übertragungseinheit
besitzen.
Der Prozessorspeicher 200 ist der Datenspeicher für den peripheren
Prozessor. Daten werden durch die Übertragungseinheit in den Prozessorspeicher 200 zur Verarbeitung übertragen.
Das Ergebnis der Verarbeitung durch den peripheren Prozessor verbleibt im Speicher 200, um unter Steuerung der Übertragungseinheit
zum nächsten peripheren Prozessor in der Folge übertragen zu werden, damit die gewünschte Gesamtverarbeitung
durchgeführt werden kann.
Der periphere Prozessor erlangt einen Zugriff zum Speicher über die N Datenleitungen 205. Über Signale auf den Leitungen
201 bis 205 kann der periphere Prozessor beliebige Speicherstellen im Prozessorspeicher 200 für Verarbeitungszwecke adressieren.
Der Zugriff zum Speicher 200 durch den peripheren Prozessor wird durch UND-Gatter 206, 207, 208, 209 und 210 gesteuert.
Diese Gatter werden beim Auftreten eines Übertragung-im-Gang-Signals
auf der Leitung 211 gesperrt, das während derjenigen Zeit, zu der die gemeinsame Steuerschaltung gemäß Fig. 2 aktiv
ist, durch den Inverter 212 invertiert wird. Dadurch wird eine Störung der jeweiligen Übertragungseinheit durch den peripheren
Prozessor während der Übertragung von Daten verhindert.
8098A5/1013
2619571
Ein Zugriff zum Prozessorspeicher 200 erlangt die Übertragungseinheit über UND-Gatter 220, 221, 222 und 223. Diese stellen
N Datenleitungen, K Adressenleitungen sowie ein Lese- und ein bedingtes Schreibsteuersignal zur Verfügung, die mit entsprechenden
Signalen an den UND-Gattern 206 bis 209 durch eine logische ODER-Funktion verknüpft werden. Die Gatter 220 bis
223 werden durch das Übertragung-im-Gang-Signal betätigt, das
auf der Leitung 24 während derjenigen Zeit erscheint, zu der die Übertragungseinheit unter der aktiven Steuerung der gemeinsamen
Steuerschaltung gemäß Fig. 2 steht.
Jeder Speicher 283, 282, 251, 270, 281 und 280 kann eine binäre
Informationstabelle üblicher Konstruktion sein, beispielsweise ein Festwertspeicher (ROM). Einer oder mehrere dieser
Speicher können bei einer bestimmten Datenverarbeitungsanwendung weggelassen werden.
Es soll Jetzt die Betriebsweise der Übertragungseinheit eines peripheren Prozessors beschrieben werden.
Der Hauptzweck der Übertragungseinheit besteht darin, Daten aus einem vorhergehenden peripheren Prozessor in den Prozessorspeicher
200 zu schreiben, während Daten vom Prozessorspeicher 200 zum nächsten Speicher übertragen werden. Das Übertragungim-Gahg-Signal
auf der Leitung 211 isoliert den peripheren Prozessor vom Prozessorspeicher 200 auf die oben beschriebene
809845/1013
Weise. Von der gemeinsamen Steuerschaltung gemäß Fig. 2 wird zusammen mit K Adressensignalen eine Folge von Lese-, Lastpufferregister-
und Schreibsignalen an die Übertragungseinheit gegeben.
Die gemeinsame Steuerschaltung nach Fig. 2 gibt ein gemeinsames Adressensteuersignal auf die K Adressenleitungen 250.
Diese Adresse wird im Leseadressen-Einordnungsspeicher 251 in ein umgesetztes Adressensteuersignal für den Prozessorspeicher
200 übersetzt, und aus dieser Adresse sollen Daten dann tatsächlich gelesen werden. Die umgesetzte Adresse wird
mittels des durch die gemeinsame Steuerschaltung erzeugten Lesesignals über das UND-Gatter 252 geführt, läuft über das
ODER-Gatter 253 und wird dann über das UND-Gatter 221 zu den Adressierleitungen des Prozessorspeichers 200 geführt. Das
Lesesteuersignal wird ebenfalls über die Leitung 256 und das
UND-Gatter 222 geführt, um den Prozessorspeicher 200 zu veranlassen, den Inhalt des adressierten Datenwortes auf die Ausgangsleitung
260 zu geben, die zum Pufferregister 261 führt. Die Daten werden durch das auf der Leitung 262 erscheinende
Lastpufferregister-Steuersignal in das Pufferregister 261 geladen. Die Verzögerung 190 in Fig. 2 stellt den Synchronismus
zwischen dem Erscheinen der Daten und des Lastpufferregister-Steuersignals sicher.
Das Ausgangssignal des Pufferregisters 261 durchläuft die
B09845/1013
Arithmetik- und Steuereinheit 265 unverändert zur Ausgangsleitung 266 und wird dort zum Eingang weiterer peripherer
Prozessoren übertragen. Gleichzeitig erscheinen Daten von der Übertragungseinheit eines vorhergehenden peripheren Prozessors
auf den N Datenleitungen 254. Diese Daten werden unverändert über die Arithmetik- und Logikeinheit 255 sowie
über das UND-Gatter 220 zu den Datenleitungen des Prozessorspeichers 200 geführt.
Abhängig von den Lese-, Lastpufferregister-, Übertragung-im-Gang-
und Adressensignalen, die von der gemeinsamen Steuerschaltung zu jeder Übertragungseinheit in der Anlage gegeben
werden, hat jede Übertragungseinheit jetzt ein Ausgangswort zwischengespeichert, das aus ihrem jeweiligen Datenspeicher
gelesen worden ist. Dieses zwischengespeicherte Datenwort wird jetzt an die Eingangsleitungen der nachfolgenden Übertragungseinheit
angelegt. Man beachte, daß das zwischengespeicherte Datenwort jedes peripheren Prozessors aus einer
anderen Speicherstelle in jedem peripheren Prozessor gelesen sein kann. Obwohl jede Übertragungseinheit die gleichen Adressiersignale
über ihre jeweiligen K Adressenleitungen 250 empfangen hat, ändert der Leseadressen-Einordnungsspeicher
200 in typischer Weise diese Adresse in eine tatsächliche Adresse des jeweiligen Prozessorspeichers 200, die von denen
in anderen Übertragungseinheiten verschieden ist.
8098A5/1013
Nach dem Auftreten der Lese- und Lastpufferregister-Steuersignale erzeugt die gemeinsame Steuerschaltung ein Schreibsteuersignal.
Das Adressenzählerregister 105 ist noch nicht geändert worden, so daß die K Adressenleitungen 250 die
gleiche Adresse zum Schreibadressen-Einordnungsspeicher 270 übertragen. Der Speicher 270 erzeugt eine umgesetzte Adresse,
die über das UND-Gatter 271 (das durch das Schreibsteuersignal betätigt worden ist), das ODER-Gatter 253 und das UND-Gatter
221 geführt wird, um eine neue umgesetzte Adresse für den Prozessorspeicher 200 bereitzustellen. Das Schreibsteuersignal
für den Prozessorspeicher 200 wird durch das UND-Gatter 223 geliefert, das durch das Übertragung-im-Gang-(Leitung 224),
Schreib- (Leitung 285) und Schreibzulassungs- (Leitung 286) Steuersignal betätigt wird. Das Schreibzulassungs-Steuersignal
soll später erläutert werden. Diese Signale veranlassen den Prozessorspeicher 200, die auf den Dateneingangsleitungen von
der vorhergehenden Ubertragungseinheit erscheinenden Daten in die durch die umgesetzte Adresse bezeichnete Speicherstelle
einzuschreiben.
Auf diese Weise werden während des Schreibabschnitts des Lese/Schreibzyklus Daten im Pufferregister 261 jeder vorhergehenden
Ubertragungseinheit in den Prozessorspeicher 200
in eine Speicherstelle eingeschrieben, die durch den Schreibadressen-Einordnungsspeicher
270 bestimmt wird. Wie im Fall des Leseadressen-Einordnungspeichers 251 kann der Inhalt des
309845/1013
Schreibadressen-Einordnungsspeichers 270 für jede nachfolgende
Übertragungseinheit verschieden sein. Obwohl also die K Adressenleitungen
250 die gleiche Adresse zu jeder Übertragungseinheit geben, können die Leseadresse und die Schreibadresse
in einer Übertragungseinheit verschieden sein und beide können sich von denen aller anderen Ubertragungseinheiten unterscheiden.
Die K Adressenleitungen 250 führen außerdem zum Bedingungsschreibsteuerspeicher
281, der ein einzelnes Informationsbit für jede adressierte Speicherstelle enthält. Dieses Informationsbit wirkt als Zulassungsbit für die Steuerung beim Einschreiben
in die adressierte Adresse. Das Zulassungsbit wird auf die Leitung 286 gegeben und betätigt das Gatter 223, um ein bedingtes
Schreibsteuersignal an den Prozessorspeicher 200 während des Schreibabschnittes des Lese/Schreibzyklus zu liefern,
während eine Übertragung im Gange ist.
Das durch den Speicher 281 verwirklichte Merkmal gibt die Möglichkeit,
daß eine gegebene Übertragungseinheit eine kleinere Zahl von Wörtern in ihren zugeordneten Prozessorspeicher als
die Gesamtzahl von Lese/Schreibzyklen schreibt, die die gemeinsame Steuerschaltung ausgibt. Auf diese Weise ist eine
Übertragungseinheit an eine lange Folge von Lese/Schreibzyklen angepasst, die nur eine kleinere Zahl von Zyklen benötigt,
da weniger Daten zu übertragen sind.
809845/1013
Die K Adressenleitungen 250 führen außerdem zum Ausgangs-Arithmetik-Logikeinheit-Steuer
speicher 280, der für jede adressierte Speicherstelle zwei Felder mit mehreren Bits enthält,
die auf den P Steueradern 290 und den N Datenleitungen 291 ausgegeben werden. Die Ausgangssignale auf den Leitungen
290 steuern die Funktion, die die Arithmetik-Logikeinheit (ALU) 265 mit den Eingangsdaten vom Pufferregister 261 ausführen
soll. Die Ausgangssignale auf den Leitungen 291 dienen
als zweite Dateneingangssignale für die Arithmetik-Logikeinheit
265. Diese Einheit führt eine arithmetische oder logische Funktion unter Kombination der beiden Dateneingangssignale
auf die durch die Steuerleitungen angegebene Weise aus und gibt das Ergebnis auf die Ausgangsleitungen 266.
Das durch den Speicher 280 und die Arithmetik-Logikeinheit 265 verwirklichte Merkmal gibt die Möglichkeit, zusätzliche
Datenverarbeitungsfunktionen mit den im Prozessorspeicher 200 gespeicherten Daten auszuführen, während sie nach außen
übertragen werden. Es werden Verarbeitungsfunktionen ermöglicht, die unter Umständen einen zweiten Operanden erfordern,
beispielsweise Verschiebe-, Rotier-, Maskier-, Arithmetik- und andere Funktionen.
Die K Adressenleitungen 250 führen außerdem zum I/M-Wählsteuerspeicher
283, der für jede adressierte Speicherstelle
ein Mehrbitfeld der Länge logpM enthält (es wird angenommen,
8098*5/1013
daß M eine Potenz von 2 ist), wobei M die Anzahl von Eingängen mit je N Leitungen zur I/M-Wählschaltung 284 ist. Die logpM-Steuerleitungen
veranlassen die I/M-Wählschaltung 284, die
Eingangssignale auf der gewählten Gruppe von Eingangsleitungen zur Arithmetik-Logikeinheit 255 zu übertragen.
Das durch den Speicher 283 und die I/M-Wählschaltung 284 verwirklichte
Merkmal gibt die Möglichkeit, Dateneingangssignale von M verschiedenen Übertragungseinheiten zur Speicherung im
Prozessorspeicher 200 ineinander zu schieben. Demgemäß kann beispielsweise das Wort 1 ein Eingangssignal vom peripheren
Prozessor 5 sein, das Wort 2 from Prozessor 7 und so weiter, wie dies jeweils zur Verwirklichung der gewünschten Datenkombination
für einen gegebenen Verarbeitungsschritt erforderlich ist.
Die K Adressenleitungen 250 führen außerdem zum Eingangs-Arithmetik-Logikeinheit-Steuerspeicher
282, der ein einzelnen Mehrbitfeld für jede adressierte Speicherstelle aufweist, welches
auf den P Steueradern zur Arithmetik-Logikeinheit 255 ausgegeben wird. Dieses Ausgangssignal steuert die Funktion, die
die Arithmetik-Logikeinheit 255 mit Eingangsdaten von den N Datenleitungen 254 und den N Datenleitungen von der I/M-Wählschaltung
284 ausführen soll. Die Arithmetik-Logikeinheit 255 führt eine arithmetische oder logische Funktion unter
Kombination der beiden Dateneingangssignale auf die durch die
809845Π013
Steueradern angegebene Weise aus und gibt das Ergebnis auf Ausgangsleitungen, die zum UND-Gatter 220 und zum Eingang
des Prozessorspeichers 200 führen.
Das durch den Speicher 282 und die Arithmetik-Logikeinheit 255 verwirklichte Merkmal gibt die Möglichkeit, zusätzliche
Datenverarbeitungsfunktionen mit Daten auszuführen, die als Eingangsdaten zur Übertragungseinheit kommen, bevor sie im
Prozessorspeicher 200 abgelegt werden. Es werden Verarbeitungsfunktionen ermöglicht, die arithmetische oder logische Kombinationen
von Daten aus zwei unterschiedlichen Datenströmen von unterschiedlichen peripheren Prozessoren erfordern.
Bei dem hier beschriebenen Ausführungsbeispiel ist ein Zugriff zum Prozessorspeicher 200 durch den peripheren Prozessor während
der Datenübertragung gesperrt. Dies ergibt sich aus der beschriebenen Einwirkung des Inverters 212 und der UND-Gatter
206 bis 210. Dieses Merkmal ist lediglich zur Vereinfachung der Darstellung erläutert worden und soll keine Einschränkung
hinsichtlich des Schutzumfanges bedeuten. Bei anderen Ausführungsbeispielen
kann ein verschachtelter Zugriff zum Prozessorspeicher 200 durch den peripheren Prozessor und die Übertragungseinheit
vorgesehen sein. Die Verarbeitung im peripheren Prozessor kann daher abwechselnd mit der Datenübertragung
erfolgen, so daß die Leerlaufzeit des peripheren Prozessors verringert und die Ausnutzung der Schaltungen auf Kosten zusätzlicher
Kompliziertheit verbessert werden.
8098AS/1013
Claims (6)
- BLUMBACH · WESER . BERGEN · KRAMERZWIRNER - HIRSCH · BREHMOQ1Q571- PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN £0 1*20/Patentconsult Radeckesttaße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsult Patentconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121)562943/561998 Telex 04-186237 Telegramme PatentconsultWestern Electric Company, Incorporated Pirz, F.C.BroadwayNew York, N.Y. 10038, U.S.A.PatentansprücheQJ Datenverarbeitungsanlage mit mehreren Prozessoren, die einen Hauptprozessor (Fig. 1: 10) und eine Vielzahl von peripheren Prozessoren (PP-.. .PP») aufv/eist, welche von dem Hauptprozessor gesteuert werden und je einen Datenspeicher enthalten,gekennzeichnet durch eine Quelle (Fig. 2: 105) für Adressensteuersignale (K),eine Einrichtung (Fig. 3: 251) zur Einordnung der Adressensteuersignale in erste umgesetzte Adressensteuersignale,eine Einrichtung (270) zur Einordnung der Adressensteuersignale in zweite umgesetzte Adressensteuersignale, eine Einrichtung (222) zum Lesen von Daten aus einer abhängig von den ersten umgesetzten Adressensignalen gewählten Speicherstelle in einem ersten Datenprozessorspeicher (200 von PP1),809845/1013München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. · H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing. Dr.jur. · G. Zwirner Dipl.-Ing. Dipl.-W.-Iog.• . OrHGlNAL INSPECTEDund eine Einrichtung (223) zum Einschreiben von Daten in eine abhängig von den zweiten umgesetzten Adressensteuersignalen gewählten Speicherstelle in einem zweiten Datenprozessorspeicher (200 von PPp).
- 2. Datenverarbeitungsanlage nach Anspruch 1, gekennzeichnet durch eine Einrichtung (281), die unter Ansprechen auf die Adressensteuersignale selektiv das Einschreiben in die Speicherstelle in den zweiten Datenprozessorspeicher sperrt«
- 3. Datenverarbeitungsanlage nach Anspruch 1, gekennzeichnet durch eine Einrichtung (280 oder 282), die unter Ansprechen auf die gemeinsamen Adressensteuersignale Logiksteuersignale erzeugt, und eine Einrichtung (265 bzw. 255)» die unter Ansprechen auf die Logiksteuersignale gewählte logische Operationen mit den Lese- oder Schreibdaten ausführt.
- 4. Datenverarbeitungsanlage nach Anspruch 3, dadurch gekennzeichnet, daß die Einrichtung (265) zur Ausführung von logischen Operationen die Lesedaten mit gewählten konstanten Informationsdaten kombiniert.809845/1013
- 5. Datenverarbeitungsanlage nach Anspruch 3, gekennzeichnet durch eine Einrichtung (283, 284), die zu unterschiedlichen Zeitpunkten Daten aus unterschiedlichen peripheren Prozessoren zum Einschreiben in die Speicherstelle auswählt,
- 6. Datenverarbeitungsanlage nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (255) zur Ausführung von logischen Operationen Daten aus unterschiedlichen Prozessoren kombiniert, die zu einem gegebenen Zeitpunkt gewählt werden.S0S845/1O13
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/794,464 US4149242A (en) | 1977-05-06 | 1977-05-06 | Data interface apparatus for multiple sequential processors |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2819571A1 true DE2819571A1 (de) | 1978-11-09 |
DE2819571C2 DE2819571C2 (de) | 1987-05-27 |
Family
ID=25162690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19782819571 Granted DE2819571A1 (de) | 1977-05-06 | 1978-05-05 | Datenverarbeitungsanlage mit mehreren prozessoren |
Country Status (5)
Country | Link |
---|---|
US (1) | US4149242A (de) |
JP (1) | JPS53138654A (de) |
DE (1) | DE2819571A1 (de) |
FR (1) | FR2389939B1 (de) |
GB (1) | GB1600633A (de) |
Families Citing this family (77)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9405914D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Video decompression |
JPS6016664B2 (ja) * | 1977-10-28 | 1985-04-26 | 豊田工機株式会社 | デ−タ転送装置 |
US4305124A (en) * | 1978-06-09 | 1981-12-08 | Ncr Corporation | Pipelined computer |
US4361876A (en) * | 1978-09-05 | 1982-11-30 | Motorola, Inc. | Microcomputer with logic for selectively disabling serial communications |
US4296469A (en) * | 1978-11-17 | 1981-10-20 | Motorola, Inc. | Execution unit for data processor using segmented bus structure |
DE3069249D1 (en) * | 1979-02-13 | 1984-10-31 | Secr Defence Brit | Data processing unit and data processing system comprising a plurality of such data processing units |
US4308579A (en) * | 1979-02-21 | 1981-12-29 | Pitney Bowes Inc. | Multiprocessor parcel postage metering system having serial data bus |
US4271470A (en) * | 1979-02-21 | 1981-06-02 | Pitney Bowes Inc. | Serial data bus for use in a multiprocessor parcel postage metering system |
US4535420A (en) * | 1979-09-26 | 1985-08-13 | Sperry Corporation | Circular-queue structure |
US4315310A (en) * | 1979-09-28 | 1982-02-09 | Intel Corporation | Input/output data processing system |
JPS56109057A (en) * | 1980-02-04 | 1981-08-29 | Hitachi Ltd | Data communication system |
CH637228A5 (fr) * | 1980-03-27 | 1983-07-15 | Willemin Machines Sa | Dispositif de commande d'une machine ou d'une installation. |
US4323967A (en) * | 1980-04-15 | 1982-04-06 | Honeywell Information Systems Inc. | Local bus interface for controlling information transfers between units in a central subsystem |
US4493019A (en) * | 1980-05-06 | 1985-01-08 | Burroughs Corporation | Pipelined microprogrammed digital data processor employing microinstruction tasking |
US4384324A (en) * | 1980-05-06 | 1983-05-17 | Burroughs Corporation | Microprogrammed digital data processing system employing tasking at a microinstruction level |
US4493020A (en) * | 1980-05-06 | 1985-01-08 | Burroughs Corporation | Microprogrammed digital data processor employing microinstruction tasking and dynamic register allocation |
US4418382A (en) * | 1980-05-06 | 1983-11-29 | Allied Corporation | Information exchange processor |
EP0057756B1 (de) * | 1981-02-11 | 1985-02-20 | Siemens Aktiengesellschaft | Anordnung zum Datenaustausch in parallel arbeitenden Multi-Mikrorechnersystemen |
JPS57164340A (en) * | 1981-04-03 | 1982-10-08 | Hitachi Ltd | Information processing method |
US4646236A (en) * | 1981-04-17 | 1987-02-24 | International Business Machines Corp. | Pipelined control apparatus with multi-process address storage |
JPS58106636A (ja) * | 1981-12-18 | 1983-06-25 | Hitachi Ltd | パイプライン演算装置 |
JPS58146969A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | インデツクス限定連続演算ベクトルプロセツサ |
BG35575A1 (en) * | 1982-04-26 | 1984-05-15 | Kasabov | Multimicroprocessor system |
JPS58195265A (ja) * | 1982-05-10 | 1983-11-14 | Sony Corp | マイクロコンピユ−タ |
JPS58207152A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | パイプライン演算装置テスト方式 |
JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
US4641269A (en) * | 1983-01-26 | 1987-02-03 | Emhart Industries, Inc. | Programmable control system for glassware forming machines |
US4580215A (en) * | 1983-03-08 | 1986-04-01 | Itt Corporation | Associative array with five arithmetic paths |
US4630230A (en) * | 1983-04-25 | 1986-12-16 | Cray Research, Inc. | Solid state storage device |
US4620279A (en) * | 1983-07-29 | 1986-10-28 | Standard Oil Company, Now Amoco Corporation | Data transfer system |
US4710868A (en) * | 1984-06-29 | 1987-12-01 | International Business Machines Corporation | Interconnect scheme for shared memory local networks |
US4754394A (en) * | 1984-10-24 | 1988-06-28 | International Business Machines Corporation | Multiprocessing system having dynamically allocated local/global storage and including interleaving transformation circuit for transforming real addresses to corresponding absolute address of the storage |
US4688172A (en) * | 1984-11-13 | 1987-08-18 | International Business Machines Corporation | Initialization apparatus for a data processing system with a plurality of input/output and storage controller connected to a common bus |
US4689675A (en) * | 1985-05-23 | 1987-08-25 | Advanced Systems Development, Inc. | Digital scan converter and method therefor |
US4740894A (en) * | 1985-09-27 | 1988-04-26 | Schlumberger Systems And Services, Inc. | Computing processor with memoryless function units each connected to different part of a multiported memory |
JPH0740252B2 (ja) * | 1986-03-08 | 1995-05-01 | 株式会社日立製作所 | マルチプロセツサシステム |
US5193159A (en) * | 1986-09-24 | 1993-03-09 | Hitachi, Ltd. | Microprocessor system |
US5163132A (en) * | 1987-09-24 | 1992-11-10 | Ncr Corporation | Integrated controller using alternately filled and emptied buffers for controlling bi-directional data transfer between a processor and a data storage device |
US5111389A (en) * | 1987-10-29 | 1992-05-05 | International Business Machines Corporation | Aperiodic mapping system using power-of-two stride access to interleaved devices |
FR2623641A1 (fr) * | 1987-11-24 | 1989-05-26 | Thomson Csf | Machine multiprocesseurs pour l'execution de traitements numeriques paralleles |
US5056015A (en) * | 1988-03-23 | 1991-10-08 | Du Pont Pixel Systems Limited | Architectures for serial or parallel loading of writable control store |
EP0340901A3 (de) * | 1988-03-23 | 1992-12-30 | Du Pont Pixel Systems Limited | Zugriffsystem für Speicher mit doppelter Anschlussstelle |
US5150469A (en) * | 1988-12-12 | 1992-09-22 | Digital Equipment Corporation | System and method for processor pipeline control by selective signal deassertion |
GB8829624D0 (en) * | 1988-12-20 | 1989-02-15 | Amt Holdings | Processor array |
US5142638A (en) * | 1989-02-07 | 1992-08-25 | Cray Research, Inc. | Apparatus for sharing memory in a multiprocessor system |
US4951246A (en) * | 1989-08-08 | 1990-08-21 | Cray Research, Inc. | Nibble-mode dram solid state storage device |
US6807609B1 (en) | 1989-12-04 | 2004-10-19 | Hewlett-Packard Development Company, L.P. | Interleaving read and write operations on a bus and minimizing buffering on a memory module in a computer system |
US5206952A (en) * | 1990-09-12 | 1993-04-27 | Cray Research, Inc. | Fault tolerant networking architecture |
US5276900A (en) * | 1990-12-14 | 1994-01-04 | Stream Computers | Master connected to common bus providing synchronous, contiguous time periods having an instruction followed by data from different time period not immediately contiguous thereto |
US5809270A (en) * | 1992-06-30 | 1998-09-15 | Discovision Associates | Inverse quantizer |
US6079009A (en) * | 1992-06-30 | 2000-06-20 | Discovision Associates | Coding standard token in a system compromising a plurality of pipeline stages |
DE69229338T2 (de) * | 1992-06-30 | 1999-12-16 | Discovision Associates, Irvine | Datenpipelinesystem |
US5768561A (en) * | 1992-06-30 | 1998-06-16 | Discovision Associates | Tokens-based adaptive video processing arrangement |
US6047112A (en) * | 1992-06-30 | 2000-04-04 | Discovision Associates | Technique for initiating processing of a data stream of encoded video information |
US6112017A (en) * | 1992-06-30 | 2000-08-29 | Discovision Associates | Pipeline processing machine having a plurality of reconfigurable processing stages interconnected by a two-wire interface bus |
US7095783B1 (en) | 1992-06-30 | 2006-08-22 | Discovision Associates | Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto |
US6067417A (en) * | 1992-06-30 | 2000-05-23 | Discovision Associates | Picture start token |
US5784631A (en) * | 1992-06-30 | 1998-07-21 | Discovision Associates | Huffman decoder |
US6263422B1 (en) | 1992-06-30 | 2001-07-17 | Discovision Associates | Pipeline processing machine with interactive stages operable in response to tokens and system and methods relating thereto |
US6330665B1 (en) | 1992-06-30 | 2001-12-11 | Discovision Associates | Video parser |
JP3098344B2 (ja) * | 1992-12-18 | 2000-10-16 | 富士通株式会社 | データ転送処理方法及びデータ転送処理装置 |
JP2974526B2 (ja) * | 1992-12-18 | 1999-11-10 | 富士通株式会社 | データ転送処理方法及びデータ転送処理装置 |
US6357047B1 (en) | 1997-06-30 | 2002-03-12 | Avid Technology, Inc. | Media pipeline with multichannel video processing and playback |
US5861894A (en) * | 1993-06-24 | 1999-01-19 | Discovision Associates | Buffer manager |
US5699544A (en) * | 1993-06-24 | 1997-12-16 | Discovision Associates | Method and apparatus for using a fixed width word for addressing variable width data |
US5805914A (en) * | 1993-06-24 | 1998-09-08 | Discovision Associates | Data pipeline system and data encoding method |
CA2145379C (en) * | 1994-03-24 | 1999-06-08 | William P. Robbins | Method and apparatus for addressing memory |
CA2145361C (en) * | 1994-03-24 | 1999-09-07 | Martin William Sotheran | Buffer manager |
CA2145365C (en) * | 1994-03-24 | 1999-04-27 | Anthony M. Jones | Method for accessing banks of dram |
US5798719A (en) | 1994-07-29 | 1998-08-25 | Discovision Associates | Parallel Huffman decoder |
GB9417138D0 (en) | 1994-08-23 | 1994-10-12 | Discovision Ass | Data rate conversion |
US5883670A (en) * | 1996-08-02 | 1999-03-16 | Avid Technology, Inc. | Motion video processing circuit for capture playback and manipulation of digital motion video information on a computer |
US6105083A (en) * | 1997-06-20 | 2000-08-15 | Avid Technology, Inc. | Apparatus and method for controlling transfer of data between and processing of data by interconnected data processing elements |
US6170023B1 (en) | 1998-10-07 | 2001-01-02 | International Business Machines Corporation | System for accessing an input/output device using multiple addresses |
US6202095B1 (en) | 1998-10-07 | 2001-03-13 | International Business Machines Corporation | Defining characteristics between processing systems |
US6167459A (en) * | 1998-10-07 | 2000-12-26 | International Business Machines Corporation | System for reassigning alias addresses to an input/output device |
US6185638B1 (en) | 1998-10-07 | 2001-02-06 | International Business Machines Corporation | Method and system for dynamically assigning addresses to an input/output device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3551894A (en) * | 1967-12-28 | 1970-12-29 | Ibm | Serial cross-bar bussing system |
US3815095A (en) * | 1972-08-29 | 1974-06-04 | Texas Instruments Inc | General-purpose array processor |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3287702A (en) * | 1962-12-04 | 1966-11-22 | Westinghouse Electric Corp | Computer control |
US3312943A (en) * | 1963-02-28 | 1967-04-04 | Westinghouse Electric Corp | Computer organization |
US3699533A (en) * | 1970-10-29 | 1972-10-17 | Rca Corp | Memory system including buffer memories |
US3820079A (en) * | 1971-11-01 | 1974-06-25 | Hewlett Packard Co | Bus oriented,modular,multiprocessing computer |
US3970993A (en) * | 1974-01-02 | 1976-07-20 | Hughes Aircraft Company | Cooperative-word linear array parallel processor |
US3976976A (en) * | 1975-04-04 | 1976-08-24 | The United States Of America As Represented By The Secretary Of The Navy | Method and means to access and extended memory unit |
US4007450A (en) * | 1975-06-30 | 1977-02-08 | International Business Machines Corporation | Data sharing computer network |
-
1977
- 1977-05-06 US US05/794,464 patent/US4149242A/en not_active Expired - Lifetime
-
1978
- 1978-04-27 GB GB16814/78A patent/GB1600633A/en not_active Expired
- 1978-05-02 JP JP5243378A patent/JPS53138654A/ja active Granted
- 1978-05-05 FR FR7813371A patent/FR2389939B1/fr not_active Expired
- 1978-05-05 DE DE19782819571 patent/DE2819571A1/de active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3551894A (en) * | 1967-12-28 | 1970-12-29 | Ibm | Serial cross-bar bussing system |
US3815095A (en) * | 1972-08-29 | 1974-06-04 | Texas Instruments Inc | General-purpose array processor |
Non-Patent Citations (2)
Title |
---|
US-Z: Computer, Bd. 10, H. 4, April 1977, S. 69 * |
US-Z: Electronics, Bd. 50, Nr. 5, 03. März 1977, S. 159 bis 160 * |
Also Published As
Publication number | Publication date |
---|---|
JPS6118792B2 (de) | 1986-05-14 |
GB1600633A (en) | 1981-10-21 |
JPS53138654A (en) | 1978-12-04 |
DE2819571C2 (de) | 1987-05-27 |
US4149242A (en) | 1979-04-10 |
FR2389939B1 (de) | 1982-08-06 |
FR2389939A1 (de) | 1978-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2819571C2 (de) | ||
DE2735814C2 (de) | Nach dem Pipelineprinzip arbeitende Datenverarbeitungseinrichtung | |
DE1901343C3 (de) | Datenverarbeitungsanlage zur Ausführung von Mateirenrechnungen | |
DE69033444T2 (de) | Signalprozessor mit einer arithmetischen und logischen Einheit und einer Multiplizier-Akkumulatoreinheit, die gleichzeitig betrieben werden können | |
DE3882772T2 (de) | Vektorprozessor angepasst zum Sortieren von Vektordaten. | |
DE2145120A1 (de) | Digitales Datenverarbeitungsgerat | |
CH634939A5 (de) | Kanaldatenpufferanordnung in einer datenverarbeitungsanlage. | |
DE2854782C2 (de) | Datenverarbeitungssystem und Verfahren zum Ersetzen eines Datenblocks in einem Schnellspeicher | |
DE3114921C2 (de) | Mikroprogramm-Speicheranordnung | |
DE2364254B2 (de) | Schaltungsanordnung fuer datenverarbeitende geraete | |
DE2332971C2 (de) | Mikroprogrammsteuereinrichtung | |
DE3788617T2 (de) | Vektordatenverarbeitungssystem mit einer E/A-Steuerung für jeden Vektordatenprozessor und einer anderen E/A-Steuerung für mindestens einen anderen Vektordatenprozessor. | |
DE1190706B (de) | In zwei abwechselnden Zyklen arbeitende programmgesteuerte elektronische digitale Rechenmaschine | |
DE2718551B2 (de) | ||
DE2506671C3 (de) | Binärdaten-Handhabungsnetzwerk | |
DE3930313A1 (de) | Vektorprozessor | |
DE69521464T2 (de) | Paralleler Prozessor | |
EP0409330B1 (de) | Schaltungsanordnung zum Steuern des Zugriffs auf einen Speicher | |
DE3214230A1 (de) | Speicheranordnung mit mehrfach-zugriffsleitungen | |
DE2459476C3 (de) | ||
DE69321544T2 (de) | Halbleiterspeicheranordnung | |
DE2226669A1 (de) | Verfahren und vorrichtungen fuer programmverzweigung und registeradressierung | |
DE2233164B2 (de) | Schaltungsanordnung zur uebertragung von aufeinanderfolgenden bitstellen zwischen zwei registern | |
DE2024584B2 (de) | Steuereinrichtung für eine allgemeine Datenverarbeitungseinrichtung | |
DE69030750T2 (de) | Datenmischungsschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8127 | New person/name/address of the applicant |
Owner name: AT & T TECHNOLOGIES, INC., NEW YORK, N.Y., US |
|
8128 | New person/name/address of the agent |
Representative=s name: BLUMBACH, P., DIPL.-ING., 6200 WIESBADEN WESER, W. |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |