JPS58106636A - パイプライン演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明はパイプライン演算装置ＮＫ関する。さらに詳細
には複数の種類の演算なオーバラップして処理すること
のできるパイプライン演算装置１に関する。

従来技術 パイプライン演算装置は、演算を複数のステージに分割
し、ステージ毎にオーバラップして処理する。各ステー
ジに対応して演算回路が設けられ、各演算回路は演算指
示に応じた演算を行ない、出力は次のステージの演算回
路に与える。従来のパイプツイン演算装置は一種類の演
算を複数組の入力データに対して連続的にオーバラップ
しつつ処理することができるが、異なる演算を連続して
処理することはできず、一つの種類の演算が終了するま
では、次の異なる種類の演算をオーバラップして開始す
ることができない。例えば、浮動小数点の加算を複数組
の入力データに対して連続的にオーバラップしつつ実行
することはできる。しかしながら、浮動小数点の加算と
固定小数点の加算あるいは浮動小数点の減算などの異な
る種類の演算を連続的にオーバラッグしつつ実行するこ
とはできなかった。

第１図は従来の典型的なパイプライン演算値”置を示す
。ここでは５ステージからなるパイプツイン演算装置を
示し、３つの演算回路２．５および４を含む。この装置
のデータ系は、入力オペランドレジスタ１、中間ステー
ジラッチ５および６、演算結実用レジスタ７、および演
算回路２．３および４からなる。記憶装ａ８から送出さ
れたオペランドはデータ人力パス９を介して上述のデー
タ系に入シ、演算結果は結果の書込みパス１０を介して
記憶装＃ｔ８に格納される。記憶装置１８としては、計
算機システムの主記憶装置でも、またデータレジスタ群
であってもよい。

一方、演算内容を指示するオペレーＶＷンコートアルい
はオペレージ璽ンコードに相当する情報（制御情報とい
う）は命令続出回路１８から命令起動パス１９を介して
命令レジスタ２０にセット信号２２によりてセットされ
る。命令レジスタ２０にセットされた制御１青１８はデ
コーダ２Ｉでデコードされる。デコーダ２１は制御情報
に応じて、データ系に対する制御信号、即ち、ラッチの
セット信号１１〜１４および演算制御信号１５〜１７を
発生する。

＃Ｅ２図は＃１１図のパイプライン演算装置で２樵類の
ペクト〃演算ＡおよびＢを連続して行なう場合のタイム
チャートを示す。演算４Ｂは異なった演算内容を指示し
ている。第２図では、演算Ａ、Ｂ共に３組の入力データ
に対して行なう場合を例として示しておシ、■〜■で示
すのがオペランドベクトルの要素番号を表わす。第２図
から明らかなように、演算Ａが行なわれる要素の、■、
■は連続的にオーバラップしつつ実行されるが、演算Ａ
の最後の要素■が入力されてもその結果が出力されるま
で命令レジスタ２０の内容を変更できず、そのため次の
演算Ｂの最初の要素■を入力するまでに３サイクルの無
駄サイクルが生ずる。

発明の目的 本発明の目的は複数の異なる種類の演算なオーバラップ
して処理することができるパイプライン演算装置を提供
するととくある。

本発明２け各ステージに対応して演算（２）路があり、
この僧々の演算回路又は複数の演算回ｔｉｌｌ！に対応
して演算内容を指示する制御情報を保持すルレシスタが
設けられる。このレジスタが保！’！する制御情報は直
接あるいはデコードして対応の演算回路に４見られ、演
算を指示する。そして各レジスタ内の制御情報および各
演算回路の出力はそれぞれ＋１次次のステージのレジス
タおよび演算回路に与えらるっ 発明の実施例とその効果 第３図は本発明の一実ｍ例を示す。１〜２０および２２
は第１図の同符号と同部分を示しておシ。

同様に５ステージからなるパイプツイン演算装置を示し
、各ステージに対応したＳつの演算回路２，３および４
が設けられる。命令続出回路１８からの制御情！＠（命
令）を受ける命令レジスタ２０の後には各ステージ、演
算回路対応の命令しジスタ２３，２４および２５が直列
に設けられ、それぞれのセット信号が５０　、５１およ
び５２で示される。

命令レジスタ２０，２５．２４および２５の各々には命
令デコーダ２６，２７．２８および２９が接続される。

命令デコーダ２６，２７．２８および２９はそれぞれ命
令レジスタ２０，２５．２４および２５内のＩＪ御情報
をデコードし、対応の演算回路に制御情報に応じた演算
を指示する。例えば制御情報が浮動小数点演算を指示し
ていれば、演算回路２はプレノーマライズ動作、演算回
路５は仮数部の演Ｘ（ｍ算あるいは減算等）、演算回路
４はボストノーマライズ動作を行ない、固定小数点演算
を指示していれば、演算回路２および４は動作されず、
演算回路３で演算を行なう。また他の演算では演算回路
２はシフト動作を行なう。

またレジ１，７．ラッチ５，６の開閉、セット等を指示
する。例えばデータ入力パス９は第１オペランド、第２
オペランドのためのパスを有してお９１両オペランドの
セット、一方のみのオペランドのセット等の指示も行２
【う。命令レジスタの制御情報をデコードすることなく
そのまま演算回路やレジスタ、ラッチに与えて制御可能
であれば、デコーダ２６〜２９は必要ない。４０〜４５
は命令レジスタへのセット信号２２．５０〜５２を発生
する発生回路である。どのようなセット信号を発生する
かは第４図で説明される。

第４図は第５図のパイプライン演算装置で２種類のベク
トル演算ＡおよびＢを連続して行なう場合のタイムチャ
ートを示す。第４図では菖２図と同様、演算Ａ、Ｂ共に
５組の入力データに対して行なう場合を例として示し、
■〜■がオペランドベクトルの要素番号を表わす。

命令レジスタ２０の１ット信号２２はｔＳＣ数に等しい
サイクルで発生回路４０から発生される。この場合要素
数は３であシ、３す、イクル関をおいて発生されている
。この要素数はベクトル長レジスタ（図示せず）で示さ
れ１発生回路４０はこのベクトル長レジスタの内容に基
いて、命令レジスタ２０にセット信号を発生する。従り
て命令レジスタ２０はその３サイクルに亘って更新され
ず、同じ制御情報ｖｔｉ持する。一方、ステージ対応の
命令レジスタ２５　、２４および２５０セット信号は各
サイクル毎に発生回路４１．４２および４５から発生さ
れる。従っ工命令レジスタ２３〜２５内の制御情報は毎
サイクル更新され、その内容は次ステージに対応する命
令レジスタに移される。

従って、各ステージ毎に異なる制御情報を保持して、各
々演算回路を制御することができるので、演算Ａの最後
の組の入力データが入力オペランドレジスタＩＫ、セッ
トされるのと同時に、演算Ｂの制御情報を命令レジスタ
２０にセットし、すぐ次のサイクルで演算Ｂの最初の組
の人力データを入力オペランドレジスタＩＫセットする
ことによシ、パイプライン演算装置の全てのステージを
有効に利用することができる。第４図を参照すると、３
サイクルに亘りてＡ、８２種の演算が同時に、オーバラ
ップして実行されている゛ことがよく理解で龜る。

第Ｓ図において、命令レジスタ２３〜２５は各ステージ
に対応して設けられているが、実行する演算の樵類の切
シ換えにおいて必ず１サイクルの空きを許すならば、こ
れらの命令レジスタを。

連続した２ステージに対応させ、命令レジスタはその２
つの演算回路に共通に設けることも出来る。

第５図、第４図における実施例では、演算に使用するオ
ペランドベクトルが記憶値［８から自由に絖出せる場合
、即ち命令起動に同期してオペランドの読出しが開始し
、各要素は連続して読出せる場合について示した。

これに対して、オペランドベクトルが要素単位に飛び飛
びに続出され、パイプライン演算器に対して各要素が必
ずし屯連続して入力されな９い場合もある。例えばオペ
ランドベクトルがパイプライン演算器に供給される段階
に至ったが、要素によっては未だ記憶装置８に図示され
ない装置から供給されてきていない場合である。このよ
うな場合には記憶装置８から、データ入力パス９上のデ
ータの有効性を示すバリディティビットを出力すること
により制御することができる。以下にパリグイティピッ
トが対応する要素よシ１サイクル前に出力される場合を
例として、オペランドベクトルの各要素が必ずしも連続
的に供給されない場合の実施例を説明する。

第５図を参照するに、記憶装置８から出力されたパリデ
ィティピット５３は１発生回路４４から発生されるセッ
ト信号５８によりて毎サイクルたたかれるパリディティ
ピット用フリップフロップ３４〜３７により順次取り込
まれ、シフトされるこのフリップフロッグ５５〜５７の
出力５０−５２によってステージ対応の命令レジスタ２
３〜２５をセットする。パリディティビット力いＯＩの
とき、フリップフロ、プはセットさねないので、命令レ
ジスタ２５〜２５へのセット信号５０〜３２も出力され
ス、命令レジスタ２ト２５には制御情報が設定されない
。またフリップフロップ３４〜５７の出力は１１ 〃ωゲート３９に与えらｊておシ、％ローのときはレジ
スタ、ラッチへのセット信号を阻止する。

その他の構成においては第３図と同様である。

第６図は第５図のタイムチャートである。第６図におい
て、パリディティピッ）５５は演算Ａの第４番目、演算
Ｂの第３番目において１０Ｉであシ、その要素に対して
の演算は行なわれていないが、それ以外においては第Ｓ
図、第４図と同様な動作である。

以上はベクトル演算について説明したが、第Ｓ図に示し
たパイプライン演算装置を汎用計算機においても用いる
ことが可能である。第７図は第５図のパイプライン演算
装置を汎用計算機に用いたｉ合のタイムチャートである
。第７図から明らかなごとく、セット信号は発生回路４
０〜４６から毎サイクル発生され、全ての命令レジスタ
２０，２５，２４．２５は毎サイクル更新される。第７
図ではＡ−Ｅで示す５種類の演算が行なわれる様子を示
し、これらが連続してオーバラップして処理されている
ことを示している。

発明の効果′ 本発明によれば、演算回路がステージに対応して設けも
ねると共に、制御情報を保持するレジスタが個々の演算
回路又ｒ！複数の演算回路に対応して設けられ、レジス
タが保持する制御情報によって対応の演算回路に演算を
指示するようにしたので、複数の攬類の演算なオーバラ
ップして処理することができる。

【図面の簡単な説明】

第１図は従来列を示すブロック図、第２図は第１図を説
明するタイムチャート、第６図は本発明の一実施例を示
すブロック図、第４図は第３図がベクトル演算のために
動作する場合を説明するブロック図、第５図は本発明の
他の実施例を示すブロック図、第６図は第５図を説明す
るタイムチャート、第７図は第３図を汎用計算機に用い
た場合のタイムチャートである。 １・・・入力オペランドレジスタ。 ２〜４・・・演算回路。 ５および６・・・中間ステージデータ２ツチ。 ７・・・演算結実用レジスタ、 ８・・・記憶装置。 ２０．２５，２４．２５・・・命令レジスタ。 ２６〜２９・・・命令デコーダ。 ５４〜５７・・・パリディティピット用フリップフロッ
プ。 ４０〜４４・・・セット信号発生回路。 ｔ　ｊ　圀 オ　２　口 ？？ ■■■　　　の■■ ｆ　　←−二−−−−←−−−−−−−ヒーニーニー＝
−−一−−−−−■　■　■　　　　　　■　■　■ ５　−一一−←−二−二−←−−−−−−−−−ヒーニ
ーニーーーーーーー−■　■　■　　　　　　　■　■
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■ ７　−−−−−−−−←−１−１−−−−−−−−−。 才　３　図 第４図 、４１パイアラ４ンし！・ｙ’う′（゛リーイ２ル）２ ２ ？　６　図 ３７ ２５４− オ　７　図 −ｆノでイアライ〉ピ・／＋（サイクル）２ ８ＣＤＥ Ｓ ■　　■　ＯＯ■

Claims (4)

【特許請求の範囲】
1. （１）、演算を複数のステージに分割し、ステージ毎に
   オーバ２ツブして処理するパイプライン演算装置におい
   て、各々が上記ステージに対応して設けられた複鞠や演
   算回路と、各々が上記側々の演算回路又は複数の演算回
   路に対応して設けられ、演算内容を指示する制御情報を
   保持する複数のレジスタと、該レジスタが保持する制御
   情報を直接あるいはデコードして対応の演算回路に与え
   て演算を指示するための手段とからなり、上記各レジス
   タ内の制御情報および各演算回路の出力をそれぞれ順次
   次のステージのレジスタおよび演算回路に与えることを
   特徴とするパイプライン演算装置。
2. （２）、上記レジスタは演算回路対応に設けられること
   を特徴とする特許請求の範囲側１項記載のパイプライン
   演算装置。
3. （３）、上記複数のレジスタの前段にさらに制御情報を
   保持するレジスタを有し、該前段のレジスタ内の制御情
   報はオペランドベクトルの要素数に等しいサイクルの間
   保持され、後段の各レジ゛スタは各サイクル毎に前のス
   テージのレジスタの内容に更新されることを特徴とする
   特許請求の範囲第１項記載のパイプライン演算装置。
4. （４）、上記オペランドベクトルのｌ！素対応に有効性
   を示すパリディティビットを付すようにし。 このパリディティビットの保持手段を上記レジスタ対応
   に設けて同じように順次次のステージの保持手段に移す
   ようにし、このパリディティピットによって対応のレジ
   スタへの開制御情報の設定を制御することを特徴とする
   特許請求の範囲第３項記載のパイプライン演算装置。