JPS58106636A - パイプライン演算装置 - Google Patents
パイプライン演算装置Info
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- JPS58106636A JPS58106636A JP56203702A JP20370281A JPS58106636A JP S58106636 A JPS58106636 A JP S58106636A JP 56203702 A JP56203702 A JP 56203702A JP 20370281 A JP20370281 A JP 20370281A JP S58106636 A JPS58106636 A JP S58106636A
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- 239000013598 vector Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 241000287462 Phalacrocorax carbo Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明はパイプライン演算装置NK関する。さらに詳細
には複数の種類の演算なオーバラップして処理すること
のできるパイプライン演算装置1に関する。
には複数の種類の演算なオーバラップして処理すること
のできるパイプライン演算装置1に関する。
従来技術
パイプライン演算装置は、演算を複数のステージに分割
し、ステージ毎にオーバラップして処理する。各ステー
ジに対応して演算回路が設けられ、各演算回路は演算指
示に応じた演算を行ない、出力は次のステージの演算回
路に与える。従来のパイプツイン演算装置は一種類の演
算を複数組の入力データに対して連続的にオーバラップ
しつつ処理することができるが、異なる演算を連続して
処理することはできず、一つの種類の演算が終了するま
では、次の異なる種類の演算をオーバラップして開始す
ることができない。例えば、浮動小数点の加算を複数組
の入力データに対して連続的にオーバラップしつつ実行
することはできる。しかしながら、浮動小数点の加算と
固定小数点の加算あるいは浮動小数点の減算などの異な
る種類の演算を連続的にオーバラッグしつつ実行するこ
とはできなかった。
し、ステージ毎にオーバラップして処理する。各ステー
ジに対応して演算回路が設けられ、各演算回路は演算指
示に応じた演算を行ない、出力は次のステージの演算回
路に与える。従来のパイプツイン演算装置は一種類の演
算を複数組の入力データに対して連続的にオーバラップ
しつつ処理することができるが、異なる演算を連続して
処理することはできず、一つの種類の演算が終了するま
では、次の異なる種類の演算をオーバラップして開始す
ることができない。例えば、浮動小数点の加算を複数組
の入力データに対して連続的にオーバラップしつつ実行
することはできる。しかしながら、浮動小数点の加算と
固定小数点の加算あるいは浮動小数点の減算などの異な
る種類の演算を連続的にオーバラッグしつつ実行するこ
とはできなかった。
第1図は従来の典型的なパイプライン演算値”置を示す
。ここでは5ステージからなるパイプツイン演算装置を
示し、3つの演算回路2.5および4を含む。この装置
のデータ系は、入力オペランドレジスタ1、中間ステー
ジラッチ5および6、演算結実用レジスタ7、および演
算回路2.3および4からなる。記憶装a8から送出さ
れたオペランドはデータ人力パス9を介して上述のデー
タ系に入シ、演算結果は結果の書込みパス10を介して
記憶装#t8に格納される。記憶装置18としては、計
算機システムの主記憶装置でも、またデータレジスタ群
であってもよい。
。ここでは5ステージからなるパイプツイン演算装置を
示し、3つの演算回路2.5および4を含む。この装置
のデータ系は、入力オペランドレジスタ1、中間ステー
ジラッチ5および6、演算結実用レジスタ7、および演
算回路2.3および4からなる。記憶装a8から送出さ
れたオペランドはデータ人力パス9を介して上述のデー
タ系に入シ、演算結果は結果の書込みパス10を介して
記憶装#t8に格納される。記憶装置18としては、計
算機システムの主記憶装置でも、またデータレジスタ群
であってもよい。
一方、演算内容を指示するオペレーVWンコートアルい
はオペレージ璽ンコードに相当する情報(制御情報とい
う)は命令続出回路18から命令起動パス19を介して
命令レジスタ20にセット信号22によりてセットされ
る。命令レジスタ20にセットされた制御1青18はデ
コーダ2Iでデコードされる。デコーダ21は制御情報
に応じて、データ系に対する制御信号、即ち、ラッチの
セット信号11〜14および演算制御信号15〜17を
発生する。
はオペレージ璽ンコードに相当する情報(制御情報とい
う)は命令続出回路18から命令起動パス19を介して
命令レジスタ20にセット信号22によりてセットされ
る。命令レジスタ20にセットされた制御1青18はデ
コーダ2Iでデコードされる。デコーダ21は制御情報
に応じて、データ系に対する制御信号、即ち、ラッチの
セット信号11〜14および演算制御信号15〜17を
発生する。
#E2図は#11図のパイプライン演算装置で2樵類の
ペクト〃演算AおよびBを連続して行なう場合のタイム
チャートを示す。演算4Bは異なった演算内容を指示し
ている。第2図では、演算A、B共に3組の入力データ
に対して行なう場合を例として示しておシ、■〜■で示
すのがオペランドベクトルの要素番号を表わす。第2図
から明らかなように、演算Aが行なわれる要素の、■、
■は連続的にオーバラップしつつ実行されるが、演算A
の最後の要素■が入力されてもその結果が出力されるま
で命令レジスタ20の内容を変更できず、そのため次の
演算Bの最初の要素■を入力するまでに3サイクルの無
駄サイクルが生ずる。
ペクト〃演算AおよびBを連続して行なう場合のタイム
チャートを示す。演算4Bは異なった演算内容を指示し
ている。第2図では、演算A、B共に3組の入力データ
に対して行なう場合を例として示しておシ、■〜■で示
すのがオペランドベクトルの要素番号を表わす。第2図
から明らかなように、演算Aが行なわれる要素の、■、
■は連続的にオーバラップしつつ実行されるが、演算A
の最後の要素■が入力されてもその結果が出力されるま
で命令レジスタ20の内容を変更できず、そのため次の
演算Bの最初の要素■を入力するまでに3サイクルの無
駄サイクルが生ずる。
発明の目的
本発明の目的は複数の異なる種類の演算なオーバラップ
して処理することができるパイプライン演算装置を提供
するととくある。
して処理することができるパイプライン演算装置を提供
するととくある。
本発明2け各ステージに対応して演算(2)路があり、
この僧々の演算回路又は複数の演算回till!に対応
して演算内容を指示する制御情報を保持すルレシスタが
設けられる。このレジスタが保!’!する制御情報は直
接あるいはデコードして対応の演算回路に4見られ、演
算を指示する。そして各レジスタ内の制御情報および各
演算回路の出力はそれぞれ+1次次のステージのレジス
タおよび演算回路に与えらるっ 発明の実施例とその効果 第3図は本発明の一実m例を示す。1〜20および22
は第1図の同符号と同部分を示しておシ。
この僧々の演算回路又は複数の演算回till!に対応
して演算内容を指示する制御情報を保持すルレシスタが
設けられる。このレジスタが保!’!する制御情報は直
接あるいはデコードして対応の演算回路に4見られ、演
算を指示する。そして各レジスタ内の制御情報および各
演算回路の出力はそれぞれ+1次次のステージのレジス
タおよび演算回路に与えらるっ 発明の実施例とその効果 第3図は本発明の一実m例を示す。1〜20および22
は第1図の同符号と同部分を示しておシ。
同様に5ステージからなるパイプツイン演算装置を示し
、各ステージに対応したSつの演算回路2,3および4
が設けられる。命令続出回路18からの制御情!@(命
令)を受ける命令レジスタ20の後には各ステージ、演
算回路対応の命令しジスタ23,24および25が直列
に設けられ、それぞれのセット信号が50 、51およ
び52で示される。
、各ステージに対応したSつの演算回路2,3および4
が設けられる。命令続出回路18からの制御情!@(命
令)を受ける命令レジスタ20の後には各ステージ、演
算回路対応の命令しジスタ23,24および25が直列
に設けられ、それぞれのセット信号が50 、51およ
び52で示される。
命令レジスタ20,25.24および25の各々には命
令デコーダ26,27.28および29が接続される。
令デコーダ26,27.28および29が接続される。
命令デコーダ26,27.28および29はそれぞれ命
令レジスタ20,25.24および25内のIJ御情報
をデコードし、対応の演算回路に制御情報に応じた演算
を指示する。例えば制御情報が浮動小数点演算を指示し
ていれば、演算回路2はプレノーマライズ動作、演算回
路5は仮数部の演X(m算あるいは減算等)、演算回路
4はボストノーマライズ動作を行ない、固定小数点演算
を指示していれば、演算回路2および4は動作されず、
演算回路3で演算を行なう。また他の演算では演算回路
2はシフト動作を行なう。
令レジスタ20,25.24および25内のIJ御情報
をデコードし、対応の演算回路に制御情報に応じた演算
を指示する。例えば制御情報が浮動小数点演算を指示し
ていれば、演算回路2はプレノーマライズ動作、演算回
路5は仮数部の演X(m算あるいは減算等)、演算回路
4はボストノーマライズ動作を行ない、固定小数点演算
を指示していれば、演算回路2および4は動作されず、
演算回路3で演算を行なう。また他の演算では演算回路
2はシフト動作を行なう。
またレジ1,7.ラッチ5,6の開閉、セット等を指示
する。例えばデータ入力パス9は第1オペランド、第2
オペランドのためのパスを有してお91両オペランドの
セット、一方のみのオペランドのセット等の指示も行2
【う。命令レジスタの制御情報をデコードすることなく
そのまま演算回路やレジスタ、ラッチに与えて制御可能
であれば、デコーダ26〜29は必要ない。40〜45
は命令レジスタへのセット信号22.50〜52を発生
する発生回路である。どのようなセット信号を発生する
かは第4図で説明される。
する。例えばデータ入力パス9は第1オペランド、第2
オペランドのためのパスを有してお91両オペランドの
セット、一方のみのオペランドのセット等の指示も行2
【う。命令レジスタの制御情報をデコードすることなく
そのまま演算回路やレジスタ、ラッチに与えて制御可能
であれば、デコーダ26〜29は必要ない。40〜45
は命令レジスタへのセット信号22.50〜52を発生
する発生回路である。どのようなセット信号を発生する
かは第4図で説明される。
第4図は第5図のパイプライン演算装置で2種類のベク
トル演算AおよびBを連続して行なう場合のタイムチャ
ートを示す。第4図では菖2図と同様、演算A、B共に
5組の入力データに対して行なう場合を例として示し、
■〜■がオペランドベクトルの要素番号を表わす。
トル演算AおよびBを連続して行なう場合のタイムチャ
ートを示す。第4図では菖2図と同様、演算A、B共に
5組の入力データに対して行なう場合を例として示し、
■〜■がオペランドベクトルの要素番号を表わす。
命令レジスタ20の1ット信号22はtSC数に等しい
サイクルで発生回路40から発生される。この場合要素
数は3であシ、3す、イクル関をおいて発生されている
。この要素数はベクトル長レジスタ(図示せず)で示さ
れ1発生回路40はこのベクトル長レジスタの内容に基
いて、命令レジスタ20にセット信号を発生する。従り
て命令レジスタ20はその3サイクルに亘って更新され
ず、同じ制御情報vti持する。一方、ステージ対応の
命令レジスタ25 、24および250セット信号は各
サイクル毎に発生回路41.42および45から発生さ
れる。従っ工命令レジスタ23〜25内の制御情報は毎
サイクル更新され、その内容は次ステージに対応する命
令レジスタに移される。
サイクルで発生回路40から発生される。この場合要素
数は3であシ、3す、イクル関をおいて発生されている
。この要素数はベクトル長レジスタ(図示せず)で示さ
れ1発生回路40はこのベクトル長レジスタの内容に基
いて、命令レジスタ20にセット信号を発生する。従り
て命令レジスタ20はその3サイクルに亘って更新され
ず、同じ制御情報vti持する。一方、ステージ対応の
命令レジスタ25 、24および250セット信号は各
サイクル毎に発生回路41.42および45から発生さ
れる。従っ工命令レジスタ23〜25内の制御情報は毎
サイクル更新され、その内容は次ステージに対応する命
令レジスタに移される。
従って、各ステージ毎に異なる制御情報を保持して、各
々演算回路を制御することができるので、演算Aの最後
の組の入力データが入力オペランドレジスタIK、セッ
トされるのと同時に、演算Bの制御情報を命令レジスタ
20にセットし、すぐ次のサイクルで演算Bの最初の組
の人力データを入力オペランドレジスタIKセットする
ことによシ、パイプライン演算装置の全てのステージを
有効に利用することができる。第4図を参照すると、3
サイクルに亘りてA、82種の演算が同時に、オーバラ
ップして実行されている゛ことがよく理解で龜る。
々演算回路を制御することができるので、演算Aの最後
の組の入力データが入力オペランドレジスタIK、セッ
トされるのと同時に、演算Bの制御情報を命令レジスタ
20にセットし、すぐ次のサイクルで演算Bの最初の組
の人力データを入力オペランドレジスタIKセットする
ことによシ、パイプライン演算装置の全てのステージを
有効に利用することができる。第4図を参照すると、3
サイクルに亘りてA、82種の演算が同時に、オーバラ
ップして実行されている゛ことがよく理解で龜る。
第S図において、命令レジスタ23〜25は各ステージ
に対応して設けられているが、実行する演算の樵類の切
シ換えにおいて必ず1サイクルの空きを許すならば、こ
れらの命令レジスタを。
に対応して設けられているが、実行する演算の樵類の切
シ換えにおいて必ず1サイクルの空きを許すならば、こ
れらの命令レジスタを。
連続した2ステージに対応させ、命令レジスタはその2
つの演算回路に共通に設けることも出来る。
つの演算回路に共通に設けることも出来る。
第5図、第4図における実施例では、演算に使用するオ
ペランドベクトルが記憶値[8から自由に絖出せる場合
、即ち命令起動に同期してオペランドの読出しが開始し
、各要素は連続して読出せる場合について示した。
ペランドベクトルが記憶値[8から自由に絖出せる場合
、即ち命令起動に同期してオペランドの読出しが開始し
、各要素は連続して読出せる場合について示した。
これに対して、オペランドベクトルが要素単位に飛び飛
びに続出され、パイプライン演算器に対して各要素が必
ずし屯連続して入力されな9い場合もある。例えばオペ
ランドベクトルがパイプライン演算器に供給される段階
に至ったが、要素によっては未だ記憶装置8に図示され
ない装置から供給されてきていない場合である。このよ
うな場合には記憶装置8から、データ入力パス9上のデ
ータの有効性を示すバリディティビットを出力すること
により制御することができる。以下にパリグイティピッ
トが対応する要素よシ1サイクル前に出力される場合を
例として、オペランドベクトルの各要素が必ずしも連続
的に供給されない場合の実施例を説明する。
びに続出され、パイプライン演算器に対して各要素が必
ずし屯連続して入力されな9い場合もある。例えばオペ
ランドベクトルがパイプライン演算器に供給される段階
に至ったが、要素によっては未だ記憶装置8に図示され
ない装置から供給されてきていない場合である。このよ
うな場合には記憶装置8から、データ入力パス9上のデ
ータの有効性を示すバリディティビットを出力すること
により制御することができる。以下にパリグイティピッ
トが対応する要素よシ1サイクル前に出力される場合を
例として、オペランドベクトルの各要素が必ずしも連続
的に供給されない場合の実施例を説明する。
第5図を参照するに、記憶装置8から出力されたパリデ
ィティピット53は1発生回路44から発生されるセッ
ト信号58によりて毎サイクルたたかれるパリディティ
ピット用フリップフロップ34〜37により順次取り込
まれ、シフトされるこのフリップフロッグ55〜57の
出力50−52によってステージ対応の命令レジスタ2
3〜25をセットする。パリディティビット力いOIの
とき、フリップフロ、プはセットさねないので、命令レ
ジスタ25〜25へのセット信号50〜32も出力され
ス、命令レジスタ2ト25には制御情報が設定されない
。またフリップフロップ34〜57の出力は11 〃ωゲート39に与えらjておシ、%ローのときはレジ
スタ、ラッチへのセット信号を阻止する。
ィティピット53は1発生回路44から発生されるセッ
ト信号58によりて毎サイクルたたかれるパリディティ
ピット用フリップフロップ34〜37により順次取り込
まれ、シフトされるこのフリップフロッグ55〜57の
出力50−52によってステージ対応の命令レジスタ2
3〜25をセットする。パリディティビット力いOIの
とき、フリップフロ、プはセットさねないので、命令レ
ジスタ25〜25へのセット信号50〜32も出力され
ス、命令レジスタ2ト25には制御情報が設定されない
。またフリップフロップ34〜57の出力は11 〃ωゲート39に与えらjておシ、%ローのときはレジ
スタ、ラッチへのセット信号を阻止する。
その他の構成においては第3図と同様である。
第6図は第5図のタイムチャートである。第6図におい
て、パリディティピッ)55は演算Aの第4番目、演算
Bの第3番目において10Iであシ、その要素に対して
の演算は行なわれていないが、それ以外においては第S
図、第4図と同様な動作である。
て、パリディティピッ)55は演算Aの第4番目、演算
Bの第3番目において10Iであシ、その要素に対して
の演算は行なわれていないが、それ以外においては第S
図、第4図と同様な動作である。
以上はベクトル演算について説明したが、第S図に示し
たパイプライン演算装置を汎用計算機においても用いる
ことが可能である。第7図は第5図のパイプライン演算
装置を汎用計算機に用いたi合のタイムチャートである
。第7図から明らかなごとく、セット信号は発生回路4
0〜46から毎サイクル発生され、全ての命令レジスタ
20,25,24.25は毎サイクル更新される。第7
図ではA−Eで示す5種類の演算が行なわれる様子を示
し、これらが連続してオーバラップして処理されている
ことを示している。
たパイプライン演算装置を汎用計算機においても用いる
ことが可能である。第7図は第5図のパイプライン演算
装置を汎用計算機に用いたi合のタイムチャートである
。第7図から明らかなごとく、セット信号は発生回路4
0〜46から毎サイクル発生され、全ての命令レジスタ
20,25,24.25は毎サイクル更新される。第7
図ではA−Eで示す5種類の演算が行なわれる様子を示
し、これらが連続してオーバラップして処理されている
ことを示している。
発明の効果′
本発明によれば、演算回路がステージに対応して設けも
ねると共に、制御情報を保持するレジスタが個々の演算
回路又r!複数の演算回路に対応して設けられ、レジス
タが保持する制御情報によって対応の演算回路に演算を
指示するようにしたので、複数の攬類の演算なオーバラ
ップして処理することができる。
ねると共に、制御情報を保持するレジスタが個々の演算
回路又r!複数の演算回路に対応して設けられ、レジス
タが保持する制御情報によって対応の演算回路に演算を
指示するようにしたので、複数の攬類の演算なオーバラ
ップして処理することができる。
第1図は従来列を示すブロック図、第2図は第1図を説
明するタイムチャート、第6図は本発明の一実施例を示
すブロック図、第4図は第3図がベクトル演算のために
動作する場合を説明するブロック図、第5図は本発明の
他の実施例を示すブロック図、第6図は第5図を説明す
るタイムチャート、第7図は第3図を汎用計算機に用い
た場合のタイムチャートである。 1・・・入力オペランドレジスタ。 2〜4・・・演算回路。 5および6・・・中間ステージデータ2ツチ。 7・・・演算結実用レジスタ、 8・・・記憶装置。 20.25,24.25・・・命令レジスタ。 26〜29・・・命令デコーダ。 54〜57・・・パリディティピット用フリップフロッ
プ。 40〜44・・・セット信号発生回路。 t j 圀 オ 2 口 ?? ■■■ の■■ f ←−二−−−−←−−−−−−−ヒーニーニー=
−−一−−−−−■ ■ ■ ■ ■ ■ 5 −一一−←−二−二−←−−−−−−−−−ヒーニ
ーニーーーーーーー−■ ■ ■ ■ ■
0 g −−−−−−←−ニーーニー@−−−−−−−
−−ヒ一一一一二−1−−−■■■ 、■ ■
■ 7 −−−−−−−−←−1−1−−−−−−−−−。 才 3 図 第4図 、41パイアラ4ンし!・y’う′(゛リーイ2ル)2 2 ? 6 図 37 254− オ 7 図 −fノでイアライ〉ピ・/+(サイクル)2 8CDE S ■ ■ OO■
明するタイムチャート、第6図は本発明の一実施例を示
すブロック図、第4図は第3図がベクトル演算のために
動作する場合を説明するブロック図、第5図は本発明の
他の実施例を示すブロック図、第6図は第5図を説明す
るタイムチャート、第7図は第3図を汎用計算機に用い
た場合のタイムチャートである。 1・・・入力オペランドレジスタ。 2〜4・・・演算回路。 5および6・・・中間ステージデータ2ツチ。 7・・・演算結実用レジスタ、 8・・・記憶装置。 20.25,24.25・・・命令レジスタ。 26〜29・・・命令デコーダ。 54〜57・・・パリディティピット用フリップフロッ
プ。 40〜44・・・セット信号発生回路。 t j 圀 オ 2 口 ?? ■■■ の■■ f ←−二−−−−←−−−−−−−ヒーニーニー=
−−一−−−−−■ ■ ■ ■ ■ ■ 5 −一一−←−二−二−←−−−−−−−−−ヒーニ
ーニーーーーーーー−■ ■ ■ ■ ■
0 g −−−−−−←−ニーーニー@−−−−−−−
−−ヒ一一一一二−1−−−■■■ 、■ ■
■ 7 −−−−−−−−←−1−1−−−−−−−−−。 才 3 図 第4図 、41パイアラ4ンし!・y’う′(゛リーイ2ル)2 2 ? 6 図 37 254− オ 7 図 −fノでイアライ〉ピ・/+(サイクル)2 8CDE S ■ ■ OO■
Claims (4)
- (1)、演算を複数のステージに分割し、ステージ毎に
オーバ2ツブして処理するパイプライン演算装置におい
て、各々が上記ステージに対応して設けられた複鞠や演
算回路と、各々が上記側々の演算回路又は複数の演算回
路に対応して設けられ、演算内容を指示する制御情報を
保持する複数のレジスタと、該レジスタが保持する制御
情報を直接あるいはデコードして対応の演算回路に与え
て演算を指示するための手段とからなり、上記各レジス
タ内の制御情報および各演算回路の出力をそれぞれ順次
次のステージのレジスタおよび演算回路に与えることを
特徴とするパイプライン演算装置。 - (2)、上記レジスタは演算回路対応に設けられること
を特徴とする特許請求の範囲側1項記載のパイプライン
演算装置。 - (3)、上記複数のレジスタの前段にさらに制御情報を
保持するレジスタを有し、該前段のレジスタ内の制御情
報はオペランドベクトルの要素数に等しいサイクルの間
保持され、後段の各レジ゛スタは各サイクル毎に前のス
テージのレジスタの内容に更新されることを特徴とする
特許請求の範囲第1項記載のパイプライン演算装置。 - (4)、上記オペランドベクトルのl!素対応に有効性
を示すパリディティビットを付すようにし。 このパリディティビットの保持手段を上記レジスタ対応
に設けて同じように順次次のステージの保持手段に移す
ようにし、このパリディティピットによって対応のレジ
スタへの開制御情報の設定を制御することを特徴とする
特許請求の範囲第3項記載のパイプライン演算装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56203702A JPS58106636A (ja) | 1981-12-18 | 1981-12-18 | パイプライン演算装置 |
US06/449,659 US4658355A (en) | 1981-12-18 | 1982-12-14 | Pipeline arithmetic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56203702A JPS58106636A (ja) | 1981-12-18 | 1981-12-18 | パイプライン演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58106636A true JPS58106636A (ja) | 1983-06-25 |
JPS6351287B2 JPS6351287B2 (ja) | 1988-10-13 |
Family
ID=16478429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56203702A Granted JPS58106636A (ja) | 1981-12-18 | 1981-12-18 | パイプライン演算装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4658355A (ja) |
JP (1) | JPS58106636A (ja) |
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US9703564B2 (en) | 2006-09-22 | 2017-07-11 | Intel Corporation | Instruction and logic for processing text strings |
US9720692B2 (en) | 2006-09-22 | 2017-08-01 | Intel Corporation | Instruction and logic for processing text strings |
US9740490B2 (en) | 2006-09-22 | 2017-08-22 | Intel Corporation | Instruction and logic for processing text strings |
US9740489B2 (en) | 2006-09-22 | 2017-08-22 | Intel Corporation | Instruction and logic for processing text strings |
US9772847B2 (en) | 2006-09-22 | 2017-09-26 | Intel Corporation | Instruction and logic for processing text strings |
US9772846B2 (en) | 2006-09-22 | 2017-09-26 | Intel Corporation | Instruction and logic for processing text strings |
US9804848B2 (en) | 2006-09-22 | 2017-10-31 | Intel Corporation | Instruction and logic for processing text strings |
US10261795B2 (en) | 2006-09-22 | 2019-04-16 | Intel Corporation | Instruction and logic for processing text strings |
US10929131B2 (en) | 2006-09-22 | 2021-02-23 | Intel Corporation | Instruction and logic for processing text strings |
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Also Published As
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JPS6351287B2 (ja) | 1988-10-13 |
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