DE2811318A1

DE2811318A1 - Einrichtung zur uebertragung und speicherung eines teilwortes

Info

Publication number: DE2811318A1
Application number: DE19782811318
Authority: DE
Inventors: Horst Barsuhn; Ulrich Olderdissen; Werner Schmidt
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1978-03-16
Filing date: 1978-03-16
Publication date: 1979-09-27
Also published as: US4204634A; JPS5918800B2; FR2420172B1; JPS54127636A; DE2811318C2; IT7920566A0; IT1166666B; GB2016751B; FR2420172A1; GB2016751A

Description

knmelderih: IBM Deutschland GmbH

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!inrichtung zur übertragung und Speicherung eines Teilwortes

Die Erfindung betrifft eine Einrichtung der im Oberbegriff äes Anspruchs 1 angegebenen Art.

Eine solche Einriehtung ist in der US-PS 3 573 728 beschrieben ur Abspeicherung werden die Daten durch Prüfbits ergänzt, äie zusammen mit den Daten abgespeichert werden * Infolge der Verwendung eines Einzelfehlerkorrektur- und Mehrfachfehlererfeerinuhgscodes können inüner nur vollständige Wörter, die z.B. 8 Bytes enthalten können, zur Berechnung der Prüfbits herangezogen und gespeichert werden. Bei der Abspeicherung von Teiläatenblöcken in den Speicher tritt nun das Problem auf, daß das erste oder das letzte Wort des Datenblockes, oder auch beide ein Teilwort sein können, d.h. daß diese Worte nicht die vollständige Anzahl von 8 Bytes aufwei-sen. In der bekannten Einrichtung werden nun die Teilworte im Eingangsdatenregister zum Speicher yorerst gespeichert. Hierauf wird das entsprechende Wort aus dem Speicher ausgelesen und die zur Ergänzung des reilwortes nötigen Bytes ebenfalls im Eingangsregister abgespeichert. Da jedoch die äusgelesenen Daten überprüft werden tnüssenV kann eine Abspeicherung des nunmehr auf ein volles Datenwort ergänzten Inhalts des Eingangsregisters in dem Speicher erst erfolgen> wenn das ausgelesene Wort mit Hilfe der Prüfbits auf Richtigkeit überprüft worden war. Der gleiche Vorgang läuft dann unter Umständen auch für das letzte Wort des abzuspeichernden Datenblockes ab, sofern nämlich auch dieses Wort ein Teilwort ist. Die beschriebene Einrichtung verursacht also erhebliche Verzögerungen bei der übertragung von Teildatenblöcken vom Prozessor der Datenverarbeitungsanlage in den Speiqher. Zum ersten muß nämlich bei Erhalt eines Teildaten-

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Wortes im Eingangsregister des Speichers das bisher im Speicher an der betreffenden Adresse gespeicherte Wort ausgelesen werden. Zum zweiten muß dieses ausgelesene Wort erst durch die Fehler- ; erkennungs- und Fehlerkorrektureinrichtung laufen, um einen eventuellen Einzelfehler korrigieren zu können. Da diese Korrektur in der bekannten Einrichtung im Eingangsregister erfolgt, müssen außerdem noch Einrichtungen vorgesehen werden, die verhindern, daß ein Byte korrigiert wird, welches nicht vom Speicher ausgelesen wurde, sondern vom Prozessor der Anlage erhalten wurde. Der hierzu nötige Aufwand, sowie die durch die bekannte Einrichtung verursachte Zeitverzögerung wirken sie ti bei der übertragung von Teildatenblöcken sehr störend aus.

!Die DT-AS 2 133 323 befaßt sich mit den oben geschilderten Zeit- und Aufwandsnachteilen der bekannten Einrichtung und insbesondere mit dem Fall, daß in einen halbwortorganisierten iSpeicher, dessen Halbworte 2 Bytes umfassen, ein Byte neu !eingeschrieben werden soll. Zur Verbesserung der bekannten Einrichtung schlägt die DT-AS 2 133 323 vor, die beiden Bytes sowohl in ein erstes, als auch in ein zweites Register auszulesen und für jedes Byte getrennt Prüfbits zu errechnen, wozu in dieser Einrichtung Festwertspeicher verwendet werden. !Für jedes Byte müssen vier bis fünf zusätzliche Prüfbits errechnet werden. Durch die Aufteilung in einzelne Bytes, umgeht die bekannte Einrichtung die bei der Kombination von vom Prozessor gelieferten Teilwörtern mit aus dem Speicher ausgelesenen Vollwörtern entstehenden Schwierigkeiten. Dafür nuß die bekannte Einrichtung jedoch den Nachteil in Kauf nehmen, daß für jedes Datenbyte außerordentlich viele Prüfbits errechnet werden müssen. Für 8 Bytes bedeutet das die Errechnung und Verarbeitung von 32 bis 40 Prüfbits. Es ist klar, äaß diese Lösung für die meisten Datenverarbeitungsanlagen wegen des zu großen Bedarfes an Speicherplatz und Prüfbitsverarbeitungseinrichtungen nicht in Betracht kommt. Zum

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Vergleich sei auf die eingangs genannte US-PS 3 573 728 hingewiesen, in der zu 64 Datenbits nur 8 Prüfbits vorge-'sehen werden müssen.

JDer vorliegenden Erfindung liegt die Aufgabe zugrunde, in ! jeiixer Datenverarbeitungsanlage mit durch Fehlerkorrekturcode Igeschützter Datenübertragung vom Prozessor in den Speicher jder Anlage die Übertragungszeit eines Teilblockes bei minijmalem Sehalturtgsaufwand zu verringern. Diese Aufgabe wird !erfindungsgemäß durch die im Kennzeichen des Anspruches 1 , ,■beschriebene Einrichtung gelöst. j

]Die Erfindung hat den Vorteil, daß die übertragung des Teil- ^; jdatenblockes ohne Zeitverzögerung erfolgen kann. Dies wird [dadurch ermöglicht, daß die mit den Teilwörtern zu kombiniejrenden patenwörter aus dem Pufferspeicher im richtigen Zeitpunkt während der Datenübertragung ohne Zeitverlust zur Verfügung stehen. Die .Kombination findet während der Übertragung _: des Datfnbiockes sozusagen "im Fluge" statt. Hierzu wird nur ein einziges Hilfsregister benötigt, welches die schon auf ι etwaige Fehler überprüften Datenwörter bereithält.

Der Verschiebeschälter hat nur eine einfache Aufgabe zu er- ! füllen und kann daher einfach aufgebaut sein. Er maskiert gewisse Bytes von dem aus. dem Hilfsregister gelieferten Daten- ι wort und läßt dafür die Bytes des Teilwortes vom Prozessor durch. Dabei wird er von einer Kontrollogik gesteuert, welche vom Prozessor der Anlage nur die Startadresse und die FeIdlängenangabe des Teildatenblockes erhalten muß. Entweder stellt'"die Kbntrollogik daraus selbst fest, daß es sich um eine TelIdateriblockübertragung handelt, oder es wird ihr ein solches Funktionssigriai schon vom Prozessor geliefert.

Ein weiterer Zeitvorteil ergibt sich daraus, daß die Vorab-Ausleseoperation der Teilwörter überlappend erfolgen kann.

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Insgesamt gesehen dauert also die übertragung des Teildatenblockes trotz der Kombinationsnotwendigkeit mit Speicherwörtern nicht länger als die übertragung eines Voll-Blockes.

Eine vorteilhafte Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß das Dateneingangsregister zum Pufferspeicher aus zwei Teilen, nämlich einem sogenannten Master-Teil und einem Slave-Teil aufgebaut ist, was die Möglichkeit bietet, den Eingang des Hilfsregisters an die Verbindung ι zwischen Master- und Slave-Teil anzuschließen. In dieser Konstellation wird also für das Hilfsregister kein vollständiges zusätzliches Register benötigt, sondern nur ein zusätzlicher Slave-Teil zum Master-Teil des Datenregisters.

Ein Ausführungsbeispiel der Erfindung soll nun anhand von Fign. dargestellt werden.

Es zeigen:

Fig. 1 die wichtigsten Einheiten einer Datenverarbeitungsanlage, in denen die erfindungsgemäße Einrichtung Verwendung findet,

Fig. 2 die Darstellung eines Datenblockes,

|Fig. 3 ein Ausführungsbeispiel der Erfindung zur überj tragung vom Prozessor und Abspeicherung im

Pufferspeicher des in Fig. 2 dargestellten i Datenblockes,

Fig. 4 Einzelheiten des in Fig. 3 gezeigten Verschiebeschalters und der Kontrollogik und

Fig. 5 den zeitlichen Ablauf der Vorab-Ausleseoperation und der übertragung des Teildatenblockes vom Prozessor zum Pufferspeicher.

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[Pig. 1 zeigt die Einheiten einer Datenverarbeitungsanlage, die für die nachfolgende Beschreibung des Ausführungsbeispiels von !vorrangiger Bedeutung sind. Für einen langsamen Speicher 1 mit großer Kapazität ist ein vorgelagerter Pufferspeicher 2 vorgesehen. Der Pufferspeicher kann vorzugsweise auf demselben j Chip untergebracht sein, wie der Speicher 1. Der Pufferspeicher: hat eine Kapazität von 8 Wörtern zu je 8 Bytes. Pro Wort ist dabei eine Speicherstelle vorgesehen, wobei ein beliebiger Zugriff zu jeder Speicherstelle möglich ist, sowie auch das sequentielle Lesen aufeinanderfolgender Speicherstellen. Am Ausgang des Pufferspeichers 2 können 8 Bytes parallel gelesen j werden, so daß die Gesamtkapazität des Pufferspeichers von 64 :

Bytes in 8 Speicherzyklen erfaßt werden kann.

Zwischen dem Pufferspeicher 2 und dem in Fig. 1 gezeigten j Prozessor 4 ist eine Fehlererkennungs- und -korrektureinrich= | tung 3 vorgesehen, welche mit ECC angegeben ist. Beim Ein- i schreiben eines Wortes von 8 Bytes werden durch die Einrich- ; tung 3 zu diesem Wort Prüfbits nach einem vorgegebenen Code ! erzeugt und zusammen mit dem Wort im Speicher abgespeichert. | Z.B. wird zu jedem Wort von 8 Bytes ein zusätzliches Prüfbyte von 8 Bits erzeugt. Dabei kann zu jedem Datenbyte ein Prüfbit gespeichert werden, so daß die gespeicherten Bytes nunmehr 9 Bits umfassen.

Beim Auslesen von Datenwörtern aus dem Speicher werden zu diesem Wort die Prüfbits durch die Einrichtung 3 nochmals erzeugt und mit den ebenfalls ausgelesenen Prüfbits, welche zu diesem Wort gespeichert waren, verglichen. Gegebenenfalls wird hieraus ein Fehlerkorrektursignal abgeleitet. Von der Einrichtung 3 werden hiernach zu den Datenwörtern Paritätsbits erzeugt und zusammen mit den Datenwörtern zum Prozessor übertragen.

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Von der ECC-Einrichtung 3 können nur jeweils ganze Worte zu ; 8 Datenbytes verarbeitet werden. Der zur Erzeugung der Prüfbits verwendete Code ist nämlich für eine feste Anzahl von Daten- i bits ausgelegt, so daß bei übertragung von Teilwörtern diese jmit der zugehörigen Restinformation auf ein ganzes Wort ergänzt werden müssen.

;Fig. 2 zeigt einen praktischen Fall, in dem die oben erwähnte [Schwierigkeit bei der übertragung von Teilwörtern auftritt. !Fig. 2a zeigt den im Pufferspeicher 2 gespeicherten Dateninhalt von 8 ganzen Wörtern zu je 8 Bytes. In den Pufferspeicher soll nun ein Teildatenblock vom Prozessor übertragen werden, wobei das erste Wort A und das letzte Wort 0 dieses !Teilblockes nur Teilwörter darstellen, also nicht die voll-

ständige Länge von 8 Bytes haben. Aus Fig. 2 ist ersichtlich, daß beim Abspeichern dieses Teildatenblockes im Pufferspeicher das erste Byte überhaupt nicht, das zweite Byte a nur teilweise, die nächsten 5 Bytes vollständig, und das achte Byte ο wieder nur teilweise überschrieben würden.

{Fig. 2c zeigt den Pufferspeicherinhalt nach der Speicherung ides Teildatenblockes. Aus Fig. 2 ist zu sehen, daß es bei der Erzeugung von Prüfbits in der ECC-Einrichtung 3 für die Wörter 1 und 3 bis 7 keine Schwierigkeiten gibt. Hingegen muß erst das Teilwort A, das nur 7 Bytes aufweist, mit dem Byte 9 aus äem Pufferspeicher 2 kombiniert werden, bevor es durch die CC-Einrichtung 3 laufen kann. Dasselbe gilt sinngemäß für as Teilwort 0, das die Bytes 57 bis 60 enthält und «omit rst durch die Bytes 61 bis 64 aus dem Pufferspeicher 2 eränzt werden muß, bevor dieses letzte Wort durch die Einrichung 3 laufen kann.

Sin Ausführungsbeispiel der Erfindung zur Lösung der geschillerten Schwierigkeiten ist in Fig. 3 gezeigt. Bei der Oberbragung von Daten vom Pufferspeicher 2 in den Prozessor 4

jelangen die Daten über den Richtungsschalter RS 1, ein erstes 3E

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JDatenregister 12, die ECC-Einrichtung 3, ein zweites Datenxegister 10 und einen zweiten Richtungsschalter RS 2 über -die Leitung 14 in den Prozessor 4. Die geschilderten Dateniwege weisen jeweils eine Datenbreite von 8 Bytes auf. Zum Pufferspeicher 2 gelangen die Daten über einen Verschiebeschalter 6, dessen Funktion nachfolgend noch genauer erklärt wird, den Richtungsschalter 9, das Datenregister 12, die Einrichtung 3, das Datenregister 10 und den Richtungsschalter

Erfindungsgemäß werden nun die beiden Wörter a und o, mit denen später die Teilwörter A und 0 aus dem Prozessor kombiniert werden sollen, vor der übertragung des Teildatenblockes aus dem Prozessor in den Speicher 2 in einer Vorab-Auslesejoperation aus dem Pufferspeicher 2 ausgelesen. Dabei wird das Wort a zuerst ausgelesen und gelangt über den Richtungsschalter 9, das Datenregister 12 und die ECC-Einrichtung 3 zum Datenregister 10. Dieses Datenregister ist aus einem Master-Teil DR 2M und einem Slave-Teil DR 2S aufgebaut. Ein solcher Aufbau bietet Vorteile beim Überprüfen des Registers, da der Inhalt jeweils in einem der beiden Teile aufbewahrt werden kann, während der andere Teil geprüft wird.

In einer bevorzugten Ausfuhrungsform der Erfindung wird nun das Wort a schon am Ausgang des Master-Teiles DR 2M abgegriffen und in einem Hilfsregister 5 gespeichert. Hiernach wird aus dem Pufferspeicher 2 das Wort ο ausgelesen und gelangt auf dem oben geschilderten Weg in das Register DR 2M. Es soll hierbei darauf hingewiesen werden, daß auch das Datenregister 12 aus einem Master-Teil DR 1M und einem Slave-Teil DR 1S aufgebaut ist. Der Aufbau dieses Registers aus zwei Teilen ist jedoch zur Ausführung der vorliegenden Erfindung nicht notwendig. Das Datenwort ο befindet sich nun also im Register pR 2M und bleibt dort für einen Zyklus gespeichert.

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beim letzten Wort O notwendige Kombinierung dieses Teilwortes mit dem Wort o, das zu diesem Zeitpunkt noch Im Hilfsregister 5 gespeichert ist, erfolgt auf ähnliche Weise wie

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Nach diesen Vorab-Ausleseoperatlonen, welche überlappend erfolgen können, kann die übertragung des Teildatenblockes vorn Prozessor 4 In den Pufferspeicher 2 beginnen. Da das erste

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zu übertragende Wort A ein Teilwort ist, muß es auf ein Vollwort ergänzt werden, bevor es durch die Einrichtung 3 laufen kann. Hierzu ist der Verschiebeschalter 6 vorgesehen, welcher !

an seinen beiden Eingängen P und H zu gleicher Zeit das Teil- J wort A und das Wort a aus dem Hilfsregister 5 angeliefert j bekommt. Eine Kontrollogik 7 liefert ein entsprechendes Mas- j kierungssignal an den Verschiebeschalter 6, was zur Folge hat, [daß das Byte 9 aus dem Hilfsregister 5 und die Bytes 10 bis 16 vom Prozessor 4 vom Verschiebeschalter 6 in ihrer richtigen j Position durchgelassen werden. Das auf diese Weise gebildete ' Vollwort kann nun über den Richtungsschalter 9, das Datenre- j Igister 12 in die ECC-Einrichtung 3 übertragen werden, wo es i von dieser Einrichtung ohne Schwierigkeit zur Erzeugung von j Prüfbits verwendet werden kann.

Sobald das Wort a aus dem Hilfsregister 5 zum Verschiebeschalter 6 ausgelesen worden ist, wird das Wort ο aus dem Master-Teil DR 2M in das Register 5 übertragen und bleibt dort bis zu seiner späteren Verwendung gespeichert.

:Hier soll darauf hingewiesen werden, daß im Register 5 nur jfehlerfreie Wörter gespeichert werden, da die Wörter a und ο bereits durch die ECC-Einrichtung gelaufen sind. Somit ist der restliche Weg der Datenübertragung für das kombinierte Wort a' (Fig. 2c) aus der ECC-Einrichtung 3 über das Datenregister 10, den Richtungsschalter 8 in den Pufferspeicher 2 frei. Hierauf werden die nächsten fünf Wörter, d.h. die Bytes 17 bis 56 vom Prozessor über den Verschiebeschalter 6 und den geschilderten Datenpfad in den Pufferspeicher 2 übertragen.

eim Teilwort A. Zur gleichen Zeit nämlich, zu der das Teil-Ort 0 dem Verschiebeschalter 6 zugeführt wird, wird auch das tort ö aus dem Hilfsregister 5 ausgelesen und über die Leiung16 dem Verschiebeschalter 6 zugeführt. Die Kontrollogik iefert hierzu ein Maskierungssignal, das die Bytes 57 bis 60 us dem Prozessor und die Bytes 61 bis 64 aus dem Hilfsregister; in der richtigen Position zum anschließenden Datenpfad durchsaßt. ■-;;". '... - :-/_ ■' . - ^!

a Vom Prozessor 4 zur ECC-Einrichtung 3 die Datenbytes zuammen mit ihrem Paritätsbit übertragen werden, entstehen bei er Kombination im Schalter 6 in bezug auf die Paritätsbits eine Schwierigkeiten, zumal auch vom Hilfsregister 5 zum ichalter 6 die Datenbytes zusammen mit ihren zugehörigen aritätsbits übertragen werden. Jedes Datenbyte wird also om Schalter 6 zusammen mit seinem Paritätsbit durchgelassen.

Die beschriebene Einrichtung gestattet also mit Hilfe nur eines zusätzlichen Registers, nämlich des Hilfsregisters 5, die übertragung eines Teildatenblockes vom Prozessor 4 in den Speicher 2, und zwar praktisch ohne Zeitverlust. Die Vorab-Aus-Leseoperation kann dabei sogar teilüberlappend erfolgen, wie weiter unten noch erläutert wird. Entscheidend ist jedenfalls, laß die Kombination der Teilwörter des Teildatenblockes mit den entsprechenden Pufferspeicherwörtern sozusagen "im Fluge" geschieht. Die Datenübertragung wird also durch die notwendige ombinationsoperation nicht unterbrochen. Dabei ist zur Speicherung der beiden Pufferspeicherwörter a und ο nur ein einziges Registernotwendig, das nach einer besonders vorteilhaften Aueführungsform als zweites Slave-Register zum tester-Tell DR 2M ausgeführt sein kann, also nur einen halben toglsteraufwand erfordert.

Sur Steuerung der übertragung des Teildatenblockes ist hauptsächlich die Kontrollogik 7 vorgesehen. Wenn nämlich Im Pro- ^f —

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zessor 4 im Operationsregister ein Befehl decodiert wird, welcher sich auf eine Teildatenblock-Übertragung bezieht, erhält die Kontrollogik 7 über die Leitung 18 ein entsprecheniden Steuersignal. Zugleich werden die bei der übertragung benötigten Adreßdaten, das sind die Startadresse SA und die Feldlängenangabe FL über die Leitung 18 in die Kontrollogik 7 !übertragen. Diese veranlaßt daraufhin über die Leitung 20 die Puffersteuerung 22 die geschilderte Vorab-Ausleseoperation j durchzuführen. Zum richtigen Zeitpunkt veranlaßt die Kontrol- ! logik 7 dann über die Leitung 24 den Prozessor 4 mit der Logik-) übertragung zu beginnen. Dieser Zeitpunkt kann beispielsweise I zusammenfallen mit der Übertragung des Wortes a vom Master- j Teil DR 2M in das Hilfsregister 5. j

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Fig. 4 zeigt die Kontrollogik 7 und den Verschiebeschalter 6 mehr im einzelnen. Zur Durchführung einer Teildatenblock- ! übertragung enthält die Kontrollogik 7 eine Adreßarithmetik- [ Einrichtung 32. Diese Einheit erhält die zur Adressenberechnung inötigen Angaben von einem Feldlängenregister 26, einem Regi- [ ister für die Startadresse 28 und einem Adreßzähler 30, der ! ;mit einer Zeitsteuerung der übertragungseinrichtung kombiniert ist. Die Einheiten 26, 28 und 30 erhalten die Angaben über idie Leitung 18 vom Prozessor 4, wenn im Operationsregister des Prozessors eine Operationsangabe OP decodiert wird, die auf eine Teildatenblock-Übertragung z.B. dadurch hinweist, daß die Byte-Startadresse nicht an einer Wortgrenze liegt. In einem solchen Falle werden aus dem Operationsregister die Feldlängenangabe FL und die Startadresse SA in die Register 26 bzw. 28 der Kontrollogik 7 übertragen. Die Adreßarithmetik 32 berechnet daraufhin aus Startadresse und Feldlängenangabe die Adresse des letzten Teilwortes des Teildatenblockes, über die Leitung 20 wird daraufhin ein Vorab-Lesezyklus in der Puffersteuerung 22 ausgelöst und die beiden Wörter a und ο auf die oben geschilderte Weise aus dem Pufferspeicher 2 in das Hilfsregister 5 bzw. in das Register DR 2M gebracht, über die

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Leitung 24 wird der Prozessor 4 von der durchgeführten Vorab-

Ausleseoperation benachrichtigt und der Prozessor kann sodann mit der Teildatenblock-Übertragung beginnen, indem er das

■erste Teilwort A zum Verschiebeschalter 6 überträgt.

|Im Schalter 6 muß nun das Wort A mit dem Wort a aus dem Hilfει -."..."■.-

register 5 kombiniert werden. Der Verschiebeschalter 6 muß ,'zu diesem Zwecke das Byte 9 des Wortes a und die Bytes 10 bis 16 des Wortes A zum Richtungsschalter 9 übertragen. Hierjzu weist in einer möglichen Ausführungsform der Verschiebeschalter 6 acht Byte-'Tore für die Bytes 1 bis 8 eines Wortes .auf. Jedes Byte-Tor empfängt eingangsseitig das betreffende Byte sowohl vom Prozessor am Eingang P, als auch das betreffende !Byte vom Hilf sregister 5 am Eingang H. Die 8 Byte-Eingänge vom !Prozessor sind in Fig. 4 mit P1 bis P8 und die acht Byte-Eingänge vom Hilfsregister 5 mit H1 bis H8 bezeichnet. Jedes !Byte-Tor erhält von einer Maskier-Steuerung 34 in der Konjtrollogik 7 ein Steuersignal P/H und läßt als Funktion dieses Isteuersignales entweder das Byte vom Prozessor oder das Byte |vom Hilf sregister 5 durch.

Bei der übertragung durch den Verschiebeschalter 6 wird also

durch die Maskier-Steuerung 34 eine Grenze festgesetzt, d.h.

von Fall zu Fall "verschoben",wobei auf der einen Seite der Grenze nur Bytes vom Prozessor 4 und auf der anderen Seite der Grenze nur Bytes vom Hilfsregister 5 durchgelassen werden. Die Maskier-Steuerung 34 wird ihrerseits von den Angaben über die Teilworte A und 0 gesteuert. Die übertragung nicht zu kombinierender Worte, d.h. der Bytes 17 bis 56 nach Fig. 2b, erfolgt mit Hilfe des Adreßzählers und der Zeitsteuerung 30.

Fig. 5 zeigt nocheinmal in übersichtlicher Weise den Zeitablauf bei der übertragung eines Teildatenblockes. Hierzu sind in Fig. 5 die Zyklen numeriert, wobei in der gewählten, bevorzugten Ausführungsform ein Zyklus in einen Master-Teil M und

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einen Slave-Teil S unterteilt ist. Die zeitliche Grenze beider Unterzyklen kann dabei in der Hälfte des Zyklus liegen; es kann aber auch für den Zyklus M mehr Zeit vorgesehen werden als für den Zyklus S.

Wie in Fig. 5 gezeigt ist, wird im Zyklus 1 das Wort a aus dem Puffer ausgelesen und in den Master-Teil DR 1M des ersten Datenregisters 12 gebracht, über den Slave-Teil dieses Datenregisters gelangt das Wort a dann in den Master-Teil DR 2M des zweiten Datenregisters 10. Hierbei muß das Wort die ECC-Einrichtung 3 durchlaufen, was ungefähr 1,5 Zyklen in Anspruch nimmt. Zugleich mit dem Auslesen des Wortes a aus DR 1S kann bereits das Auslesen des Wortes ο aus dem Pufferspeicher in j das Register DR 1M erfolgen und somit die Vorab-Ausleseopera- ; tion zeitlich überlappend ausgeführt werden. Im vierten | Zyklus wird das Wort a aus DR 2M in das Hilfsregister 5 ge- j bracht. Im selben Zyklus kann bereits die Datenübertragung vom | Prozessor durch Übertragung des ersten Wortes A, das im gezeig-i ten Fall ein Teilwort ist, beginnen. Im fünften Zyklus werden die beiden Worte A und a kombiniert und gelangen im Master-Teil dieses Zyklus 5 in das Register DR 1M. Ebenfalls im Master-Teil dieses Zyklus 5 kann das Wort ο in das Register DR 2M eingelesen werden, da dieses Register im vorhergehenden Zyklus !bereits geräumt worden war. Im Slave-Teil des Zyklus 5 wird das Wort ο in das Hilfsregister 5 eingelesen und bleibt dort gespeichert, bis es am Ende der Teildatenblock-Übertragung, d.h. im gewählten Beispiel im Zyklus 11, mit dem letzten Wort 0 des Teildatenblockes, das im gewählten Beispiel ebenfalls ein Teilwort ist, kombiniert wird.

Cm Slave-Teil des Zyklus 5 wird vom Prozessor das nächste fort ausgesendet, das in Fig. 5 in Übereinstimmung mit den übertragenen Bytes mit "17/24" angegeben ist. In den Zyklen 5 bis 9 werden vom Prozessor die fünf Vollworte des Teildaten-Dlockes ausgesendet und gelangen über den Verschiebeschalter 6, fien Richtungsschalter 9, das erste Datenregister 12, die ECC-GE 97? 022 —

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Einrichtung 3, das zweite Datenregister 10 und den Richtungsjschalter 8 in den Pufferspeicher 2. Aus Fig. 5 ist ersieht- !lich, daß das erste zu speichernde Wort a¹, das aus der Kombination des Teilwortes A mit dem ursprünglich im Pufferspei- , eher 2 gespeicherten Wort a hervorgeht, im Master-Teil des > Zyklus 8 in den Pufferspeicher eingeschrieben werden kann. In den nachfolgendenfünf Zyklen, d.h. in den Zyklen 9 bis i 13, werden die nächsten Worte des Teildatenblockes in den ; Pufferspeicher 2 eingeschrieben.

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Dasim Slave-Teil des Zyklus 10 vom Prozessor ausgesendete J letzte Wort 0 des Teildatenblockes, das im geschilderten Fall j ein Teilwort ist, gelangt nach Kombination mit dem vom Hilfs- ! register 5 geholten Wort ο im Master-Teil des Zyklus 11 in das J Register DR 1M. Von dort gelangt dieses letzte Wort o¹ über das| Register DR TS, die Fehlererkennungs- und -korrektureinrich- ί tüng 3, das zweite Dätenregister 10 und den Richtungsschalter 8 in den Pufferspeicher 2, wo es im Master-Teil des Zyklus 14 abgespeichert wird. Eine Kombination im Verschiebeschalter 6, d.h. eine Aktivität der Maskierungs-Steuerung 34 ist also nur in den Zyklen 5 und 11 erforderlich.

Fig. 5 zeigt nocheinmal deutlich, daß bei der Datenübertragung keine Verzögerung dadurch entsteht, daß das erste und letzte Wort des zu übertragenden Datenblockes ein Teilwort ist. Die Übertragung vom Prozessor beginnt im Zyklus 4 und endet im Zyklus 10, dauert also sieben Zyklen. Genausoviele Zyklen nur dauert die Abspeicherung im Pufferspeicher 2, nämlich vom Zyklus 8 bis zum Zyklus 14. Die Grundverzögerung von 4 Zyklen ist dabei überlappungsbedingt und wird nicht durch Teilspeicherprobleme hervorgerufen.

In den Fign. 3 und 5 sind die beiden Datenregister 10 und 12 jeweils als aus einem Master-Teil und einem Slave-Teil aufgebaut dargestellt. Dieser Aufbau ist jedoch zur Ausführung der Erfindung nicht unbedingt notwendig. In bezug auf das Daten-GE 977 u22 ~^~

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register 12 ist ohne weiteres einzusehen, daß dieses Register auch aus einem einzigen Registerspeicher bestehen könnte. Wird auch das Datenregister 10 in diesem Sinne vereinfacht, !müßte der Eingang des Hilfsregisters 5 zwischen dem Ausgang des Datenregisters 10 und dem Eingang des Richtungsschalters angeschlossen werden. In der gezeigten vorteilhaften Ausführungsform nach den Fign. 3 und 5 jedoch ist zur Realisierung des Hilfsregisters 5 nur das Hinzufügen eines zusätzlichen Slave-Teiles zum Datenregister 10 notwendig. Ein zusätzlicher Master-Teil wird also in dieser vorteilhaften Ausführungsform eingespart.

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Claims

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PATEHTANS PRgCHE

Einrichtung zur übertragung und Speicherung eines Teilwortes in einem durch eine Fehlerkorrektureinrichtung geschützten Pufferspeicher einer Datenverarbeitungsanlage, wobei das Teilwort mit dem an der anzusteuernden Speicherstelle im Pufferspeicher gespeicherten Datenwort, das vorher ausgelesen wurde, kombiniert wird und das kombinierte Wort sodann über die Fehlerkorrektureinrichtung in den Speicher eingelesen wird, dadurch gekennzeichnet, daß zur übertragung eines Datenblockes (Fig. 2), dessen Beginn - (A) und/oder Endwprt (0) ein Teilwort ist (Teildatenblock) ein Hilfsregister (5) zur Speicherung des aus der ersten Datenblockadresse im Pufferspeicher ausgelesenen Datenwortes (a) vorgesehen ist, daß in einer weiteren Ausleseoperation vor der Übertragung des Datenblockes (Vorab-Ausleseoperation) auch das an der letzten Speicherstelle des Datenblockes im Pufferspeicher gespeicherte Datenwort (o) ausgelesen und in einem j Eingangsregister (10) zwischen der Fehlerkorrektur-[ einrichtung (3) und dem Pufferspeicher (2) gespeichert wird,

daß ein Verschiebeschalter (6, Fig. 3) zwischen dem Prozessor (4) und der Fehlerkorrektureinrichtung (3) zur Kombination des Beginnteilwortes (A) mit dem ersten Speicherwort (a) und zur Kombination des End- [ teilwortes (0) mit dem letzten Wort (o) vorgesehen j ist, wobei nach der zuerstgenannten Kombination das letzte Speicherwort (o) aus dem Eingangsregister (10) j in das Hilfsregister (5) nachrückt, j

und daß eine Kontrollogik (7, Fig. 3) vorgesehen ist, ; welche mit Hilfe der Startadresse (SA) und Feldlängen- j angabe (FL) des Teildatenblockes den Verschiebeschalter (6) während der Übertragung des Beginnteilwortes (A)

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und des Endteilwortes (0) durch Byte-Maskierungssignale (P/H) steuert.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Eingangsregister (10) aus einem mit dem Ausgang der Pehlerkorrektureinrichtung (3) verbundenen Master-Register (DR 2 M) und einem damit verbundenen Slave-Register (DR 2 S) besteht und daß der Eingang des Hilfsregisters (5) an den Ausgang des Master-Registers angeschlossen ist.
3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Kontrollogik (7) eingangsseitig mit einem Operationsregister (OP REG) im Prozessor (4) ver- i bunden ist, (Leitung 18) und eine Adreßarithmetik- I Einheit (32) aufweist, welche aus der Startadresse (SA,j Register 28) und der Feldlängenangabe (FL, Register 26)j des Teildatenblockes die Adresse des Endteilwortes (0, Fig. 2) berechnet und daß die Adreßarithmetik (32) mit einer Maskensteuerung (34) zur Erzeugung der Maskierungssignale (P/H) verbunden ist.
4. Einrichtung nach Anspruch 3, gekennzeichnet durch

■ einen Adreßzähler und eine Zeitsteuerung (30), welche zusammen mit der Adreßarithmetik (32) an eine Pufferspe;. chersteuerung (22) zur Steuerung der Vorab-Ausleseoperation, sowie an den Prozessor (4) zur Steuerung des Beginnes der Datenübertragung angeschlossen sind (Leitung 20 bzw. 24).

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