DE2758130A1

DE2758130A1 - Binaerer und dezimaler hochgeschwindigkeitsaddierer

Info

Publication number: DE2758130A1
Application number: DE19772758130
Authority: DE
Inventors: Toshio Dipl Ing Hayashi; Shigemi Dipl Ing Kamimoto; Kazuyuki Dipl Ing Shimizu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1976-12-30
Filing date: 1977-12-24
Publication date: 1978-07-13
Also published as: JPS5384647A; CA1101124A; DE2758130C2; JPS561660B2; US4138731A; ES465443A1

Description

Kurzfassung:

Ein binärer und dezimaler Hochgeschwindigkeitsaddierer, der eine Vielzahl von Partialaddierern und einen Übertragvorausschaukreis benutzt, ist so ausgelegt, daß er eine dezimale Addition mit nur einer Bearbeitung des Addierers bewirkt. Die Partialaddierer sind jeweils aus einem Halbaddierer zur Erzeugung eines Biterzeugungssignals und eines Bitausbreitungssignals, aus einem Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil, aus einem Dezimalmodus-Ubertragvorausschau-Eingangssignal-Generatorkreisteil, aus einem Zwischenaddiererteil und aus einem Volladdiererteil zusammengesetzt. Der binäre und dezimale Hochgeschwindigkeiteaddierer ist in der Lage, das Ergebnis einer Addition mit einer Geschwindigkeit zu geben, die mit sechs bis sieben logischen Stufen korrespondiert.

Die Erfindung betrifft einen kombinierten binären und dezimalen Hochgeschwindigkeitsaddierer, der eine binäre und dezimale Addition mit dem gleichen Kreis ausführen kann.

Beim Stand der Technik erfordert eine dezimale Addition gewöhnlich aufgrund der Bearbeitung für die Addition und Subtraktion von Korrekturtermen eine Vielzahl von Maschinenzyklen.

Im allgemeinen ist ein Addierer der Kern einer arithmetischen Einheit, und er ist an die Datenlänge, die benutzte numerische Einteilung usw. angepaßt. Die Rechengeschwindigkeit des Addierers beeinflußt die Funktion der arithmetischen Einheit stark. Die numerische Einteilung wird unterteilt in eine Festkommadarstellung und eine Gleitkommadarstellung, diese Darstellungen werden wiederum ir. biiKire bzw. dezimale Darstellungen unterteilt.

ι'.ιλ och'iltnetz, den ein erster Summand X. und ein zweiter Summand Y. UU^ (.in Übertrag C ₊, eingegeben werden und das eine Summe Z. und einen Übertragung C. ausgibt, ist ein Volladdierer. Ein Schaltnetz, welches von zwei Eingängen eine Summe und einen übertrag erhält, ist ein Halbaddierer.

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Wird der Volladdierer für jede Ziffer vorbereitet, und wird der Übertrag C. sukzessiv zu Ziffern höherer Ordnung übertragen, so wird ein Welligkeits-Übertragsaddierer bereitgestellt.

Jedoch erfordert der Welligkeits-Übertragsaddierer zwei logische Stufen für jede Ziffer, und wenn die Zahl der benutzten Ziffern groß ist, so wächst dementsprechend die Bearbeitungszeit an. Wenn eine verdrahtete Logik möglich ist, so reicht eine logische Stufe für jede Ziffer.

Ein Übertragsvorausschauaddierer erzeugt gleichzeitig einen Übertrag für jede Ziffer, und der Übertrag wird an jeder Ziffer im wesentlichen durch alle Bits der Ziffern geringerer Ordnung bestimmt, und eine Zusammenführungsvariable wächst frei.

Eine Dezimalzahl wird durch verschiedene Verfahren repräsentiert, beispielsweise durch BCD (binär codierte Dezimalen), durch Exzeß-3-Codierung, durch Zwei-aus-fünf-Codierung usw. Im allgemeinen wird jedoch BCD benutzt. Bei der BCD-Darstellung wird jede Ziffer einer Dezimalzahl durch vier Bits repräsentiert, und sie werden mit 8, 4, 2 und 1 gewichtet und die Zahlen O bis 9 werden so dargestellt, wie sie in binärer Schreibweise dargestellt werden.

Im allgemeinen werden binäre und dezimale Addierer getrennt voneinander vorgesehen, und eine dezimale Addition wird durch eine Operation ausgeführt, bei der der binäre Addierer dreimal benutzt wird.

Eine Aufgabe dieser Erfindung ist es, einen kombinierten binären und dezimalen Hochgeschwindigkeitsaddierer aufzuzeigen.

Eine andere Aufgabe dieser Erfindung ist, einen kombinierten binären und dezimalen Addierer aufzuzeigen, der eine binäre oder dezimale Addition in einem Maschinenzyklus ausführen kann.

Eine weitere Aufgabe dieser Erfindung ist es, einen kombinierten binären und dezimalen Addierer aufzuzeigen, der eine kleine Zahl logischer Stufen besitzt, um eine Hochgeschwindigkeitsoperation

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auszuführen.

Um die obengenannten Aufgaben zu lösen, benutzt der erfindungsgeraäß Addierer eine Vielzahl von Partialaddierern und einen übertragvorausschaukreis. Die vielen Partialaddierer sind aus einem Halbaddiererteil zur Erzeugung eines Biterzeugungssignals und eines Bitausbreitungssignals, aus einem Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil zur Erzeugung eines Binärmodus-Gruppenerzeugungssignals und eines Binärmodus-Gruppenausbreitungssignals, aus einem Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil zur Erzeugung eines Dezimalmodus-Gruppenerzeugungssignals und eines Dezimalmodus-Gruppenausbreitungssignals, aus einem Zwischenaddiererteil zur Ausführung einer binären oder dezimalen Addition zu Eingangsdaten, um unabhängig von einem Übertrag eine Zwischensumme bereitzustellen, und aus einem Volladdiererteil zur Korrektur der Zwischensumme vom Zwischenaddiererteil mit einem Übertrag von einem Übertragvorausschaukreis zusammengesetzt.

Figur 1 ist eine Blockdarstellung und zeigt ein erstes Beispiel eines konventionellen dezimalen Addierers, auf dem die Erfindung beruht.

Figur 2 ist eine Darstellung, die beispielhaft die Inhalte der Register beim Betrieb im dezimalen Addierer nach Figur 1 zeigt. Figur 3 ist eine Blockdarstellung und zeigt ein zweites Beispiel eines konventionellen dezimalen Addierers, auf dem die Erfindung beruht.

Figur k ist eine beispielhafte Darstellung der Inhalte der Register beim Betrieb im dezimalen Addierer nach Figur 3. Figur 5 ist eine Blockdarstellung und zeigt ein drittes Beispiel eines konventionellen dezimalen Addierers, welcher einen Übertragvorausschaukreis benutzt, auf dem diese Erfindung beruht. Figur 6 ist eine Blockdarstellung und zeigt den Addierer nach Figur 5 in seiner Gesamtheit.

Figur 7 ist eine Blockdarstellung und zeigt ein viertes Beispiel eines konventionellen dezimalen Addierers, der eine Addition in zwei Maschinenzyklen ausführt, und auf dem diese Erfindung beruht.

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-O-

Figur 8 ist eine beispielhafte Darstellung der Inhalte der Register beim Betrieb in dezimalen Addierer nach Figur 7. Figur 9 ist eine Blockdarstellung und zeigt ein fünftes Beispiel eines konventionellen dezimalen Addierers, der eine Addition in einem Maschinenzyklus ausführt.

Figur 10 ist eine beispielhafte Vergleichsdarstellung der Probleme des Addierers nach Figur 9.

Figur 11 ist eine Blockdarstellung und zeigt eine Ausführungsform eines Partialaddierers, der bei der Erfindung verwendet wird. Figur 12 ist eine Blockdarstellung und zeigt eine Ausführungsform eines Halbaddierers, der bei der Ausführungsform nach Figur 11 benutzt wird.

Figur 13 ist eine Darstellung, die die Konstruktion einer Ausführungsform eines Übertragvorausschau-Eingangssignal-Generatorkreisteils zeigt, welches bei der Ausführungsform nach Figur benutzt wird.

Figur 14 ist eine Darstellung, die die Konstruktion einer Ausführungsform eines Zwischenaddiererteils zeigt, welcher in der Ausführungsform nach Figur 11 benutzt wird.

Figur 15 ist eine Darstellung, die die Konstruktion eines Volladdiererteils zeigt, welches in der Ausführungsform nach Figur 11 verwendet wird.

Die Figuren 16a und 16b sind Darstellungen, die eine Ausführungsform eines Übertragvorausschaukreises zeigen, der bei der Erfindung verwendet wird.

Figur 17 ist ein Schaltbild, welches eine Ausführungsform des Teiles zeigt, welches in Figur 15 durch gebrochene Linien umrandet ist.

Zuerst wird eine Beschreibung des ersten bis sechsten Operationsmodus gegeben, dies wird als Voraussetzung dieser Erfindung betrachtet.

Errter Modus;

Bislang wurde eine Vielzahl von Verfahren für die Addition von binär codierten Dezimalzahlen (BCD) vorgeschlagen. Das grundlegende Verfahren der dezimalen Addition liegt darin, eine Operation auszuführen, bei der ein binärer Addierer dreimal benutzt wird,und zwar durch Verwendung einer Hardwarestruktur,

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wie sie in Figur 1 gezeigt ist. Die Ausführung der dezimalen Addition durch die Hardware wird in den folgenden Prozessen (IA bis AA) beschrieben.

(IA): Die Gatter g_AIN und g_ßIN werden geöffnet, um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR einzugeben (der erste Prozeß endet).

(2A): Die Gatter g.. und gg. werden geöffnet, um die Inhalte der Register AR und BR mit einem binären Addierer zu addieren. Das Ergebnis dieser Addition wird über ein Gatter g»o in das Register AR eingegeben (der zweite Prozeß endet).

(3A): Die Gatter g.. und gg werden geöffnet, um das obengenannte Additionsergebnis mit einer Zahl zu addieren, die an jeder Stelle eine "6" aufweist. Das Ergebnis dieser Addition wird über das Gatter g_AS in das Register AR eingegeben. Auch der Übertragsausgang von jeder Ziffernstelle wird in ein Stellenübertragsregister DCR eingegeben. Die Zahl der Bits des Registers DCR muß gleich der Zahl der Stellen der verarbeiteten Daten sein (der dritte Prozeß endet).

(AA): Die Gatter gQ, g-,, g~ und g-, werden selektiv geöffnet, abhängig vom Inhalt des Registers DCR, so daß der Zahlenwert "10" (1010 in binärer Schreibweise und A in hexadezimaler Schreibweise) selektiv nur an die Ziffernpositionen des Registers DCR eingegeben wird, deren Bits "Ο" sind und anzeigen, daß keine übertrüge von den Ziffernstellen des obengenannten Zahlenwertes zugeführt wurden. Andererseits wird das Gatter g.. geöffnet, um das Ergebnis der Addition im Prozeß (3A) an den anderen binären Addierer einzugeben. Zu dieser Zeit wird ein Blockziffernübertragssignal hervorgerufen, um die Übertragsausbreitung zwischen den Ziffernstellen zu unterbinden (der vierte Prozeß endet).

Bei der obigen Operation kann eine ¹¹IO" selektiv für jede Ziffernstelle addiert werde (äquivalent der Subtraktion einer "6"). Diese Operation wird als dezimale Korrektur bezeichnet. Zu dieser Zeit zeigt der Ausgang vom binären Addierer das Ergebnis einer

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korrekten dezimalen Addition. Der Addiererausgang wird wieder über das Gatter g._s in das Register AR eingegeben. (Diese Operation wird nicht immer benötigt). Der Addiererausgang kann auch einem anderen Register oder einem anderen funktioneilen Teil zugeführt werden.

Ein spezifisches Operationsbeispiel der obigen Prozedur wird unten beschrieben.

Es wird angenommen, der erste Summand sei "3528" und der zweite Summand sei "2691".

Im Prozeß (IA) wird

0011 0101 0010 1000 und

0010 0110 1001 0001 in die Register AR bzw. BR gesetzt.

Im	Prozeß	(2A) wird	0010	1000
	0011	0101	1001	0001
	+ 0010	0110

0101 1011 1011 1001 in das Register AR gesetzt.

Im Prozeß (3A) wird eine "6" zu jeder Ziffernstelle addiert

0101 1011 1011 1001 + 0110 0110 0110 0110 lioo ooio y⁰⁰⁰¹ A¹¹¹

übertragO 1 1 ft

und die Summe wird in das Register AR gesetzt und der Übertrag wird in das Register DCR gesetzt.

Im	Prozeß	(4A) wird	0001	1111
	1100	0010	0000	1010
	+ 1010	0000

0110 0010 ,0001 1001 in das Register AR gesetzt, damit wird eine Summe "6219" erzeugt.

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Da das Verfahren nach Figur 1 den binären Addierer dreimal benutzt, wie oben beschrieben wurde, werden drei Maschinenzyklen benötigt, wenn eine Addition einen Maschinenzyklus erfordert. Außerdem benötigt dieses Verfahren die Funktionsgruppe zur Eingabe einer der beiden Konstanten "6" oder "A" (hexadezimal) für jede Ziffernstelle und die Funktionsgruppe zur Unterbindung der übertragsausbreitung zwischen den Ziffernstellen und Vorrichtungen zur zeitweisen Speicherung des Übertrags von jeder Ziffernstelle. Nach dem Prozeß 2A wird jedoch das Register BR nicht benutzt, so daß einige der Bits des Registers BR anstelle des Registers DCR in Figur 1 benutzt werden können.

Zweiter Modus:

Auch für die dezimale Addition, die wie im Fall des Beispiels nach Figur 1 drei Maschinenzyklen benötigt, kann die Hardware vereinfacht werden, wie es beispielsweise in Figur 3 gezeigt ist. Da in Figur 3 die Funktion der Eingabe der Konstanten A an den Addierer und die Funktion der Unterbindung der Übertragsausbreitung zwischen den Ziffernstellen nicht benötigt werden, kann der Umfang der Hardware dementsprechend vermindert werden.

Die Prozedur für die dezimale Addition, bei der die Hardware nach Figur 3 benutzt wird, wird nachfolgend beschrieben. Ein Beispiel für den Inhalt eines jeden Registers zum Zeitpunkt der Ausfiihrung eines jeden Prozesses ist in Figur 4 gezeigt.

(IB): Die Gatter g»™ und ggy« werden geöffnet, um einen ersten Summanden und einen zweiten Summanden an die Register AR bzw. BR zu geben. Das Register DCR wird auf "O" gesetzt (der erste Prozeß endet).

(2B): Die Gatter g^ und g_ßA werden geöffnet, um die Inhalte der Register AR und BR für eine Addition in den binären Addierer einzugeben. Das Additionsergebnis wird über das Gatter g.o in das Register AR gegeben. Zur gleichen Zeit werden alle Bits des Registers DCR auf "1" gesetzt (der zweite Prozeß endet).

(3B): Da die Bits des Registers DCR alle "I" sind, werden die

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-ΙΟ-Gatter gj-j, g-, , gp und g^. geöffnet, um die Konstante "6666" in einen Teil des Addierers einzugeben. Andererseits wird das Gatter g . geöffnet, um das Additionsergebnis im Prozeß (2B) auf der Eingangsseite des Addierers zur Addition einzugeben. Der übertrag von jeder Ziffernstelle, der aus dieser Addition stammt, wird in das Register DCR gegeben. Das Additionsergebnis (Summe) wird nicht benutzt.(der dritte Prozeß endet).

(AB): Abhängig vom Inhalt des Registers DCR werden die Gatter Sqt δη > Sp ^unc* £^5 ^sel^ektiv geöffnet, um eine Zahl "6" nur in die Ziffernpositionen des Registers DCR einzugeben, in denen die Bits "1" sind, d.h. in die Ziffernpositionen, wo die Übertragsausgänge bei der Addition im Prozeß (3B) erzeugt wurden, und eine Zahl "0" wird in die anderen Ziffernpositionen eingegeben. Der Inhalt des Registers AR, d.h. das Ergebnis der Addition im Prozeß (2B), wird zur Addition in den anderen Eingang des Addierers eingegeben. Der resultierende Ausgang des Addierers ist das Ergebnis einer korrekten dezimalen Addition. Dieses Ergebnis (Summe) wird zu einem anderen funktionalen Teil übertragen, und zwar direkt oder nachdem es über das Gatter g_AS in das Register AR gegeben wurde (der vierte Prozeß endet).

Dritter Modus:

Eine Erhöhung der Operationsgeschwindigkeit beim System nach Figur 3 ist möglich. Dies bedeutet, daß der Prozeß (3B) wesentlich verschieden vom Prozeß (3A) ist. Es ist ersichtlich, daß der Prozeß (3A) benötigt wird, um ein korrektes Ergebnis der Addition für den nächsten Prozeß zu erhalten, und daß der Prozeß (3B) nicht benötigt wird, um die Summe zu erhalten, vielmehr wird er nur dafür benötigt, die Anwesenheit oder Abwesenheit des Ubertragausgangs von jeder Ziffernstelle anzuzeigen. Wird ein Übertragsvorausschaukreis vorgesehen, welcher voraussieht oder voraussagt, was der Übertragsausgang für jede Ziffernstelle wird, d.h. der Dezimalziffern-Übertragsausgang, wenn die Zahl "6666" während der Addition im Prozeß (2B) zur Addition mit dem Eingang in den Addierer eingegeben wird, so können dementsprechend die Prozesse (2B) und (3B) im gleichen Maschinenzyklus ausgeführt werden.

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Es ist aber unwirtschaftlich, den obengenannten übertragsvorausschaukreis für die dezimale Addition unabhängig vom Übertragsvorausschaukreis für den binären Zähler vorzusehen.

Aw h wenn im Falle des binären Addierers die Datenlänge groß ist, beispielsweise 4 oder 8 Bytes, so ist der Addierer so ausgebildet, daß er aus Partialaddierern, die jeweils eine Breite von 4 oder 8 Bits haben, zusammengesetzt ist, insbesondere für eine Hochgeschwindigkeitsoperation. In diesem Fall erzeugt jeder Partialaddierer vom Teil seines Eingangs einen Gruppenerzeugungsterm GG bzw. einen Gruppenausbreitungsterm GP. Der Terra GG ist ein Signal, welches nur von den Eingangsdaten abhängt, die vom Partialaddierer behandelt werden, und anzeigt, daß ein Ubertragseingang zum Partialaddierer der unmittelbar höheren Ordnung zugeführt werden muß. Der Term GP ist ein Signal, welches nur dann anzeigt, daß der Übertragseingang zum Partialaddierer der höheren Ordnung zugeführt wurde, wenn ein Übertragseingang von einem Partialaddierer der tieferen Ordnung zu diesem Partialaddierer zugeführt wurde. Angenommen, der Partialaddierer hat vier Bit, so daß seine einen Eingangsdaten a^, a^ ₊-,, a₁₊₂ und a₁₊, sind, und so daß die anderen Eingangsdaten b. , b.₊·,, b.₊_ ^un^ ^i+^ ^s^-ⁿ⁽*» so sind der Erzeugungsterm und der Ausbreitungsterm g₁ und P₁ für jedes Bit wie folgt definiert:

^ßi ^{= a}i*^bi

^pi ^{= a}i^+bi
oder

ⁿi ^{= a}i^"^bi ^{= a}i · εγ-t-aT". Ij₁ (3)

Wenn die Terme GG und GP dieses Partialaddierers durch GG₁ bzw. GP₁ repräsentiert werden, so werden sie durch die folgenden Gleichungen gegeben, in denen i * 4n (n * O, 1, 2, 3) ist:

+P₁-P₁₊₁-P₁₊₂-S₁₊₃ (4)

GG₁, = 6_i+h₁.g_i+1+h_i.h_i+1.g_i+2

^+hi-^hi₊l-^hi₊₂-S_i+3 (4·)

GP₁ = P₁-P₁₊I-P₁₊₂-P₁₊₃
GP₁, = V

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Wenn jeder Partialaddierer solche Terme GG und GP erzeugt, so ist es notwendig, einen Kreis vorzusehen, der die Terme von allen Partialaddierern empfängt, um für jeden von ihnen den Übertragseingang zu bestimmen. Dieser Kreis kann als ein unabhängiger Teil ausgebildet sein und als ein externer Übertragskreis bezeichnet werden, jedoch ist es auch möglich, die für die Partialaddierer benötigten Teile an den erforderlichen Positionen vorzusehen. Im letzteren Fall jedoch werden die Terme GG und GP von den Partialaddierern der geringeren Ordnung zu vielen Partialaddierern der höheren Ordnung verteilt, so daß eine komplizierte Verdrahtung benötigt wird. In jedem Falle führt der Gesamtkreis für die Erzeugung der Terme GG und GP und für die Bestimmung des Übertragseingangs für jeden Partialaddierer die Übertragsvorausschaufunktion aus.

Entsprechend dem jeweils vorausgesagten Übertragseingang erzeugt jeder Partialaddierer eine korrekte Summe für den jeweils zugeordneten Teil. Figur 5 ist ein Beispiel für einen derartigen Partialaddierer und einen Übertragsvorausschaumechanismus. Im Beispiel der Figur 5 besitzt der Partialaddierer eine Breite von A Bit, jedoch kann die Breite auch größer oder kleiner sein. Auch kann der Addierer selbst für 4-oder 8-Byte ausgelegt werden, wenn die Zahl der Partialaddierer erhöht wird, um nur den Übertragsvorausschauteil zu vergrößern. Im Beispiel der Figur 5 sind die Übertragseingänge CI,, CI„ und CI-., für die entsprechenden Partialaddierer gleich den Übertragsausgängen CO", , CÜgUnd CO, „ von dort, und sie werden durch die folgenden Gleichungen gegeben:

CI₁₁ = CÖ"₁₂ β GG₁₂+GP₁₂.Übertrag ein (7)

CI₇ = CÜg = GG_Q+GP_Q.UG₁₂

+GPq.GP₁₂.Übertrag ein (Θ)

CI, = CÖ, = GG₄₊GP₄XG +GP₄. GP GG-,

+GP₄.GP₈.GP₁₂.übertrag ein (9)

übertrag aus = GG₀₊GPq. GG₄ GG₈₊GP₀-GG₁₂

₀₁₂
.GP₄.GPq.GP₁₂.Übertrag ein (1O)

Der Addierer nach Figur 5 ist so ausgebildet, wie er in seiner

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Gesamtheit in Figur 6 dargestellt ist. Die obigen Ausführungen machen klar, daß die unabhängige Anordnung des Übertragsvorausschaukreises für die dezimale Addition unwirtschaftlich ist.

Vierter Modus:

Wie oben beschrieben wurde, erfordert die dezimale Addition, die binäre Addierer benutzt, drei Maschinenzyklen, und um diese zu zwei Maschinenzyklen zu reduzieren, wird ein Ubertragsvorausschaukreis für die. dezimale Addition benötigt. Wenn der Ubertragsvorausschaukreis für die dezimale Addition unabhängig vorgesehen ist, ist es nötig, Kreise zur Erzeugung der Terme GG und GP für die dezimale Addition für jeden Partialaddierer und den in Figur 5 gezeigten Übertragsvorausschaukreis vorzusehen. Für die Übertragsvorausschauoperation für die dezimale·Addition ist es unerläßlich, daß jeder Partialaddierer die Funktionen zur Erzeugung der Terme GG und GP für die dezimale Addition besitzt, jedoch ist es besser, wenn der Teil, der dem in Figur 5 abgebildeten Übertragsvorausschauteil entspricht, effektiv für die dezimale Addition benutzt wird.

Dafür wird ein neuer Algorithmus für eine dezimale Addition beschrieben. Figur 7 zeigt die Struktur dafür, und die Prozedur wird nachfolgend erklärt. Ein Beispiel des Inhalts eines jeden Registers zur Zeit der Vollendung der Prozesse (IC) bis (3C) ist wie folgt:

(IC): Die Gatter g_AIN und g_BIN werden geöffnet, um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR einzugeben (der erste Prozeß endet).

(2C): Die Gatter g^ und g_ßA werden geöffnet, um die Inhalte der Register AR und BR für eine Addition in die binären Addierer einzugeben. Zu dieser Zeit wird ein Dezimalmodus-Signal aktiviert, um die Übertragsausbreitung für jede Ziffernstelle zu einem dezimalen übertrag zu machen. Auf der Grundlage einer jeden Ziffernstelle wird die Addition, nach^dem der Übertragseingang dort erhalten wurde, in der hexadezimalen Schreibweise ausgeführt. Dies bedeutet, daß es ausreicht,nur die Terme GG_Q bis GG₁₂ und GP_Q bis

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GP,p in der dezimalen Schreibweise zu erhalten. Mit anderen Worten, der Term GG. ist "1", wenn die Summe der Addition seiner a- bis und b. bis b.₊, "10" oder mehr ist; und der Term GP_i ist "1", wenn die Summe der Addition der a_i bis a_i+3 und h^ bis t>_{i +} , "9" oder

mehr ist. Zu dieser Zeit wird der Übertragsausgang für jede Ziffern stelle in das Register DCR eingegeben. Die Summe wird über das Gatter g.o in das Register AR gegeben (der zweite Prozeß endet).

(3C): Die Gatter g_Q bis g^ werden selektiv geöffnet, entsprechend den Ziffernpositionen des Registers DCR, in denen die Bits "1" sind, d.h. entsprechend den Ziffernpositionen, wo die dezimalen Ubertragsausgänge bei der Addition des Prozesses (2C) vorgesehen waren. Das Gatter g.. wird geöffnet, um das Additionsergebnis im Prozeß (2C) für die binäre Addition einzugeben. Zu dieser Zeit wird ein Blockziffern-Ubertragssignal erregt, um eine Addition in jeder Ziffernstelle auszuführen, wobei die Übertragsausbreitung unterbunden wird. Dies ergibt ein korrektes Ergebnis der dezimalen Addition, und der Ausgang vom binären Addierer wird über das Gatter g.o in das Register AR eingegeben oder direkt zu einem anderen funktionalen Teil übertragen (der dritte Prozeß endet).

Nun wird das Verfahren der Bildung des dezimalen Übertrags im Prozeß (2C) genauer diskutiert. Die Dezimalzahl, die nun betrachtet wird, ist eine binär codierte Dezimalzahl, und 4 Bits der binären Schreibweise bilden eine Ziffer der Dezimalzahl. Dementsprechend ist die Größe (Datenbreite) eines jeden der Partialaddierer, die den binären Addierer bilden, so, daß eine Größe von 4 Bits die fundamentale Größe ist, und es ist klar, daß sein erweiterter Typ ein ganzzahliges Vielfaches von 4 Bits ist. Deshalb sei angenommen, daß der Addierer nach Figur 7 aus solchen 4-Bit-Partialaddierern zusammengesetzt ist, wie sie in Figur 5 abgebildet sind. Die Terme GG und GP im binären 4-Bit-Partialaddierer werden durch die Gleichungen (4) bzw. (5) ausgedrückt. G_i ist in diesem Falle ^wl", wenn die Additionssumme von a.^ bis Zi₊-* mit b^ bis b_{i +} , "16" oder mehr ist, während GP. "1" ist, wenn die obengenannte Summe "15" oder mehr ist. GP. wird nur dann zu "1", wenn die Summe "15" ist. Wenn jeder Übertrag von den Gleichungen (7) bis (10) erhalten wird, erreicht man jedoch das gleiche Ergebnis, unabhängig davon,

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ob GP. oder GP., benutzt wird. Die Terme GG und GP, die für den obengenannten Prozeß (2C) von jedem Partialaddierer erzeugt werden müssen, dienen für die dezimale Addition, und deshalb werden sie als DGG und DGP bezeichnet,zur Unterscheidung von den obengenannten Termen GG bzw. GP. Da es notwendig ist, daß DGG. ⁿl^w ist, wenn die Additionssumme von a^ bis a_i+, mit \>^ bis b.₊, "ΙΟ" oder mehr ist, folgt:

⁺ⁿi-^hi+2^+hr^gi₊3^+gi+l-^hi+2

(12)

In der Gleichung (12) existieren der dritte und vierte Term nicht bei einem BCD-Eingang, so daß sie weggelassen werden können, daät erhält man die folgende Gleichung

DGG₁, = Si⁺H₁.(h_i+1+h_i+2+g_i+3)

^+gi+l*^(hi+2^+gi+2^+gi+3⁾ ^+hi₊r^gi₊2-^gi₊3

Außerdem ist es notwenidg, daß DGP. "1" wird, wenn die Additionssumme von a. bis a.₊, mit b. bis b.₊, "9" oder mehr ist. Der Term, der mehr als "9" ist, muß nicht immer eingeschlossen werden, so daß DGP. entsprechend der folgenden Gleichung erhalten wird:

Die Terme GG und GP, die durch die Gleichungen (10) bzw. (14) gegeben sind, müssen nur beim Dezimalmodus der Operation erzeugt werden, und es ist notwendig, die Werte der Gleichungen (4) bis (6)

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in Moden vorzusehen, die anders als der Dezimalmodus der Operation sind. Da die Terme GG und GP der Gleichungen (4) bis (6) für die binäre Operation dienen, werden sie als BGG bzw. BGP bezeichnet. Die Terme GG und GP, die von jedem Partialaddierer ausgegeben werden müssen, werden durch die folgenden Gleichungen gegeben:

BGG₁ (Dezimalmodus)

₁ (Dezimalmodus) (15)

₁ BGP. (Dezimalmodus)

+DGP₁ (Dezimalmodus) (16)

Da alle Terme von BGG. und BGP₁ beim Dezimalmodus der Operation eingeschlossen werden können, können sie durch die folgenden Gleichungen gegeben werden:

GG₁ = BGG₁+DGG₁.(Dezimalmodus) (15')

GP₁ = BGP₁+DGP₁.(Dezimalmodus) (16·)

Bei einer Beschreibung im Zusammenhang mit dem Fall, daß die Terme GG und GP durch die Terme g bzw. k repräsentiert werden, werden die Gleichungen (15') und (16·) wie folgt:

GO₁ = g_i^₁.g_i+1+h₁.h_i+1.g_i+2

^+hi*ⁿi+l*ⁿi+2*^gi+3
⁽

(17)

l3 (Dezimalmodus) (18)

Wie aus der obigen Beschreibung ersichtlich ist, kann die dezimale Addition in zwei Maschinenzyklen erreicht werden, wenn für die dezimale Addition im Prozeß (2C) die folgende zusätzliche Hardware vorgesehen wird: Gatter (grob abgeschätzt 10 UND-Gatter pro Ziffernstelle) zur Erzeugung der Terme für den Dezimalmodus in den

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Gleichungen (17) und (18), eine Vorrichtung zur Speicherung des Übertrags von einer jeden Ziffernstelle (beispielsweise selbsthaltende Schalter in gleicher Zahl wie die Ziffernstellen), eine Vorrichtung zur selektiven Eingabe der Zahl "6(011O)" für jede Ziffernstelle und eine Vorrichtung zur Unterbindung der Übertragsausbreitung zwischen den Ziffernstellen im Prozeß (3C).

Fünfter Modus;

Nun erfolgt eine Diskussion in Hinblick auf ein Verfahren zur Durchführung einer dezimalen Addition in einem Maschinenzyklus, genauer gesagt wird ein Verfahren für eine dezimale Addition diskutiert, bei der der Hauptaddiererteil nur einmal benutzt wird. Das grundsätzliche System ist so und wie in Figur 9 dargestellt.

Falls eine Addition von Binärzahlen durch die Verwendung des Addierers nach Figur 9 erreicht wird, werden die Gatter g.rj, und ^gBIK ß^eöi>fnet_f um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR zu geben, und die Gatter g_AA und gn» werden geöffnet, um die Inhalte der Register AR und BR für eine Addition in die binären Addierer einzugeben. Der Ausgang des Addierers wird von dort über die Gatter ggon ^is ^BS^ abgeleitet, um die Summen SUMq bis SUM₁C zu erhalten.

Die Addition der Dezimalzahlen (BCD) durch den Addierer nach Figur 9 erfolgt entsprechend den folgenden Prozessen: (ID): Die Gatter g_AIN und ß_3Ijj werden geöffnet, um einen ersten Summanden und einen zweiten Summanden in die Register AR bzw. BR zu geben.

(2D): "6" wird durch einen 4) 1 Ziffernaddierer für jede Ziffernstelle zum Inhalt des Registers BR addiert. Zu dieser Zeit wird eine Übertragsausbreitung zwischen den Ziffernstellen nicht benötigt, so daß der # 1 Ziffernaddierer mit einer logischen Stufe ausgebildet werden kann.

(3D): Die Gatter g.^ und g_Bg_A werden geöffnet, um die Summen der

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Inhalte der Register AR und BR und "6666" zur Addition in den binären Addierer einzugeben.

(4D): "10(1010)" wird durch einen # 2 Ziffernaddierer zu jeder Ziffernstelle des Ergebnisses (Summe) der Addition im Prozeß (3d) addiert. Auch bei dieser Addition wird keine Ubertragsausbreitung zwischen den Ziffernstellen benötigt, so daß der =J2 Ziffernaddierer auch mit einer logischen Stufe ausgeführt sein.kann.

(5D): Die Gatter gncn ^is gnQ^ der Ziffernstellen, die den Ziffernpositionen entsprechen, die bei der Addition des Prozesses (3D) keinen Übertragsausgang erzeugen, werden geöffnet, um den Ausgang vom I 2 Ziffernaddierer auszuwählen. Die Gatter ggon ^^is ^B°3 ^^er Ziffernstellen, die den Ziffernpositionen entsprechen, die Übertragsausgänge erzeugt haben, werden geöffnet, um den Ausgang vom binären Addierer auszuwählen. Die beiden Ausgänge werden zusammenaddiert, um das Ergebnis der dezimalen Addition SUM_Q bis SUM, ^ zu erhalten.

Jedoch besitzt das obengenannte System eine Schwierigkeit, wie später beschrieben wird, insbesondere ist es problematisch, die Summe von Paritätsbits zu erhalten.

Für ein tieferes Verständnis des ^- 1 Ziffernaddierers und des £ 2 Ziffernaddierers in Figur 9 wird nachfolgend eine Beschreibung gegeben.

Figur 10 zeigt die Ergebnisse der Additionen von "6" und "10" zu den Eingängen einer Ziffernstelle. In Figur 10 bezeichnet das Zeichen * die Positionen, wo die Parität für die Ziffer im Eingang und im Ausgang umgekehrt wird. Die Ausgänge vom jjl 1 Ziffernaddierer für die Addition der "6" werden nicht in Verbindung mit den Eingängen "10" oder mehr (1010 bis 1111) gezeigt, da die einstelligen Eingänge BCD-Eingänge von 0 bis 9 sind. Im Zusammenhang mit der Addition der "10" werden die Gatter grjon bis Sr₁SV die nur dann benutzt werden, wenn die Ausgänge vom k 2 Ziffernaddierer "0" bis "9^W sind, nicht geöffnet, so daß keine Ausgänge

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erzeugt werden.

Da das Paritätsbit gewöhnlich für jedes Byte (alle 8 Bits) vorgesehen ist, werden die Eingangsdaten b_Q, b^ bis b„ eines Bytes und ein Paritätsbit b betrachtet. Wird das Ergebnis der Addition

P
einer "6^M durch b'_Q, b¹, bis b'₇ und b¹ repräsentiert, so ergeben sich diese wie folgt (der Eingang wird als ein BCD-Eingang angenommen) :

b'_o = b_{0 +} b_{x +} b₂ (19).

^b'l = ^bi ^ ^b ₂ (2°)

b'₂ = F₂ (21)

b'₃ = b₃ (22)

^PINVT 0-3^{1 = b}l-^E2 ⁽²³⁾

b'_A = b_{4 +} b_{5 +} b₆ (2A)

b«₅ = b₅V b₆ (2b)

b'₆ = b₆ (26)

b'₇ = b₇ (27)

^PINVT A-7· ^{= b}5-^b6 ⁽²⁸⁾

^PINVT 0-3' ^ ^PINVT A-7¹

p p 3

= b_p¥ (b^bpv^.bg) (29)

Wenn nun das Ergebnis der Addition einer ^M10^M durch b^!lQ, b¹¹·, bis b*'₇ und b¹¹ repräsentiert wird, so werden diese Größen durch die folgenden Gleichungen ausgedrückt. Wenn kein Ausgang vom # 2 Ziffernaddierer von ¹¹O" bis ^W9ⁿ erzeugt wird, wird das Ergebnis der Addition einer "10" nicht benötigt, wie oben beschrieben wurde, so daß nur 0110 bis 1111 als Eingangsdaten betrachtet werden. Die anderen Eingangsmuster können als Redundanzen eingeschlossen werden.

^b"0 * W^b2 ⁽³⁰⁾

^b"l ⁼ ^hl* ^b2

b"₂ = F₂ (32)

b"₃ = b₃ (33)

^PINVT 0-3 ⁼ V^b2 _f\

^bll4 ^{β b}4-^b5-^b6 ⁽³⁵⁾

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b"₅ = b₅ V- b₆ (36)

b"₆ = b₆ (37)

b"₇ = b_? (38)

^PINVT 4-7 ⁼ V^b6 _ft ⁽³⁹⁾

^b"p ^{= b}p^V ^INVT 0-3 " ^ ^PINVT 4-7

= b_p V- (b_x.b₂) V- (b₅.b₆) (40)

Wie aus den obigen Gleichungen (19) bis (20) ersichtlich ist, ist es leicht, jeden Summenteil des Ziffernaddierers mit einer logischen Stufe auszuformen, dazu werden ein UND-Gatter und ein EOR-Gatter (exklusives ODER-Gatter) benutzt. Jedoch wird eine große Zahl von Gattern für die Bildung der Logik benötigt, um mit einer logischen Stufe die Parität der Summe zu erhalten, d.h. die Gleichungen (29) und (40). Beispielsweise führt die Entwicklung der Gleichung (40) zur Gleichung (41), die später beschrieben wird, so daß 9 UND-Gatter benötigt werden, auch dann, wenn die Ausgänge von den UND-Gattern miteinander durch das verdrahtete ODER-Gatter verODERt werden. Zusätzlich werden beide positiven und negativen Eingänge benötigt. Dementsprechend wird die Parität gewöhnlich vorausgesagt, nachdem die Terme Ρ_{ΙΝντ 0}_-z und Pjjjy_T ^n erhalten worden sind. Dies vermindert die Anzahl der benutzten Gatter, jedoch sind zwei logische Stufen notwendig, um die Parität zu erhalten.

^b"p ⁼ V<VV^F5*^b6 ⁺ V^b5 ^{+ b}r^F6 + b₂.b₅ + F₂-F₆) + b_p.(b₁.b₂.b₅

+ F^b₂-F₆ + b₁ .F₅.b_ß + F₂.F₅.b₆) (41)

Mit dem Addierer nach Figur 9 kann die dezimale Addition in einem Maschinenzyklus ausgeführt werden, da jedoch der ψ 1 Ziffenaddierer und der # 2 Ziffernaddierer vor und nach dem binären Addierer benötigt werden, besteht die Möglichkeit, den einen MascHnenzyklus selbst zu verlängern.

Sechster Modus:

Ein Beispiel für einen dezimalen Addierer mit höherer Geschwindigkeit wird in der Druckschrift IEEE Transactions on Computer, Vol. C-20, No. 8, Aug (1971) beschrieben.Der in dieser Druckschrift

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beschriebene Addierer ist ein dezimaler Hochgeschwindi^keitsaddierer mit einer Breite von 4-Byte (8 Ziffern), wie er im IBM-System 360/Modell 195 benutzt wird, und es werden sechs logische Stufen benutzt. Der in der obigen Druckschrift beschriebene dezimale Addierer kann so betrachtet werden, als sei er aus vier 1-Byte-Partialaddierern zusammengesetzt, d.h. aus vier zweistelligen Partialaddieren. Zwei Stellen in jedem Partialaddierer sind in drei Bits höherer Ordnung und in ein Bit geringerer Ordnung unterteilt, und diese definieren einen Signal-K-Term, der "1" ist, wenn die Summe der drei Bits höherer Ordnung "10" oder mehr ist, und einen Signal-L-Term, der "1" ist, wenn die obengenannte Summe "8" oder mehr ist. Mit i « 8n (n » 0, 1, 2, 3), werden K., K. ., L. und L₁₊. durch die folgenden Gleichungen (42) bis (45) ausgedrückt:

K₁ = _ßi + P₁-P₁₊₁ + P₁₊₂ + P₁₊₁-P₁₊₂ ^Ki₊4 ^{e ß}i+4 ^{+ p}i+4*^pi₊5 ^{+ p}i+4

^{+ ß}i₊5'^pi+7

^Li - ^pi ^{+ ß}i₊l ^{+ p}i₊l'^ßi₊2
^Li₊4 ^{β p}i₊4 ^{+ ß}i₊5 ^{+ p}i₊5'^ßi₊7

Von den Termen K und L, die auf diese Weise in der Zwischenzeit erzeugt worden sind, werden ein Gruppenerzeugungsterm GG und ein Gruppenausbreitungsterm GP eines jeden Partialaddierers als eine Ganzheit erzeugt und zum Partialaddierer der höheren Ordnung zuge führt. Diese Tenne werden durch die folgenden Gleichungen beschrieben:

₇ (46)

^GPi ^{= L}r^pi₊3-^Li+4'^pi₊7 ⁽⁴⁷⁾

Der Partialaddierer, dem die Tenne GG und GP vom Partialaddierer der geringeren Ordnung zugeführt wurden, bildet einen Übertragsausgang aus dem geringstwertigen Bit einer jeden Ziffernstelle, dies ist ein Übertragseingang für jeden der drei Bits höherer Ordnung, entsprechend den empfangenen Termen GG und GP und den Termen K und L und den Termen β₁₊3·Ρχ₊3» Si+7 ¹^ Pj+7 ^des Partial

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addierers selbst. Und eine Summe wird erzeugt, basierend auf dem Ubertragssignal und den Termen K und L und den Tennen g und ρ für jedes Bit.

Bei einer solchen Struktur ist die Breite des Addierers klein, und wenn die Zahl der benutzten Partialaddierer klein ist, so ist die obengenannte Übertragsbildung einfach. Wenn jedoch viele Partialaddierer benutzt werden, so wird eine solche Übertragsbildung komplex. Nun sind die Übertragsausgänge CO, und CU₇ von den geringstwertigen Bits der Ziffernstellen an der höchstwertigen Ziffernstelle und der nächsten Ziffernstelle wie folgt:

_{3 34 3A} ♦ P₃.L₄.-P₇ (GG₈ + GP

₄.P₇ (GG₈ + GP₈.

₃
+ GP₈.GP₁₆.GG₂₄) (48)

CO₇ = g₇ + P₇ (GG₈ + GP₈-GG₁₆ + GP_Q.GG₁₆GG₂₄) (49)

Im allgemeinen ist die Hardware eines Partialaddierers als eine Logik auf einer gedruckten Schaltung, auf einer integrierten Schaltung mit hohem Integrationsgrad oder auf einer integrierten Schaltung mit superhohem Integrationsgrad ausgebildet, und es ist wünschenswert, daß alle Partialaddierer exakt die gleichen logischen und physikalischen Ausbildungen besitzen. Wenn beispielsweise eine integrierte Schaltung mit hohem Integrationsgrad die Funktion eines 1-Byte-Partialaddierers hat, kann ein 4-Byte-Addierer mit vier identischen integrierten Schaltungen mit hohem Integrationsgrad gebildet werden, und es ist nicht notwendig, vier verschiedene integrierte Schaltungen mit hohem Integrationsgrad zu entwerfen.

Wenn jedoch ein Schaltkreis zur Erzeugung der Übertragsausgänge, wie sie durch die obigen Gleichungen (48) und (49) angezeigt werden, in den hochintegrierten Schaltungen der Partialaddierer enthalten sind, werden Eingangsstifte und interne Gatter, welche praktisch nicht benutzt werden, in den hochintegrierten Schaltungen für die Bytes mit geringerer Ordnung eingeschlossen, dies ist unwirtschaftlich. Wenn die Zahl der benutzten Partialaddierer

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anwächst, werden die Zahlen der Eingangsstifte und Gatter für den Ubertragsgeneratorkreis außerordentlich hoch, und die Zahl der nicht benutzten Eingangsstifte und Gatter in den Partialaddierern der geringeren Ordnung wachsen dementsprechend an. In eier Praxis hat ein übergroßer Computer oft einen binären Addierer mit einer Breite von 8 Byte, und wenn der binäre 8-Byte-Addierer auch als ein dezimaler Addierer benutzt wird, wird der obengenannte Ubertragskreis nutzlos. Wenn außerdem die Zahl der Tenne zur Erzeugung des Übertrags anwächst, ist es im System des Addierers nach der obengenannten Druckschrift schwierig, wenn die logischen Stufen alle mit sechs Stufen gebildet werden. Im allgemeinen, wenn z.B. ein Hochgeschwindigkeitsaddierer mit 8 oder 16 Partialaddierern gebildet ist, ist im Fall einer erhöhten Zahl von Partialaddierern eine solche Ausführung, wie sie in Figur 5 gezeigt ist, unvermeidlich notwendig. Dies bedeutet, daß es nötig ist, daß der Addierer aus Partialaddierern zusammengesetzt ist, die jeweils einen Kreis zur Erzeugung der Terme GG und GP für den Eingang, der dem Partialaddierer zugewiesen ist, und einen Übertragsvorausschaukreis besitzen, der die Terme GG und GP von allen Partialaddierern empfängt, um einen Übertragseingang für jeden von ihnen zu erzeugen. Mit dieser Methode kann ein kombinierter binärer und dezimaler Addierer hoher Geschwindigkeit mit sechs logischen Stufen ausgebildet werden, auch in dem Fall, daß 16 Partialaddierer benutzt werden. Es ist möglich, eine Hardwareausbildung zu benutzen, wie sie in Figur 5 für das System gezeigt ist, welches entsprechend der obigen Druckschrift sechs logische Stufen besitzt, d.h. drei logische Stufen zur Erzeugung der Terme GG und GP von den Eingangsdaten in jedem Partialaddierer, zwei logische Stufen zur Bildung der Übertragseingänge für die 16 Partialaddierer im Übertragsvorausschaukreis und eine logische Stufe für jeden Partialaddierer, um den Übertragseingang vom Übertragsvorausschaukreis zu erhalten, um das Ergebnis der gesamten Addition auszugeben. Für eine Hochgeschwindigkeitsoperation ist es jedoch notwendig, daß jeder Partialaddierer vom Übertragsvorausschaukreis das Übertragseingangssignal des geringstwertigen Bits des Partialaddierers und das Übertragsausgangssignal vom geringstwertigen Bit einer jeden Ziffernstelle, die im Partialaddierer eingeschlossen ist, empfängt. Daher wird der Übertrags-

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vorausschaukreis benötigt, um die Tenne g und ρ des geringstwertigen Bits einer jeden ZiIfernste!le als auch die Terme GG und GP von den Partialaddierern zu empfangen. Dies vergrößert die Zahl der Leitungen für die Signalübertragung und die Aufnahme zwischen den Partialaddierern und dem Ubertragsvorausschaukreis und führt zu einer Komplexität in der den Übertrag bildenden Logik im Übertragsvorausschaukreis. Wenn die Zahl der benutzten Partialaddierer ü oder mehr ist, ist es schwierig, eine Logik mit zwei logischen Stufen zu nehmen.

Diese Erfindung beruht auf den obigen Moden und benutzt die in Figur 5 gezeigte Struktur, und der Partialaddierer der Figur 5 ist wie nachfolgend beschrieben konstruiert.

Figur 11 zeigt die Gesnmtstruktur einer Ausführungsform des Partialaddierers für diese Erfindung. In Figur 11 bezeichnet das Bezugszeichen 1 einen Halbaddierertei1. 2 bezeichnet ein Ubertragsvorausschau-Eingangssignal-Generatorkreistei1. 2-0 bezeichnet ein Binärmodus-Übertragsvorauscchau-Eingangssignal-Generatorkreisteil. 2-1 bezeichnet ein Dezimalmodus-Übertragsvorausschau-Eingangssignal-Generatorkreisteil. 3 bezeichnet einen Zwischenaddiererteil. 4 zeigt einen Volladdiererteil. Die Bezugszeichen A-, A. ·, B., B. ,... beziehen sicli auf Bits eines ersten und eines zweiten Summanden, die in den Partia laddierer eingegeben werden, diese Bits entsprechen den obengenannten a- und b.. BGG. und BGP. bezeichnen die Bits, die im oben erwähnten Binärmodus der Operation GG. bzw. GP. entsprechen. DGG. und DGP. bezeichnen die Bits, die im oben erwähnten Dezimalmodus GG. und GP. entsprechen, lii- entspricht der Zwischensumme, die von einem logischen Sclial tkreis, der in Figur IA abgebildet ist, ausgegeben wird. SUM. bezeichnet das endgültige Ergebnis der Addition. CIN. bezeichnet einen Ubertragseingang.

In Figur 11 werden der Biterzeugungsterm g und der Bitausbroitungcterm k baiutzt. (In diesem Fall wird zur Vereinfachung der Schaltkreisstruktur der Term P teilweise benutzt). Es ist überflüssig zu sagen, daß die Terme g und ρ hauptsächlich benutzt, werden kennen.

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Der Halbaddiererteil 1 erzeugt die Tenne g und k entsprechend den Gleichungen (l) und (2). Der Binärmodus-Übertragsvorausschau-Eingangssignal-Generatorkreisteil 2-0 bildet die Terme GG und GP im Binärmodus (d.h. die Terme BGG und BGP), entsprechend den Gleichungen (4·) und (6). Der Dezimalmodus-Übertragsvorausschau-Eingangssignal-Generatorkreisteil 2-1 erzeugt die Terme GG und GP im Dezimalmodus (d.h. die Terme DGG und DGP), entsprechend den Gleichungen (12') und (14·). Wenn nur eine Ziffernstelle, d.h. nur eine binär codierte Dezimalzahl, in den in Figur 11 gezeigten Partialaddierer eingegeben wird, geben die obengenannten Schaltkreisteile 2-0 und 2-1 ihre erzeugten Terme GG und GP an einen Ubertragsvorausschaukreis (CLA). Wenn viele Ziffernstellen in den Partialaddierer eingegeben werden, werden ausgedehite Gruppenerzeugungs- und Ausbreitungsterme XG und XP, die die Eingangsziffern überdecken, erzeugt und dem Übertragsvorausschaukreis zugeführt. Die Terme XG und XP sind wie folgt gegeben:

XG₁ » GG₁ + GP₁₁GG₁₊₄ + GP₁-GP₁₊₄ GG₁₊₈ + (50)

XP. * GP..GP_1+A.GP₁₊₈ (51)

Der obengenannte Zwischenaddiererteil 3 führt die folgende Verarbeitung aus. Dies bedeutet, daß dem Zwischenaddiererteil 3 zumindest die obengenannt en Terme g und k und der Term GG zugeführt werden, um einen Zwischensummen-Erzeugungsprozeß eines Partialaddierers zu bewirken. Damit wird eine Addition der Eingangsdaten zu einem Partialaddierer erreicht, unabhängig von einem Ubertragseingang vom Partialaddierer der geringeren Ordnung, abhängig davon, ob der Operationsmodus der dezimale Additionsmodus ist oder nicht. Mit anderen Worten, beim Binärmodus gibt der Zwischenaddiererteil

3 eine Sumne einer binären Addition eines Satzes von Eingangsdaten aus, die ihm zugeführt wurden, und im Dezimalmodus gibt er die Summe aus, so daß "6(0110)ⁿ nur zu den Ziffernstellen weiteraddiert wird, in denen der Term GG "1" ist. Der Volladdiererteil

4 erzeugt einen vollen Additionsausgang, nachdem die Zwischensumme vom obengenannten Zwischenaddiererteil 3 mit einem Übertragseingang korrigiert wurde, der der geringstwertigen Bitposition des Partialaddierers vom Übertragsvorausschaukreis zugeführt wurde. Dies be-

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deutet, eine endgültige Summe wird vom Volladdiererteil k ausgegeben. Obwohl dies in Figur 11 nicht dargestellt ist, ist die Gesamtstruktur des erfindungsgemäßen Addiererkreises genau so, wie die in Figur 5 abgebildete Struktur. Jeder dem Ubertragsvorausschaukreis (CLA) zugeführte Term, nicht dargestellt, wird gemeinsam für die Binärmoden und Dezimalmoden benutzt, und die Hard ware des Übertragsvorausschaukreises (siehe Figur 16) wird gemeinsam für die Binärmoden und Dezimalmoden benutzt.

Die Figuren 12 bis 15 zeigen Beispiele von Schaltkreisen der jeweiligen Blöcke in Figur 11. Figur 16 zeigt ein Beis piel des übertrasvorausschaukreises für eine Verwmdung mit einem binären und dezimalen Hochgeschwindigkeitsaddierer mit 4 Bytes (8 Stellen), der acht Partialaddierer benutzt. Auch wenn die Breite des Addierers 8 Byte (16-stellig) ist, kann die Logik des Ubertrngsvorausschau- kreises mit zwei logischen Stufen ausgebildet werdai. Dies ist leicht aus Figur 16 ersichtlich.

Anhand der Figuren 11 bis 16 wird nun die Zahl der logischen Stufen des Addierers dieser Erfindung diskutiert. Der Partialaddierer hat drei logische Stufen zur Erzeugung der Terme GG und GP, wie ais den Figuren 12 und 13 ersichtlich ist. Wie aus Figur 16 hervorgeht, besitzt der Übertragsvorausschaukreis zwei logische Stufen zur Erzeugung des Ubertragseingangs für jeden Partialaddierer aus den Termen GG und GP. Damit werden fünf logische Stufen benötigt. Im Volladdiererteil, wie er in Figur 15 gezeigt ist, werden zwei logische Stufen vom Übertragseingang bis zum Summenausgang benutzt. Dementsprechend werden insgesamt sieben logische Stufen benötigt. (Tatsächlich ist es notwendig, die Operatoren, wie UND, ODKR und EOR, siebenmal zu benutzen.) Jede Kombination eines UND-Gatters und eines EOR-Gatters, wie durch gebrochene Linien in Figur 15 angezeigt ist, kann als ein logisches Element ausgebildet werden, und zwar in Serien-Gate-und-Kollektor-Punkttechnik, wobei ein emittergekoppeltes logisches Element (als ECL oder CML bezeichnet) in exakt der gleichen Weise wie ein elementares EOR-Gatter benutzt wird. Dementsprechend erfordert die obengenannte Kombination des UND-Gatters und des EOR-Gatters eine Verzögerungszeit von nur

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einer Stuie des EOR-Gatters. Figur 17 zeigt Beispiele eines emittergekoppelten Schaltkreises und logische Symbole zur Erzeugung des Paares aus UND-Gatter und EOR-Gatter in der Form eines logischen Elementes. Die Beziehungen zwischen den Eingängen X, Y, Z und den Ausgängen H, H sind wie folgt:

H = (J-Y) (+) Z = Χ*·Υ·Ζ* + (X + Υ)·Ζ

η = χ·Ύ® ζ

Entsprechend den obigen Ausführungen benötigt der erfindungsgemäße Addierer höchstens sieben logische Stufen, jedoch ist er dafür geeignet, eine endgültige Summe mit einer Geschwindigkeit zu erzeugen, die sechs logischen Stufen entspricht.

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Claims

PATENTANWÄLTE

DR. CLAUS REINLANDER DIPL.-ING. KLAUS BERNHARDT

Orthstroße 12 ■ D-8O00 München 60 · Telefon 832024/5

Telex 5212744 · Telegramme Interpatent

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Binärer und dezimaler Hochgeschwindigkeitsaddierer

Anm.: Fujitsu Limited, Kawasaki, Japan

Prio.: 30.Dez.76 - Japan - Akt.Z.: 159210/1976

Patentanspruch

Binärer und dezimaler Hochgeschwindigkeitsaddierer, gekennzeichnet durch mehrere Partialaddierer und einen Übertragvorausschaukreis,

wobei die Partialaddierer jeweils einen ersten Summanden und einen zweiten Summanden mit einer vorgegebenen Biteinheit und einen Übertrag erhalten,

wobei eier Ubertragvorausschaukreis zumindest ein Gruppenerzeugungssi/:nal und ein Gruppenausbreitungssignal vom jedem der Partialaddierer erhält,

wobei jeder Partialaddierer zumindest einen Halbaddiererteil, einen Binärmodus-übertragvorausschau-Eingangssignal-Generatorkreisteil, einen Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil, einen Zwischenaddiererteil und einen Volladdiererteil besitzt,
wobei der Halbaddiererteil ein Biterzeugungssignal und ein Bit-

809828/0643 orkhnm. inspects)

ausbreitungssignal erzeugt, basierend auf jedem Bit des ersten und des zweiten Summanden, die dem Halbaddiererteil eingegeben werden,

wobei der Binärmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil das Biterzeugungssignal und das Bitausbreitungssignal benutzt, um ein Binärmodus-Gruppenerzeugungssignal und ein Binärmodus-Gruppenausbreitungssignal während eines Binärmodus einer Operation zu erzeugen,

wobei der Dezimalmodus-Übertragvorausschau-Eingangssignal-Generatorkreisteil das Biterzeugungssignal und das Bitausbreitungssignal benutzt, um ein Dezimalmodus-Gruppenerzeugungssignal und ein Dezimalmodus-Gruppenausbreitungssignal während eines Dezimalmodus einer Opteration zu erzeugen,

wobei Zwischenaddiererteile zumindest das Biterzeugungssignal, das Bitausbreitungssignal und das Dezimalmodus-Gruppenerzeugungssignal benutzen, um eine binäre oder dezimale Addition von Eingangsdaten für die Partialaddierer zu erreichen, unabhängig von den zugehörigen Übertrageingängen, wobei eine Zwischensumme der Eingangsdaten erzeugt wird,

wobei der Volladdiererteil die Zwischensumme mit einem übertrageingang korrigiert, der vom Übertragvorausschaukreis an die geringstwertige Bitpositon eines jeden Partialaddierers gegeben wird, entsprechend dem Übertrageingang und der Zwischensumme, und wobei jeder Partialaddierer als Gruppenerzeugungssignal ein Signal der logischen Summe des Binärmodus-Gruppenerzeugungssignals und des Dezimalmodus-Gruppenerzeugungssignals an den Übertragvorausschaukreis gibt, und wobei jeder Partialaddierer als Gruppenausbreitungssignal ein Signal der logischen Summe des Binärmodus-Gruppenausbreitungssignals und des Dezimalmodus-Gruppenausbreitungssignals an den Übertragvorausschaukreis gibt.

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