DE2755714B2 - Logische Schaltung - Google Patents
Logische SchaltungInfo
- Publication number
- DE2755714B2 DE2755714B2 DE2755714A DE2755714A DE2755714B2 DE 2755714 B2 DE2755714 B2 DE 2755714B2 DE 2755714 A DE2755714 A DE 2755714A DE 2755714 A DE2755714 A DE 2755714A DE 2755714 B2 DE2755714 B2 DE 2755714B2
- Authority
- DE
- Germany
- Prior art keywords
- nand
- gate
- input
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
Die Erfindung betrifft eine logische Schaltung, bestehend aus einem ersten und einem zweiten über
Kreuz gekoppelten NAND/NOR-Glied und aus einem dritten und einem vierten über Kreuz gekoppelten
NAND/NOR-Glied, wobei ein Ausgang des ersten NAND/NOR-Gliedes mit einem Eingang des dritten
NAND/NOR-Gliedes gekoppelt ist, ein erstes Taktsignal den jeweiligen Eingängen des ersten und des
zweiten NAND/NOR-Gl'edes zugeführt ist, weiter ein logisches Eingangssignal einem Eingang des ersten
NAND/NOR-Gliedes zugeführt ist und ein zweites Taktsignal, dessen Phase im wesentlichen der Phase des
ersten Taktsignals entgegengesetzt verläuft, einem Eingang des vierten NAND/NOR-Gliedes zugeführt ist.
Eine derartige logische Schaltung ist bereits aus der DE-OS 24 42 773 bekannt. Die bekannte logische
Schaltung ist eine integrierte Master-Slave-Flipflopschaltung
in I2L-Auslegung mit Mehrfachkollektortransistoren, welche galvanisch verbunden sind. Bei dieser
bekannten Schaltung sind zwei Taktsignale mit unterschiedlicher Phase erforderlich, die zeitlich so
aufeinander abgestimmt sein müssen, daß die Summe s aus Abfallzeit, Anstiegszeit und Abstand jedes Impulses
des ersten Taktsignals vom folgenden Impuls des zweiten Taktsignals kleiner ist als die Speicherzeit des
jeweils in Sättigung befindlichen Transistors jedes Master- bzw. Slave-Teiles.
ίο Aus der DE-AS 23 09 080 ist eine Binär-Untersetzerstufe
bekannt, die auf Eingangstaktimpulse anspricht und Ausgangstaktimpulssignale mit der halben Frequenz
der Eingangstaktimpulssignale erzeugt. Diese bekannte Binär-Untersetzerstufe weist Isolierschicht-Feldeffekttransistoren
mit drei Inverterstufen auf, von denen jede ein Paar invertierende Transistoren unterschiedlichen Kanaltyps enthält, deren Steueranschlüsse
mit dem Eingang verbunden sind und deren Source-Drain-Strecken in Reihe zwischen erste und
zweite Energieversorgungsklemmen geschaltet sind, wobei ein Punkt des Schaltkreises zwischen in Reihe
geschalteten Source-Drain-Strecken der invertierenden Transistoren mit dem Ausgang verbunden ist und wobei
der Ausgang der ersten Inverterstufe mit dem Eingang der zweiten Inverterstufe, der Ausgang der zweiten
Inverterstufe mit dem Eingang der dritten Inverterstufe und der Ausgang der dritten Inverterstufe mit dem
Eingang der ersten Inverterstufe verbunden ist. Bei dieser bekannten Binär-Untersetzerstufe soll die Aufga-
iii be gelöst werden, das Integrationsmuster bei der
Ausbildung einer derartigen Binärzählstufe einfacher zu gestalten. Diese bekannte Binär-Untersetzerstufe enthält
keine über Kreuz gekoppelte NAND/NOR-Glieder.
ir> Aus den US-PS 38 95 240 und 39 76 949 sind
Flip-Flop-Schaltungen unter Verwendung von NAND-Gliedern oder NOR-Gliedern bekannt, die jedoch nicht
mit Hilfe einfacher Schaltungsverbindung als Frequenzteilerschaltung arbeiten können.
ίο Aus der Zeitschrift »Elektronik« Arbeitsblatt Nr. 47,
1970, ist eine Flip-Flop-Schaltung aus NAND-Gliedern bekannt, wobei jedoch das erste und das zweite
NAND-Glied nicht über Kreuz gekoppelt sind. Diese bekannte Flip-Flop-Schaltung erhält auch kein Taktsi-
■<5 gnal für ein drittes und ein viertes N AN D-Glied.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, die logische Schaltung der eingangs definierten
Art derart zu verbessern, daß sie eine verringerte Anzahl von Leitungsverbindungen aufweist und dadurch
sehr viel günstiger in integrierter Schaltungstechnik ausgeführt werden kann.
Ausgehend von der logischen Schaltung der eingangs definierten Art wird diese Aufgabe erfindungsgemäß
dadurch gelöst, daß das zweite NAND/NOR-Glied
derart ausgebildet ist, daß eine Änderung des Ausgangssignals
gegenüber einer Änderung des Eingangssignals verzögert wird.
Die logische Schaltung nach der vorliegenden Erfindung ist also derart ausgebildet, daß eine
Veränderung eines Ausgangssignals des zweiten NAND/NOR-Gliedes zu einem späteren Zeitpunkt
erscheint als eine Änderung des Ausgangssignals des ersten NAND/NOR-Gliedes. Aus diesem Grunde ist
auch bei der logischen Schaltung nach der Erfindung nur ein Eingangssignal ausreichend, wozu die Zahl der
Eingangsanschlüsse im Vergleich zu den bekannten Schaltungen reduziert werden kann.
Auch können sich bei der logischen Schaltung nach
der vorliegenden Erfindung die Taktsignale gegenseitig Oberlappen. Dies bedeutet wiederum, daß die Taktsignale
auf sehr einfache Weise gewonnen werden können.
Im einzelnen kann die Erfindung noch dadurch eine vorteilhafte Weiterbildung erfahren, da3 das dritte ο
NAN D/NOR-Glied derart ausgebildet ist, daß eine Änderung des Ausgangssignals dieses Gliedes aufgrund
einer Änderung des Eingangssignals verzögert ist und daß der Ausgang des ersten NAND/NOR-GIiedes mit
einem Eingang des vierten NAND/NOR-Gli des gekoppelt κλ.
Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den
Patentansprüchen 3 bis 5.
Im folgenden sind bevorzugte Ausführungsformen is
der Erfindung anhand der Zeichnung näher erläutert. Es zeigt
F i g. 1 ein Schaltbild einer Ausführungsform einer logischen Schaltung mit Merkmalen nach der Erfindung
in Form eines Binärzählers,
F i g. 2 eine graphische Darstellung beispielhafter Welienformen von Zeitsteuer- bzw. Taktimpulsen zur
Verwendung bei der erfindungsgemäßen logischen Schaltung,
F i g. 3 eine Reihe von Zeitsteuer- bzw. Taktdiagrammen zur Erläuterung der Arbeitsweise der logischen
Schaltung nach F i g. 1,
Fig.4 ein Äquivalentschaltbild für eine F<
rm von I2L-Torschaltungen,
F i g. 5 ein die Torschaltung nach F i g. 4 wiedergegebenes logisches Symbol,
F i g. 6 die logische Schaltung nach F i g. 1, dargestellt
unter Verwendung des logischen Symbols von F i g. 5,
F i g. 7 ein Schaltbild einer anderen Ausführungsform der logischen Schaltung gemäß der Erfindung, i>
F i g. 8 eine Reihe von Zeitsteuer- bzw. Taktdiagrammen zur Erläuterung der Arbeitsweise der logischen
Schaltung nach F i g. 6,
F i g. 9 ein Schaltbild der Ausführungsform nach F i g. 7 unter Verwendung des logischen Symbols für
12 L-Torschaltungen,
Fig. 10 ein Schaltbild einer weiteren Ausführungsform der Erfindung,
Fig. 11 eine Reihe von Takt- bzw. Zeitsteuerdiagrammen zur Erläuterung der Arbeitsweise der v,
logischen Schaltung nach Fig. 10,
Fig. 12 ein Schaltbild der Schaltung nach Fig. 10 unter Verwendung des logischen Symbols von F i g. 5,
Fig. 13 ein Schaltbild eines unter Verwendung der
logischen Schaltungen nach Fig. 12 aufgebauten Binär- w
Zählers,
Fig. 14 ein Schaltbild noch einer weiteren Ausführungsform der logischen Schaltung gemäß der Erfindung,
Fig. 15 eine Reihe von Takt- bzw. Zeiuteuerdiagrammen
zur Erläuterung der Arbeitsweise der Schaltung nach F i g. 14,
Fig. 16 eine Darstellung der Schaltung nach Fig. 14
unter Verwendung des logischen Symbol* für I2L-Torschaltungen
und Fig. 17 eine Abwandlung der Schaltung nach Fig. 16.
F i g. 1 veranschaulicht eine Ausführungsform einer logischen Schaltung gemäß der Erfindung, die grundsätzlich
aus vier NAND- oder NOR-Gliedern besteht. Bekanntlich entspricht das NAND-Glied im positiven μ
logischen System dem NOR-Glied im negativen logischen System. Gemäß Fig. 1 sind vier NAND-Glieder
Ci 1 — Gm vorgesehen, doch können stattdessen auch
vier NOR-Glieder verwendet werden.
Gemäß Fig. 1 ist der Ausgang des ersten NAND-Glieds
Gh mit einem Eingang des zweiten NAND-Glieds Cn verbunden, dessen Ausgang wiederum an
einen Eingang des ersten NAND-Glieds Gn angeschlossen ist Auf diese Weise sind diese beiden NAND-Glieder
kreuzgekoppelt Ebenso sind auch das dritte und das vierte NAND-Glied Gn bzw. Gw kreuzgekoppelt. Ein
erster Zeitsteuer- bzw. Taktimpuls CP wird an einen Eingang sowohl des ersten als auch des zweiten
NAND-Glieds_Gii bzw. Gn angelegt Ein zweiter
Taktimpuls CP, der eine Umkehrung des ersten Taktimpulses CP darstellt, wird einem Eingang des
vierten NAND-Glieds Gm aufgeprägt Das Ausgangssignal
des ersten NAND-Glieds Gw wird an die Eingänge von drittem und viertem NAND-Glied Gu bzw. Gh
angelegt. Bei Ai und Dn sind Verzögerungselemente
vorgesehen, von denen das Verzögerungselement Du die Zeitspanne des zweiten NAND-Glieds Gu von der
Eingangszustandsänderung zur Ausgangszustandsänderung
im Vergleich zu derjenigen des ersten NAND-Glieds G11 verlängert Auf ähnliche Weise verlängert
das Verzögerungselement Dn die Zeitspanne des
dritten NAND-Glieds Gn gegenüber derjenigen des vierten NAND-Glieds Gu. Der Ausgang Q des vierten
NAND-Glieds Gu ist mit dem logischen Eingang des
ersten NAND-Glieds Gu verbunden, so daß die Schaltung gemäß F i g. 1 als Grundfrequenz-Teiierschaltung,
d.jr als Binärzähler arbeitet und Ausgangssignale Q und Q mit einer Frequenz entsprechend der Hälfte
der Frequenz der Taktimpulse CPund CPliefert.
Es ist ermöglicht, daß die Verzögerungselemente Dn
und Di 2 die Zeitverzögerung nur dann gewährleisten,
wenn sich die Torausgangssignale von einem hohen auf einen niedrigen Pegel ändern. Für das NOR-Glied ist die
Zeitverzögerung notwendig, wenn seine Ausgangssignale von einem niedrigen auf einen hohen Pegel
übergeht.
Zur Gewährleistung eines stabilen Betriebs der so aufgebauten Frequenzteilerschaltung ist es notwendig,
daß die Taktimpulse CPund CPgemäß F i g. 2 in keinem
Intervall gleichzeitig auf niedrigem Pegel liegen.
Eine Reihe von Takt- bzw. Zeitsteuerdiagrammen zur Veranschaulichung der Arbeitsweise der Schaltung
nach F i g. 1 ist in F i g. 3 dargestellt. Hierbei besitz· der Taktimpuls CP Perioden I und III hohen Pegels
entsprechend dem Doppelten der Perioden II und IV niedrigen Pegels. Das Ausgangssignal Q des Binärzählers
besitzt ebenso wie der Taktimpuls CP, Perioden hohen Pegels entsprechend dem Doppelten der
Perioden niedrigen Pegels. Diese Beziehung gilt auch für die Ausgangssignale der jeweiligen Zählerstufen in
einem Welligkeitszähler, bei dem eine Anzahl von Binärzählern in Kaskade geschaltet sind und die
Ausgangssignale einer Zählerstufe als Taktimpulse der unmittelbar nachgeschalteten Binärzählerstufe eingegeben
werden. Diese Beziehung ist von besonderer Wichtigkeit speziell beim Welligkeitszähler, bei dem die
den verschiedenen Stufen zugeführten Ströme umgekehrt proportional zur Betriebsfrequenz bei Betrieb mit
niedriger Leistung abnehmen. Wenn bei der integrierten Injektions-Logiktorschaltung der Speisestrom abnimmt,
verlängert sich die Ausbreitungsverzögerungszeit. Bei der logischen Schaltung gemäß F i g. 1 müssen die
verzögerten NAND-Glieder G12 und Gi3 sowie das
NAND-Glied Gm ihre Ausgangssignaländerungen innerhalb der Periode III hohen Pegels (Fig. 3)
abschließen. Wenn das Intervall III länger ist als das
Intervall IV niedrigen Pegels, wird im Vergleich zu dem Fall, daß das Intervall III hohen Pegels dem Intervall IV
niedrigen Pegels gleich ist, ein Torschaltungsbetrieb bei längerer Ausbreitungsverzögerungs/eit ermöglicht. Aus
diesem Grunde eignet sich der Binärzähler nach F i g. 1 für Betrieb bei niedriger Leistung.
Die erfindungsgemäße logische Schaltung kann vorzugsweise unter Verwendung der erst in jüngster
Zeit entwickelten integrierten Injektions-Logik(PL)-Torschaltungen
aufgebaut werden. Wie im Äquivalentschaltbild von F i g. 4 gezeigt, verwendet eine solche
Schaltung einen Mehrkollektor-npn-Transistor 7"; und
einen Injektions-pnp-Transistor 7"2, bei dem Basis und
Kollektor mit Emitter bzw. Basis des Transistors T1
verbunden sind. Der Umsetzer-Transistor 71 besitzt dabei einen vertikalen Aufbau, während der Injektions-Transistor
7} einen Queraufbau besitzt. Logische Eingänge IN\ — INs sind an die Basis des Transistors Ti
angeschlossen. Die verschiedenen Kollektoren liefern Ausgangssignale OUT\ — OUTi. Die I2L-Torschaltung
nach F i g. 4 ist im folgenden mit dem Symbol gemäß F i g. 5 bezeichnet.
Die logische Schaltung nach Fig. 1 kann unter Verwendung des I2L-Torschaltungssymbols auf die in
F i g. 6 gezeigte Weise umgezeichnet werden. Dabei entsprechen PL-NAND-Glieder (J7x-Gu den NAND-Gliedern
Gi2 — Gm- In Fig.6 sind die den Verzögerungselementen
Dw und D|2 entsprechenden Verzögerungselemente
weggelassen. Der Grund hierfür ist folgender: Das I2L-Gateelement kennzeichnet sich
dadurch, daß mit größer werdendem Injektionsstrom die Ausbreitungsverzögerungszeit kürzer wird. Wenn
daher der Injektionsstrom jedes NAND-Glieds C21 und
C?i doppelt so groß ist wie der Strom der NAND-Glieder
C22 und C23, beträgt die Zeitspanne, während
welcher die NAND-Glieder G21 und Gu ihre Eingangspotentiale von einem niedrigen auf einen hohen Pegel
ändern können, etwa die Hälfte der entsprechenden Zeitspanne der beiden anderen NAND-Glieder G22 und
<J2). Mit anderen Worten: die Ausgangsänderung der
NAND-Glieder G22 und G23 werden, wie bei Verwendung
der Verzögerungselemente, stärker verzögert als diejenigen der NAND-Glieder G21 bzw. Gn. Dies
bedeutet, daß bei Einstellung eines passenden Unterschieds in den Injektorströmen zwischen den NAND-Gliedern
ein stabiler Frequenzteilerbetrieb ohne Verzögerungselemente gewährleistet wird.
Bei der logischen Schaltung nach Fig. 1 ist der Ausgang des NAND-Gliedes Gm zur Bildung der
Binärzähleranordnung an den Eingang des ersten NAND-Glieds Gn rückgekoppelt Wahlweise kann
gemäß Fig. 7 ein getrennter logischer Eingang D anstelle des Ausgangs des NAND-Glieds Gm verwendet
werden. Eine logische Schaltung der Art gemäß F i g. 7 erfüllt eine logische Funktion ähnlich einem D-Typ-Flip-Flop,
wie dies aus dem Takt- bzw. Zeitsteuerdiagramm von F i g. 8 ersichtlich ist. Die logische Schaltung nach
F i g. 7 besitzt bei Verwendung der I2L-Torschaltungen den Aufbau gemäß F i g. 9, in welcher Torschaltung Go^
und G02 zur Übertragung von Taktimpulsen CP und CP
dienen. Gemäß F i g. 8 sind die Ausgänge Q und Q' bei den Schaltungen von F i g. 7 und F i g. 9 nicht komplementär.
Fig. 10 zeigt eine andere Ausführungsform der
Erfindung, bei welcher der Taktimpuls CPsowohl an das
dritte NAND-Glied Gn als auch an das vierte
NAND-Glied Gm angelegt und das Ausgangssignal des zweiten NAND-Glieds G12 dem vierten NAND-Glied
Gm aufgeprägt wird. Weiterhin ist das Verzögerungselement
für das dritte NAND-Glied G13 weggelassen. Diese Ausführungsform führt die logische Operation
gemäß F i g. 11 durch.
Das Ausführungsbeispiel von Fig. 10 kann unter Verwendung von PL-NAND-Gliedern zur Schaltung
nach Fig. 12 umgezeichnet werden. Bei Verwendung der PL-Glieder können die Injektionsströme von
drittem und viertem NAND-Glied G23 bzw. G24 gleich
groß sein. Wie bei der vorher beschriebenen Ausführungsform wird der Injektionsstrom des zweiten
NAND-Glieds G22 kleiner gewählt als derjenige des ersten NAND-Glieds G2).
Die Ausführungsform nach Fig. 12 vermag als Binärzähler zu arbeiten, indem ein Ausgang des vierten
NAND-Glieds G24 mit dem logischen Eingang des
ersten NAND-Glieds G21 verbunden wird. Zusätzlich erlauben Verbindungen zwischen den Ausgängen von
erstem und viertem NAND-Glied G21 bzw. G24 sowie
von zweitem und drittem NAND-Glied G22 und G23 gemäß Fig. 13 die Erzeugung von komplementären
Ausgangssignalen Quna Q.
Bei der Ausführungsform gemäß F i g. 10 und 12 kann
die Verbindungsleitung zwischen den NAND-Gliedern Gh und Gi 3 oder zwischen den NAND-Gliedern G21 und
G23 weggelassen werden, wenn ein Verzögerungselement
für das dritte NAND-Glied Gu vorgesehen oder der Injektionsstrom des NAND-Glieds G23 keiner
eingestellt wird als derjenige des NAND-Glieds G24. Wahlweise kann auch die Verbindungsleitung zwischen
den NAND-Gliedern G12 und Gm oder G22 und G24
weggelassen werden, wenn ein Verzögerungselement für das NAND-Glied Gm vorgesehen oder der
Injektionsstrom zum NAND-Glied G24 kleiner gewählt
wird als derjenige des NAND-Glieds G23.
Die weiter abgewandelte Ausführungsform gemäß Fig. 14 entspricht der Ausführungsform nach Fig. 7,
bei welcher das Verzögerungselement Di2 und die
Verbindungsleitung zwischen erstem und viertem NAND-Glied Gn bzw. G)4 weggelassen sind. Die
Arbeitsweise dieser Ausführungsform entspricht Fig. 15. Das Schaltbild unter Verwendung von PL-Gliedern
G2I-G24 ist in Fig. 16 veranschaulicht. Durch
Verbindung des einen Ausgangs des ersten Glieds G12 mit dem einen Ausgang des vierten Glieds G24 auf die in
F i g. 17 gezeigten Weise kann diese Ausführungsform
komplementäre Ausgangssignale Qund Q liefern. Wenn
zudem der Ausgang Q'des vierten NAND-Glieds G24,
wie in Fig. 17 durch die gestrichelte Linie angedeutet,
mit dem logischen Eingang des ersten NAND-Glieds G2i verbunden wird, arbeitet die Schaltung als
Binärzähler. Wie im Fall von Fig. 1 kann die Ausführungsform nach Fig. 16 bei Anordnung der
Verknüpfungsschaltung mit kreuzgekoppelten NAND-Gliedern mit den Ausgängen Q und Q' komplementäre
Ausgangssignale liefern.
Verschiedene Arten von Synchronzählern können unter Verwendung der vorstehend beschriebenen
logischen Schaltungen in der Weise ausgebildet werden, daß z. B. logische Schaltungen in Kaskadenschaltung
mit entsprechender Rückkopplung des Ausgangs der nachgeschalteten Stufe(n) an den logischen Eingang der
ersten Stufe geschaltet werden.
Die vorstehend beschriebenen Ausführungsformen können weiterhin mit Rückstell- und/oder Setzeinrichtungen
zur Änderung ihres Ausgangszustands versehen werden.
Hierzu 6 Blatt Zeichnungen
Claims (5)
1. Logische Schaltung, bestehend aus einem ersten und einem zweiten über Kreuz gekoppelten
NAND/NOR-Glied und aus einem dritten und einem vierten über Kreuz gekoppelten NAND/
NOR-Glied, wobei ein Ausgang des ersten NAND/ NOR-Giedes mit einem Eingang des dritten
NAN D/NOR-Gliedes gekoppelt ist, ein erstes Taktsignal den jeweiligen Eingängen des ersten und
des zweiten NAND/NOR-Gliedes zugeführt ist, weiter ein logisches Eingangssignal eintm Eingang
des ersten NAND/NOR-Gliedes zugeführt ist und ein zweites Taktsignal, dessen Phase im wesentlichen
der Phase des ersten Taktsignals entgegengesetzt verläuft, einem Eingang des vierten NAND/
NOR-Gliedes zugeführt ist, dndurch gekennzeichnet, daß das zweite NAND/NOR-Glied
(G12; G22) derart ausgebildet ist, daß eine Änderung des Ausgangssignals gegenüber einer Änderung des
Eingangssignals verzögert wird.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das dritte NAND/NOR-Glied (G13;
Gn) derart ausgebildet ist, daß eine Änderung des Ausgangssignals dieses Gliedes aufgrund einer
Änderung des Eingangssignals verzögert ist, und daß der Ausgnag des ersten NAND/NOR-Gliedes (Gn;
Gn) mit einem Eingang des vierten NAND/NOR-Gliedes
(Gu; G24) gekoppelt ist
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang des zweiten NAND/
NOR-Gliedes (G12; G22) mit einem Eingang des vierten NAND/NOR-Gliedes (G14; G24) gekoppelt
ist und daß das zweite Taktsignal (CP) einem Eingang des dritten NAND/NOR-Gliedes (Gn; Gn;
Fig. 12) zugeführt ist.
4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein Ausgang des vierten NAND/NOR-Gliedes
(Gi4; G24) mit dem ersten NAND/NOR-Glied
(Gn; G21) gekoppelt ist, um diesem letzteren Glied das logische Eingangssignal (Ztyzuzuführen.
5. Schaltung nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet,
daß jedes der NAND/NOR-Glieder aus einem integrierten Injektionslogikglied besteht.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51150199A JPS5829656B2 (ja) | 1976-12-14 | 1976-12-14 | 論理回路 |
| JP51150203A JPS5811135B2 (ja) | 1976-12-14 | 1976-12-14 | 分周回路 |
| JP52006840A JPS5915529B2 (ja) | 1977-01-26 | 1977-01-26 | 論理回路 |
| JP683877A JPS5392653A (en) | 1977-01-26 | 1977-01-26 | Logic circuit |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2755714A1 DE2755714A1 (de) | 1978-06-15 |
| DE2755714B2 true DE2755714B2 (de) | 1981-07-09 |
| DE2755714C3 DE2755714C3 (de) | 1983-02-03 |
Family
ID=27454584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2755714A Expired DE2755714C3 (de) | 1976-12-14 | 1977-12-14 | Logische Schaltung |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4160173A (de) |
| DE (1) | DE2755714C3 (de) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2404962A1 (fr) * | 1977-09-28 | 1979-04-27 | Ibm France | Dispositif semi-conducteur du genre cellule bistable en technologie a injection de courant, commandee par l'injecteur |
| GB2040625A (en) * | 1979-01-23 | 1980-08-28 | Nat Res Dev | Serial data logic circuit |
| BR8008718A (pt) * | 1979-07-19 | 1981-06-09 | Motorola Inc | Circuito bi-estavel e registro de deslocamento que usa circuito logico de injecao integrado |
| US4334157A (en) * | 1980-02-22 | 1982-06-08 | Fairchild Camera And Instrument Corp. | Data latch with enable signal gating |
| US4441198A (en) * | 1980-06-26 | 1984-04-03 | Matsushita Electric Industrial Co., Ltd. | Shift register circuit |
| JPS589435A (ja) * | 1981-07-10 | 1983-01-19 | Toshiba Corp | 排他的論理和回路 |
| US4439690A (en) * | 1982-04-26 | 1984-03-27 | International Business Machines Corporation | Three-gate hazard-free polarity hold latch |
| US4570082A (en) * | 1983-11-25 | 1986-02-11 | International Business Machines Corporation | Single clocked latch circuit |
| US5187385A (en) * | 1986-08-29 | 1993-02-16 | Kabushiki Kaisha Toshiba | Latch circuit including filter for metastable prevention |
| JPH07115356A (ja) * | 1993-10-18 | 1995-05-02 | Mitsubishi Electric Corp | リセット信号出力回路及び半導体集積回路装置 |
| US5614846A (en) * | 1995-10-26 | 1997-03-25 | International Business Machines Corporation | Latch circuit with state-walk logic |
| JP3630847B2 (ja) * | 1996-05-16 | 2005-03-23 | 株式会社ルネサステクノロジ | ラッチ回路 |
| DE102007062263A1 (de) * | 2007-12-14 | 2009-06-18 | Prettl Home Appliance Solutions Gmbh | Vorrichtung und Verfahren zum Erfassen einer Annäherung oder Berührung |
| US10284188B1 (en) * | 2017-12-29 | 2019-05-07 | Texas Instruments Incorporated | Delay based comparator |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2985773A (en) * | 1959-01-28 | 1961-05-23 | Westinghouse Electric Corp | Differential frequency rate circuit comprising logic components |
| US3153200A (en) * | 1960-11-14 | 1964-10-13 | Westinghouse Electric Corp | Timed pulse providing circuit |
| US3358238A (en) * | 1965-03-30 | 1967-12-12 | Hughes Aircraft Co | Control information flip-flop circuits |
| NL6605606A (de) * | 1966-04-27 | 1967-10-30 | ||
| DE1294469B (de) * | 1966-11-29 | 1969-05-08 | Philips Patentverwaltung | Schaltungsanordnung fuer einen elektronischen Mod-10-Zaehler aus bistabilen Kippstufen mit vier Bedingungseingaengen |
| US3571727A (en) * | 1968-12-12 | 1971-03-23 | Bell Telephone Labor Inc | Asynchronous sequential divide by three logic circuit |
| DE2057608A1 (de) * | 1969-11-28 | 1971-06-16 | Inst Elektro Anlagen | RST-Master-Slave-Flip-Flop |
| JPS5511022B2 (de) * | 1972-02-25 | 1980-03-21 | ||
| NL160687C (nl) * | 1972-06-10 | 1979-11-15 | Philips Nv | Toongenerator voor het opwekken van gekozen frequenties. |
| JPS4998566A (de) * | 1973-01-22 | 1974-09-18 | ||
| GB1494481A (en) * | 1973-12-21 | 1977-12-07 | Mullard Ltd | Electrical circuits comprising master/slave bistable arrangements |
| US4065680A (en) * | 1974-07-11 | 1977-12-27 | Signetics Corporation | Collector-up logic transmission gates |
| DE2442773C3 (de) * | 1974-09-06 | 1978-12-14 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte Master-Slave-Flipflopschaltung |
| JPS5180755A (de) * | 1975-01-10 | 1976-07-14 | Kokusai Denshin Denwa Co Ltd | |
| US3976949A (en) * | 1975-01-13 | 1976-08-24 | Motorola, Inc. | Edge sensitive set-reset flip flop |
| US3970867A (en) * | 1975-02-18 | 1976-07-20 | Texas Instruments Incorporated | Synchronous counter/divider using only four NAND or NOR gates per bit |
| US4051389A (en) * | 1975-03-12 | 1977-09-27 | Hitachi, Ltd. | Flip-flop circuit |
-
1977
- 1977-12-09 US US05/859,130 patent/US4160173A/en not_active Expired - Lifetime
- 1977-12-14 DE DE2755714A patent/DE2755714C3/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4160173A (en) | 1979-07-03 |
| DE2755714A1 (de) | 1978-06-15 |
| DE2755714C3 (de) | 1983-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19624270C2 (de) | Komplementärtaktgenerator zum Erzeugen von Komplementärtakten | |
| DE2755714C3 (de) | Logische Schaltung | |
| DE2109936B2 (de) | Schaltung zum Erzeugen von Mehrphasentaktsignalen doppelter und einfacher Breite | |
| DE3050199C2 (de) | Logikschaltung | |
| DE3022746A1 (de) | Digitale phasenkomparatorschaltung | |
| DE1474388A1 (de) | Speicheranordnung mit Feldeffekttransistoren | |
| DE2755715C2 (de) | Logische Schaltung | |
| EP0080726A1 (de) | Durch einen Übernahmetakt gesteuertes Flipflop in Stromumschaltetechnik | |
| DE3117222A1 (de) | Komplexe logikschaltung | |
| DE2704756C2 (de) | Digital-Analog-Umsetzer | |
| DE2422123A1 (de) | Schaltverzoegerungsfreie bistabile schaltung | |
| DE2822835B2 (de) | Schaltungsanordnung zur Eliminierung koinzidenter Impulse | |
| DE1814213C3 (de) | J-K-Master-Slave-Flipflop | |
| DE2037023B2 (de) | Seriell arbeitende, digitale Spei cheranordnung | |
| DE2833211C2 (de) | Asynchroner binärer Vorwärts-Rückwärtszähler | |
| DE3884936T2 (de) | Asymmetrischer Verzögerungsgenerator für einen Taktzerhacker. | |
| DE2608265B1 (de) | Mehrphasen-mos-schaltung zur impulsdaueraenderung | |
| DE2044418A1 (de) | Schieberegister | |
| DE2556735C3 (de) | MOS-Leistungsstufe zum Erzeugen zweier nichtüberlappender Taktsignale | |
| DE3314655A1 (de) | Cmos-pufferverstaerker | |
| DE1774168A1 (de) | UEbertragungs- und Speicherstufe fuer Schieberregister und aehnliche Anordnungen | |
| DE2904229A1 (de) | Impulserzeugerschaltung | |
| DE2710270B2 (de) | Schaltungsanordnung zur Erzeugung von mit eintreffenden Datenimpulsen synchronisierten Taktimpulsen | |
| DE2703903C2 (de) | Master-Slave-Flipflopschaltung | |
| DE2805217C3 (de) | Monolithisch integrierte I2 L-Schaltung fur ein Zweiphasen-Schieberegister |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAP | Request for examination filed | ||
| OD | Request for examination | ||
| OI | Miscellaneous see part 1 | ||
| OI | Miscellaneous see part 1 | ||
| 8263 | Opposition against grant of a patent | ||
| 8228 | New agent |
Free format text: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZEL, W., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN |
|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8320 | Willingness to grant licences declared (paragraph 23) | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
|
| 8339 | Ceased/non-payment of the annual fee |