JPS589435A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
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- JPS589435A JPS589435A JP56107688A JP10768881A JPS589435A JP S589435 A JPS589435 A JP S589435A JP 56107688 A JP56107688 A JP 56107688A JP 10768881 A JP10768881 A JP 10768881A JP S589435 A JPS589435 A JP S589435A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えばパルスモータ等の駆動回路に用いら
れる排他的論理和回路に関する。
れる排他的論理和回路に関する。
一般に、排他的論理和回路(以下、gxORと称す)は
、第1図に示すように構成されている。すなわち、入力
端子A、Bに供給された信号は、アンド回路AMDI、
AND2にそれぞれ供給され、且つこの信号はそれぞれ
インバータ回路N0T2.N0TIを介してたすきがけ
の状態でアンド回路AND2.ANDIに供給される。
、第1図に示すように構成されている。すなわち、入力
端子A、Bに供給された信号は、アンド回路AMDI、
AND2にそれぞれ供給され、且つこの信号はそれぞれ
インバータ回路N0T2.N0TIを介してたすきがけ
の状態でアンド回路AND2.ANDIに供給される。
そして、上記アンド回路ANDI、AND2の出力がオ
ア回路ORを介して出力端子OUTに供給されてExO
R回路を構成する。
ア回路ORを介して出力端子OUTに供給されてExO
R回路を構成する。
上記FLxOR回路の真理値表を表−1に示す。
表−1
表−1の真理値表かられかるように、ExORの出力○
UTは下式で示される。
UTは下式で示される。
0UT=A百十AB ・・・・・・・・・・・・
・・・・・・・・・・・・・・・ fi+第1図の回
路は上記(1)式に基づいて構成したもので、ExOR
回路は2つの入力信号A、Bを使って下式の記号でも表
わされる。
・・・・・・・・・・・・・・・ fi+第1図の回
路は上記(1)式に基づいて構成したもので、ExOR
回路は2つの入力信号A、Bを使って下式の記号でも表
わされる。
0UT=A■B ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・ (2)ここで
、■は排他的論理和の記号である。
・・・・・・・・・・・・・・・・・・ (2)ここで
、■は排他的論理和の記号である。
上記第1図に示し念gxOR回路では、入力信号Aと、
インバータ回路N0Tl’i介して反転された入力信号
Bとがアンド回路ANDIに供給されて論理積ABが作
られ、入力信号Bと、インバータ回路N0T2を介して
反転された入力信号Aとがアンド回路AND2に供給式
れて論理積ABとなる。そして、この論理積をオア回路
ORで加算することにより、上記111式の論理が実現
される。
インバータ回路N0Tl’i介して反転された入力信号
Bとがアンド回路ANDIに供給されて論理積ABが作
られ、入力信号Bと、インバータ回路N0T2を介して
反転された入力信号Aとがアンド回路AND2に供給式
れて論理積ABとなる。そして、この論理積をオア回路
ORで加算することにより、上記111式の論理が実現
される。
ところで、上記Ex:OR回路を集積注入論理(I”L
)回路で構成する方法について考察する。
)回路で構成する方法について考察する。
第2図(a)はI” L回路の等側口路を示すもので、
−3= PNP形トランジスタQ1とN p N M )ランジ
スタQ2との複合構造となっている。すなわち、トラン
ジスタQ1のエミッタには外部回路からインジェクタ電
流I injが供給され、ベースが接地されて導通設定
され定電流源として動作する。また、トランジスタQ2
のベースには入力信号I Nおよび上記インジェクタ′
酊流I injが供給されて導通制御される。このトラ
ンジスタQ2はマルチコレクタを有するトランジスタで
、入力信号INの反転出力が各コレクタから出力信号0
UTI〜0UT3 として侮られる。第2図(b)は、
上記I”L回路を記号で表わし友もので、以下、説明の
簡略化のために入力信号INと出力信号OUTのみを示
し、インジェクタおよび接地の電源についての説明は省
略する。
−3= PNP形トランジスタQ1とN p N M )ランジ
スタQ2との複合構造となっている。すなわち、トラン
ジスタQ1のエミッタには外部回路からインジェクタ電
流I injが供給され、ベースが接地されて導通設定
され定電流源として動作する。また、トランジスタQ2
のベースには入力信号I Nおよび上記インジェクタ′
酊流I injが供給されて導通制御される。このトラ
ンジスタQ2はマルチコレクタを有するトランジスタで
、入力信号INの反転出力が各コレクタから出力信号0
UTI〜0UT3 として侮られる。第2図(b)は、
上記I”L回路を記号で表わし友もので、以下、説明の
簡略化のために入力信号INと出力信号OUTのみを示
し、インジェクタおよび接地の電源についての説明は省
略する。
上述した工!L回路でHz ORM路を構成するために
は、反転論理、論理和、論理積の3つの論理が必要であ
る。I”L回路は基本的になインバータ回路として動作
するので、上記第2図(a)の回路で反転論理が得られ
る。
は、反転論理、論理和、論理積の3つの論理が必要であ
る。I”L回路は基本的になインバータ回路として動作
するので、上記第2図(a)の回路で反転論理が得られ
る。
4−
第3図←) 、 (b)はそれぞれ論理積を出力する回
路で、(a)図はその論理回路(b)図は具体的な回路
構成図である。すなわち、2つのゲート回路Gl 、G
2の出力を短絡することにより論理積を得るもので、ゲ
ート回路G1の出力をA1とし、ゲート回路G2の出力
をB1とすれば、出力信号0UTIがその積A、・B1
となる。したがって、(b)図におけるゲート回路G1
のトランジスタQ3、ゲート回路G2のトランジスタQ
4が共にオフ状態の時(AI=1.B1=1)に出力信
号0UTIが「1」となる。このように、トランジスタ
のコレクタ出力を接続するだけで積の機能を有する回路
をワイヤードアンド回路と呼んでいる。
路で、(a)図はその論理回路(b)図は具体的な回路
構成図である。すなわち、2つのゲート回路Gl 、G
2の出力を短絡することにより論理積を得るもので、ゲ
ート回路G1の出力をA1とし、ゲート回路G2の出力
をB1とすれば、出力信号0UTIがその積A、・B1
となる。したがって、(b)図におけるゲート回路G1
のトランジスタQ3、ゲート回路G2のトランジスタQ
4が共にオフ状態の時(AI=1.B1=1)に出力信
号0UTIが「1」となる。このように、トランジスタ
のコレクタ出力を接続するだけで積の機能を有する回路
をワイヤードアンド回路と呼んでいる。
第4図は、上記ワイヤードアンド回路の他の例を示すも
−ので、トランジスタQ3*Q4のベースにはインジェ
クタ回路の代)に、電流源11、I2が使用されている
。
−ので、トランジスタQ3*Q4のベースにはインジェ
クタ回路の代)に、電流源11、I2が使用されている
。
上記論理積に限らず以下説明する論理は、オー7’ンコ
レクタ出力の論理回路を使用したものについては全て適
用可能である。ここではオーブンコレクタ回路の一例と
してI” Lについて記す。
レクタ出力の論理回路を使用したものについては全て適
用可能である。ここではオーブンコレクタ回路の一例と
してI” Lについて記す。
第5図(a) 、 (b)は、それぞれI2L回路で構
成した論理和回路を示すもので、(a)図はその論理回
路、(b)図は(a)図の具体的な構成例を示す回路図
である。信号A2.B2はそれぞれゲート回路G3.G
4に供給され、このゲート回路G3゜G4の出力をゲー
ト回路G5を介して出力信号0UT2として論理和、A
2+B2を優る。
成した論理和回路を示すもので、(a)図はその論理回
路、(b)図は(a)図の具体的な構成例を示す回路図
である。信号A2.B2はそれぞれゲート回路G3.G
4に供給され、このゲート回路G3゜G4の出力をゲー
ト回路G5を介して出力信号0UT2として論理和、A
2+B2を優る。
第6図(a) l (b)はそれぞれ、上記第2図(a
)、(b)〜第5図(a) l (b)の回路を用いて
EXOR回路を構成したものである。図において、ゲー
ト回路G8 、G9は第1図におけるインバータN0T
I。
)、(b)〜第5図(a) l (b)の回路を用いて
EXOR回路を構成したものである。図において、ゲー
ト回路G8 、G9は第1図におけるインバータN0T
I。
N0T2に対応し、ゲート回路()6.()8の出力の
接点Xがアンド回路AND1、ゲート回路G 7゜G9
の出力の接点YがAND2にそれぞれ対応する。そして
、ゲート回路GIO−G12がオア回路ORに対応して
FixOR回路が構成される。
接点Xがアンド回路AND1、ゲート回路G 7゜G9
の出力の接点YがAND2にそれぞれ対応する。そして
、ゲート回路GIO−G12がオア回路ORに対応して
FixOR回路が構成される。
(b)図において、ゲート回路G6の出力をゲート回路
GIOおよびゲート回路G9に供給するために、ゲート
回路G6を2出力のマルチコレクタとしているが、これ
は工” L回路独特の設計上の制約に依るものである。
GIOおよびゲート回路G9に供給するために、ゲート
回路G6を2出力のマルチコレクタとしているが、これ
は工” L回路独特の設計上の制約に依るものである。
ゲート回路G7の配線についても同様である。
上述したように、従来はEx OR回路を構成するのに
a8〜012の5個のゲート回路が必要であった。この
発明の目的とするところは、必ない素子数でExOR回
路を構成することである。
a8〜012の5個のゲート回路が必要であった。この
発明の目的とするところは、必ない素子数でExOR回
路を構成することである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第7図(a) 、 (b)はその構成を示すもので、第
1および第2のフリップフロップの出力を利用するもの
である。すなわち、フリップフロップの出力はQとその
反転出力Qが一組になっているため、この反転出力を利
用すれば第6図(a) 、 (b)におけるゲート回路
G8.G9は不要と々る。
1および第2のフリップフロップの出力を利用するもの
である。すなわち、フリップフロップの出力はQとその
反転出力Qが一組になっているため、この反転出力を利
用すれば第6図(a) 、 (b)におけるゲート回路
G8.G9は不要と々る。
したがって、第1の7リツプフロツプFFIの正出力Q
Aをゲート回路Otaに供給し、その7− 反転出力1人をゲート回路014に供給する。
Aをゲート回路Otaに供給し、その7− 反転出力1人をゲート回路014に供給する。
また、第2のフリップフロッグFF2の正出力QBはゲ
ート回路G14に供給し、その反転出力QB をゲート
回路G13に供給する。そして上記ゲート回路G13.
G14の出力をゲート回路G15に供給して出力信号O
UTを優るようにしてRXOR回路を構成する。
ート回路G14に供給し、その反転出力QB をゲート
回路G13に供給する。そして上記ゲート回路G13.
G14の出力をゲート回路G15に供給して出力信号O
UTを優るようにしてRXOR回路を構成する。
以下、上述したExOR(El路について考察する。上
記(11、121式からExOR回路は下式で示される
。
記(11、121式からExOR回路は下式で示される
。
A■B=AB+AB ・・・・・・・・・・・・・
・・・・・・・・ (3)上記(3)式を順次プール代
数的に変形して行くと下式のようになる。
・・・・・・・・ (3)上記(3)式を順次プール代
数的に変形して行くと下式のようになる。
A63B=唐十XB
したがって、ExGR回路は信号A、A、B。
石の組み合わせからは、(3)弐〜(6)式の4通りの
組み合わせしかない。すなわち、(3)式は積の和、8
− (4)式は和の和、(5)式は和の積、(6)式は積の
積である。これらの式からEXOR回路をILL回路で
構成すると第8図(a)〜(d)で示される。(a)図
と(、i)図、および(b)図と(C)図はそれぞれ同
じ回路構成であるので、(3)弐〜(6)式からは2種
類の回路が帰られる。(a)図、(d)図の回路は3個
のゲート回路で構成され、(b)図、(C)図の回路は
7個のゲート回路で構成される。したがって、第7図に
示した回路が最も素子数が少ない。
組み合わせしかない。すなわち、(3)式は積の和、8
− (4)式は和の和、(5)式は和の積、(6)式は積の
積である。これらの式からEXOR回路をILL回路で
構成すると第8図(a)〜(d)で示される。(a)図
と(、i)図、および(b)図と(C)図はそれぞれ同
じ回路構成であるので、(3)弐〜(6)式からは2種
類の回路が帰られる。(a)図、(d)図の回路は3個
のゲート回路で構成され、(b)図、(C)図の回路は
7個のゲート回路で構成される。したがって、第7図に
示した回路が最も素子数が少ない。
第9図は上記ExOR回路を使用した4相パルスの発生
回路で、例えば4相のパルスモータの駆動回路として使
用される。図においてFFI。
回路で、例えば4相のパルスモータの駆動回路として使
用される。図においてFFI。
F’F2はI” L回路を用いたT−フリップフロップ
、11は上記WxOR回路、二、12 、12゜・・・
」は非反転バッファ回路である。フリップ70ツブFF
Iは、クロック信号OLによって制御され、フリップフ
ロップFF2は、上記7リツプ70ツブFIi’lの出
力QAによシ制御慣れる。そして、EXOR回路11、
フリップフロップFF2の出力が非反転バッファ回路・
12゜12、・・・)を介して出力信号OPI〜OP4
を得るようにして成る。
、11は上記WxOR回路、二、12 、12゜・・・
」は非反転バッファ回路である。フリップ70ツブFF
Iは、クロック信号OLによって制御され、フリップフ
ロップFF2は、上記7リツプ70ツブFIi’lの出
力QAによシ制御慣れる。そして、EXOR回路11、
フリップフロップFF2の出力が非反転バッファ回路・
12゜12、・・・)を介して出力信号OPI〜OP4
を得るようにして成る。
上記出力信号opi〜OP4は下式で示される。
M2O図は、上記第9図における各信号のタイミングチ
ャートで、出力信号OPI〜○P4は位相が90°ずつ
ずれた4相のパルス状矩形波信号となっており、この出
方信号によりパルスモータが駆動される。
ャートで、出力信号OPI〜○P4は位相が90°ずつ
ずれた4相のパルス状矩形波信号となっており、この出
方信号によりパルスモータが駆動される。
第11図は、上記7リツプフロツプFF’l。
FF2の具体的な構成例を示すもので、ゲート回路01
6〜G22から成り、入力信号Tをi。
6〜G22から成り、入力信号Tをi。
Qとして出力する。
第12図(a) t (b)はそれぞれ、この発明の他
の実施例を示すもので、入力信号はA、Bを使用し、そ
の反転出力はExOR回路の内部のゲート回路G23で
作るものである。すなわち、上記(3)式を変形すると
下式で示される。
の実施例を示すもので、入力信号はA、Bを使用し、そ
の反転出力はExOR回路の内部のゲート回路G23で
作るものである。すなわち、上記(3)式を変形すると
下式で示される。
A■B=AB+AB
= (A、十ぢ)A+(^十B)B・・・(8(=(x
+1)(A+B ) ・曲間 (9)この(9)式に
基づいて回路を構成したものである。
+1)(A+B ) ・曲間 (9)この(9)式に
基づいて回路を構成したものである。
さらに(9)式を変形して行く。
上記四式あるいは09式を12L回路で構成すると第1
3図に示すようになる。したがって、2個のI”Lゲー
ト回路G24.()25でBxOR回路が構成できる。
3図に示すようになる。したがって、2個のI”Lゲー
ト回路G24.()25でBxOR回路が構成できる。
第14図(a) 、 (b)はそれぞれ、上記第13図
に示したgxOR回路を7リツプフロツプF F’ 1
゜FF2の出力で動作するように構成し念ものである。
に示したgxOR回路を7リツプフロツプF F’ 1
゜FF2の出力で動作するように構成し念ものである。
同一部分は同じ符号を付してその説明は省略する。
11−
第15図(a) 、 (b)は、上記第13図の回路に
インバータ回路G26.G27を付加して、入力信号A
、BでExOR出力をI辱るようにしたものである。こ
の回路においては、ゲート回路024〜G27の4個で
構成できる。
インバータ回路G26.G27を付加して、入力信号A
、BでExOR出力をI辱るようにしたものである。こ
の回路においては、ゲート回路024〜G27の4個で
構成できる。
次に、1個のゲート回路でExOR回路が構成できるか
考察する。1個のゲート回路で構成できるI” Lの論
理回路は、第16図に示すナンド回路だけである。この
回路で実現できる論理を第17図および下式で示す。
考察する。1個のゲート回路で構成できるI” Lの論
理回路は、第16図に示すナンド回路だけである。この
回路で実現できる論理を第17図および下式で示す。
0UT=(XY)Z
=(x十y)z
= XZ+YZ
上式では、XYZKA+A*B*Beどノヨウに組み合
わせてもgxOR回路を構成できない。
わせてもgxOR回路を構成できない。
したがって第13図に示したゲート回路2個の回路が最
も素子数を少なくできる。
も素子数を少なくできる。
以上説明したようにこの発明によれば、入力12−
第1図はExOR回路の論理回路を示す図、第2図(a
) l (b)はそれぞれI” L回路の等側口路およ
びその記号を示す図、第3図(a) 、 (b)はそれ
ぞれI2L回路で構成したアンド回路を示す図、第4図
は上記第3図(a)の回路の他の構成列を示す図、第5
図(a) 、 (b)はそれぞれI”L回路で構成した
オア回路を示す図、第6図(a) 、 (b)はそれぞ
れI”L回路で構成した従来のKxOR回路を示す図、
第7図(a) 、 (b)はそれぞれこの発明の一実施
例に係るg:xOR回路を示す図、第8図(a)〜(d
)はそれぞれExOR回路の構成例を示す図、第9図は
上記第7図(a)の回路の具体的な使用例を示す図、第
10図は上記第9図の回路における各信号のタイミング
チャート、第11図は上記第9図の回路の7リツプフロ
ツプの具体的な構成列を示す図、第12図(a) e
(b)〜第15図(a) t (b)はそれぞれこの発
明の他の実施例を示す回路図、第16図、第17図はそ
れぞれ1個のゲート回路によるExOR回路を考察する
ため゛の図である。 FFI 、FF2・・・フリップフロップ、013〜G
25・・・ゲート回路(オープンコレクタ回路のインバ
ータ回路)1゜ 出願人代理人 弁理士 鈴 圧 武 彦15− 牙1図 牙2図 才10図 (しL) 牙11図 G17 21 Φ 18 G16 G19 ■、、、 G22 20 牙12図 (a) 牙15図 牙16図 牙17図 昭和5恍、1須14日 特許庁長官 島 1)春 樹 殿 1、事件の表示 特願昭56−107688号 2、発明の名称 排他的論理和回路 3、補正をする者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 昭和56年11月24日 6、補正の対象 明細書 三の内容 明細書の第14ページ第17行目乃至18行目に「第1
2図(aJ 、 (b) 〜第15図(aJ 、 (b
)ハJ 、!:あるを[第12図(a) 、 (b)、
第13図、第14図(a) 、 (b)、第15図(a
) 、 (b)ハJ トlrT正t ル。
) l (b)はそれぞれI” L回路の等側口路およ
びその記号を示す図、第3図(a) 、 (b)はそれ
ぞれI2L回路で構成したアンド回路を示す図、第4図
は上記第3図(a)の回路の他の構成列を示す図、第5
図(a) 、 (b)はそれぞれI”L回路で構成した
オア回路を示す図、第6図(a) 、 (b)はそれぞ
れI”L回路で構成した従来のKxOR回路を示す図、
第7図(a) 、 (b)はそれぞれこの発明の一実施
例に係るg:xOR回路を示す図、第8図(a)〜(d
)はそれぞれExOR回路の構成例を示す図、第9図は
上記第7図(a)の回路の具体的な使用例を示す図、第
10図は上記第9図の回路における各信号のタイミング
チャート、第11図は上記第9図の回路の7リツプフロ
ツプの具体的な構成列を示す図、第12図(a) e
(b)〜第15図(a) t (b)はそれぞれこの発
明の他の実施例を示す回路図、第16図、第17図はそ
れぞれ1個のゲート回路によるExOR回路を考察する
ため゛の図である。 FFI 、FF2・・・フリップフロップ、013〜G
25・・・ゲート回路(オープンコレクタ回路のインバ
ータ回路)1゜ 出願人代理人 弁理士 鈴 圧 武 彦15− 牙1図 牙2図 才10図 (しL) 牙11図 G17 21 Φ 18 G16 G19 ■、、、 G22 20 牙12図 (a) 牙15図 牙16図 牙17図 昭和5恍、1須14日 特許庁長官 島 1)春 樹 殿 1、事件の表示 特願昭56−107688号 2、発明の名称 排他的論理和回路 3、補正をする者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 昭和56年11月24日 6、補正の対象 明細書 三の内容 明細書の第14ページ第17行目乃至18行目に「第1
2図(aJ 、 (b) 〜第15図(aJ 、 (b
)ハJ 、!:あるを[第12図(a) 、 (b)、
第13図、第14図(a) 、 (b)、第15図(a
) 、 (b)ハJ トlrT正t ル。
Claims (3)
- (1)第1および第2の7リツプフロツプ回路を具備し
、上記第1の7リツプフロツプ回路の一方の出力と上記
第2の7リツプ70ツブ回路の一方の出力とがそれぞれ
供給されるオープンコレクタ回路の第1のインバータ回
路と、上記第1の7リツプフロツプ回路の他方の出力と
上記第2のフリップフロップ回路の他方の出力とがそれ
ぞれ供給されるオープンコレクタ回路の第2のインバー
タ回路と、上記第1および第2のインバータ回路の出力
をワイヤードアンド接続し上記第1、および第2のイン
バータ回路の出力の積あるいはその反転出力を得る出力
手段とを儂えることを特徴とする排他的論理和回路。 - (2)上記第1の7リツプフロツプ回路の正の出力は第
1のインバータ回路に供給され、その反転出力は第2の
インバータ回路に供給され、上記第2の7リップフロツ
ブ回路の正の出力は第2のインバータ回路に供給され、
その反転出力は第1のインバータ回路に供給されて成り
、上記出力手段は、上記第1および第2のインバータ回
路における出力の積の反転論理を侮るオープンコレクタ
回路のインバータ回路を備えることを特徴とする特許請
求の範囲第1項記載の排他的論理和回路。 - (3)上記第1のフリップフロップ回路の正+7)出力
は第1のインバータ回路に供給され、その反転出力は第
2のインバータ回路に供給され、上記第2の7リツプフ
ロツブ回路の正の出力は第1のインバータ回路に供給さ
れ、その反転出力は第2のインバータ回路に供給されて
成り、上記出力手段は、上記第1および第2のインバー
タ回路における出力の積を得るように構成したことを特
徴とする特許請求の範囲第1項記載の排他的論理和回路
。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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