DE2743299A1 - Ladungskopplungsanordnung - Google Patents

Ladungskopplungsanordnung

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Description

dr.-inc FRIEDRICH B. FISCHER '000 KOfN 50
PATENTANWAIT SAAkSTRASSE 71 Fairchild Camera and Instrument Corporation
464 Ellis Street
Mountain View, California 94040 VStA F 7724 Ladungskopplungsanordnung
Die Erfindung bezieht sich allgemein auf Ladungskopplungsanordnungen, welche vielfach auch als CCD (Charge Coupled Device) bezeichnet werden, und sie bezieht sich vor allem auf CCD-Gatteranordnungen. Der Erfindung liegt insbesondere die Aufgabe zugrunde, eine neue und vorteilhafte zweiphasige Ladungskopplungsanordnung der genannten Art zu schaffen, welche ein günstigeres, schnelleres Betriebverhalten ermöglicht, und welche kompakter ist, als nach dem Stande der Technik bisher realisierbar war.
Zn der Technik der integrierten Schaltungsanordnungen sind Ladungskopplungs-Gatteranordnungen bekannt. Der Betriebsweise dieser Anordnungen liegt die Tatsache zugrunde, daß in einem Halbleitermaterial Ladung bewegt wird, wenn gewählte Potentiale an mehrere Elektroden angelegt werden, welche sich in der Nähe der Halbleitermaterialien befinden. Die Richtung der Ladungsverschiebung wird gesteuert durch Sperren, welche in das Halbleitermaterial unterhalb von Teilen der Elektroden implantiert sind. Die Theorie der Arbeitsweise, die Art der Herstellung und die hierdurch erhaltenen CCD-Strukturen sind in mehreren Patentschriften beschrieben worden. Als Beispiel wird Bezug genommen auf US-PS 3 931 674 "Self Aligned CCD Element Including Two Levels of Electrodes and Method of Manufacture Therefore" (Amelio), welche für Fairchild Camera and Instrument Corp. erteilt wurde. In Fig. 1 der beiliegenden Zeichnung ist eine solche nach dem Stande der Technik bekannte CCD-Gatteranordnung dargestellt; sie enthXlt ein Halbleiterplättchen 11, implantierte Sperren 12a, 12b, 12c und 12d, Isolierschichten 15, 16, 21at 21b und 21c und elektrisch leitfähige Gebiete 18a, 18b, 18c, 28a, 28b, 28c und 28d. Bei einer üblichen Ausftihrungsform einer solchen zweiphasicen CCD-Gatteranordnung werden die leitfähigen Materialien 18a und 28b
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derart elektrisch verbunden, daß sie ein erstes zweiphasiges Gatter bilden, und das Material 18b wird mit Material 28c derart elektrisch verbunden, daß ein zweites zweiphasiges Gatter entsteht. In entsprechender Weise werden die Materialien 18c und 28d derart verbunden, daß sie ein erstes Gatter einer benachbarten Struktur bilden.
Anhand des Aufbaues und der Art der Herstellung der in Fig. 1 dargestellten CCD-Gatteranordnung wird gezeigt, daß bei Kenntnis der nachfolgend noch zu beschreibenden Erfindung die vorbekannten-CCD-Anordnungen hinsichtlich ihrer Mindestgröße unnötigen Beschränkungen unterworfen waren. Die Packungsdichte bzw. die Kompaktheit von CCD-Anordnungen, und allgemein von integrierten Schaltungsanordnungen, ist u.a. begrenzt durch die Ausrichtungs- und Ätztoleranzen der gegenwärtig angewandten Maskierungstechnik. Diese Toleranzen werden im Regelfall dargestellt als ein Satz von "Konstruktionsvorschriften11 (design rules), und durch sie wird ein gewisser Mindestabstand zwischen jeweils zwei sich nicht berührenden Gebieten einer gegebenen Struktur, welche nicht elektrisch zu verbinden sind, vorgeschrieben. Wenn beispielsweise eine "Drei Mikrometer Konstruktionsanweisung" (three micron design rule) vorgegeben ist, verbraucht eine zweiphasige CCD-Gatterzelle der in Fig. 1 dargestellten Art im Regelfall etwa 20 Mikrometer Oberfläche des Halbleiterplättchens. Dies ergibt sich aus der Notwendigkeit der Trennung der Ränder der Elektroden von benachbarten, jedoch nicht anstoßenden Elektroden, welche während des gleichen Verfahrensschritts hergestellt sind, und zwar um denjenigen Betrag, der durch die Konstruktionsanweisung vorgegeben ist, bei dem vorliegenden Beispiel also drei Mikrometer. Der linke Rand der Elektrode 28d muß daher eine Entfernung von wenigstens 3 Mikrometer von dem rechten Rand der Elektrode 28c einhalten, da bei Anordnungen bisher üblicher Art diese Elektroden in dem gleichen Verfahrensschritt ausgebildet sind und nicht elektrisch verbunden sein dürfen. Außerdem ist es dem Fachmann der Halbleitertechnik bekannt, daß die gleiche oder andere Zusammenstellungen von "Konstruktionsanweisungen" andere Aspekte der Halbleiterstruktur beeinflussen. So werden bestimmte Konstruktionsanweisungen
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angewandt, tun sicherzustellen, daß die in Fig· I dargestellte Anordnung z.B. ohne Spalte oder Lücken ausgebildet wird, so daß beispielsweise Elektrode 28b über der Sperre 12b angeordnet ist.
Die Erfindung ermöglicht in vorteilhafter Weise, eine Reihe von Nachteilen der CCD-Gatteranordnungen bisheriger Bauart zu beheben, wobei insbesondere eine kompaktere Strukturierung und die Möglichkeit höherer Arbeitsgeschwindigkeiten erreicht werden. Zn vorteilhafter Weise wird erreicht, daß nur etwa 7/10 der bisher bei Anordnungen dieser Art erforderlichen Oberfläche des Halbleiterplättchens benötigt werden, wenn die Anordnung gemäß der Erfindung nach den gleichen Konstruktionsanweisungen wie bei Anordnungen üblicher Art hergestellt wird. Diese Reduzierung der Abmessungen erlaubt, daß innerhalb eines Bereiches vorgegebener Abmessung mehr Anordnungen der beschriebenen Art ausgebildet werden können, wobei sich zusätzlich der Vorteil ergibt, daß die Arbeitsgeschwindigkeit sowohl der einzelnen CCD-Gatteranordnungen als auch der Gesamtanordnungen erhöht wird. Demgegenüber ist es aber auch möglich, die Anordnung gemäß der Erfindung unter Vorgabe weniger strenger Konstruktionsanweisungen auszubilden, so daß man neuartige CCD-Gatteranordnungen mit den gleichen Abmessungen wie bei den bereits bestehenden Anordnungen erhält, jedoch besitzen diese neuen Anordnungen größere Herstellungstoleranzen, so daß ihre Herstellung mit preisgünstigeren Fertigungseinrichtungen und -verfahren bei geringeren Qualitätsanforderungen möglich ist. Naturgemäß können auch die kompakte Bauweise und die hohe Arbeitsgeschwindigkeit dagegen aufgewogen oder nur teilweise angewandt werden, so daß man einen weiten Bereich von CCD-Gatteranordnungen mit Zwischenabmessungen erhält, welche z.B. in bestimmtem umfang kompakter und schneller als die bekannten Anordnungen sind, jedoch mit weiteren Toleranzen als die bisherigen CCD-Gatteranordnungen hergestellt.sein können.
Gemäß einer bevorzugten Ausführungeform der Erfindung wird eine Gatter-Ladungskopplungsanordnung dadurch hergestellt, daß zunächst
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aus einer ersten Schicht aus elektrisch leitfMhigera Material auf der Oberfläche eines Substrats mehrere diskrete Elektroden hergestellt werden, und daß zwischen den Elektroden in dem Substrat Sperrgebiete dadurch ausgebildet werden, daß ein zweiter Satz und ein dritter Satz von Elektroden separat ausgebildet werden, wobei jeder Satz über jedem anderen der Sperrgebiete ausgebildet wird. Durch die separate Ausbildung des zweiten und des dritten Elektrodensatzes gemäß der Erfindung werden diejenigen Nachteile und Grenzen behoben, welche hinsichtlich der Dimensionierung der CCD-Gatteranordnungen durch die Ausrichtungstoleranzen bedingt waren, und zwar im Zusammenhang mit der Maßnahme, die Elektroden gleichzeitig über allen Sperrgebieten auszubilden.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher beschrieben.
Fig. 1 zeigt, wie schon erwähnt, einen Querschnitt durch eine Ladungskopplungs-Gatteranordnung bekannter Art.
Fig. 2a bis 2d dienen zur Erläuterung eines Verfahrens zur Herstellung einer Halbleiteranordnung gemäß der Erfindung, und dabei zeigt
Fig. 2d einen Schnitt durch eine bevorzugte Ausführungsform
einer Ladungskopplungs-Gatteranordnung gemäß der Erfindung.
Die in Fig. 2d dargestellte Struktur stellt ein bevorzugtes Ausführungsbeispiel einer Anordnung gemäß der Erfindung dar. Sie wird im Zusammenhang mit den Fig. 2a, 2b und 2c beschrieben, welche vorangehende Schritte eines Verfahrens zur Herstellung der in Fig. 2d dargestellten Anordnung zeigen.
Auf einer Halbleiterunterlage 30, welche vorzugsweise ein Substrat aus Silizium vom p-Leitfähigkeitstyp ist und in Fig. 2a dargestellt ist, wird eine dünne Schicht aus Isoliermaterial 32 ausgebildet. Das Isoliermaterial 32 ist vorzugsweise thermisch aufgewachsenes Siliziumdioxyd, jedoch können auch andere geeignete nichtleitende Materialien verwendet werden. Anschließend wird eine zweite Schicht aus Isoliermaterial 33 auf der Oberfläche
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des Isoliermaterials 32 ausgebildet. Die Schicht 33 kann beliebiges geeignetes Isoliermaterial sein, jedoch wird man im Regelfall Siliziumnitrid bevorzugen, weil hierdurch ein thermisches Aufwachsen von Oxyd unterbunden wird. Während der anschließenden Verfahrensschritte eines bevorzugten Verfahrens zur Herstellung der in Fig. 2d dargestellten Anordnung wird die Schicht 33 ein weiteres Aufwachsen von Isoliermaterial 32 verhindern, wenn die Schicht 32 aus Siliziumdioxyd besteht. Es können jedoch auch andere Materialien, welche die gleiche oder eine ähnliche Wirkung wie die Siliziumnitridschicht 33 haben, anstelle der Siliziumnitridschicht verwendet werden. Nach der Herstellung der Isolierschicht 33 wird eine erste Schicht aus leitfähigem Material 35 auf der Oberfläche der Siliziumnitridschicht 33 ausgebildet. Als erstes leitfähiges Material 35 wird vorzugsweise polykristallines Silizium gewählt werden, obwohl auch anderes geeignetes Material verwendet werden kann. Das polykristalline Siliziummaterial 35 kann als dotiertes polykristallines Silizium aufgebracht werden, oder bei anderen bevorzugten Ausführungsformen kann auch undotiertes polykristallines Silizium aufgebracht werden, welches später dotiert wird. Eine Ansicht des Halbleiterplättchens nach Ausbildung des Isoliermaterials 32, der Siliziumnitridschicht 33 und der Schicht aus polykristallinem Silizium 35 ist in Fig. 2a dargestellt.
Unter Anwendung von in der Halfeleiterherstellungstechnik bekannten Bearbeitungsverfahren wird die Schicht 35 aus polykristallinem Silizium durch Maskierung und Ätzung oder in anderer geeigneter Weise selektiv entfernt, um einzelne Elektroden 35a, 35b, 35c und 35d (Fig. 2b) herzustellen. Nach der Herstellung der Elektroden 35a, 35b, 35c und 35d wird eine zweite Schicht aus isolierendem Material 37 auf der Oberfläche des Halbleiterplättchens ausgebildet. Dieses Isoliermaterial ist in den Gebieten 37a, 37b, 37c und 37d in Fig. 2b erkennbar, Das Isoliermaterial 37 ist vorzugsweise ein Oxyd des Silizium, beispielsweise Siliziumdioxyd. Wenn Siliziumnitrid zur Herstellung der Schicht 33 und Siliziumdioxyd als Isoliermaterial 37 verwendet werden, wird kein Isolier-
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•ν ^y aw
material auf der Oberfläche der Siliziumnitridschicht 33 ausgebildet, beispielsweise in dem Gebitt zwischen zwei jeweils benachbarten Elektroden. Die Siliziumnitridschicht 33 verhindert auch, daß die Schicht 32, falls sie aus Siliziumdioxyd besteht, während der Ausbildung des Isoliermaterials 37 aufwächst. Irn Anschluß an die Ausbildung des Isoliermaterials 37 werden Sperrgebiete 38a, 38b und 30c in der Unterlage 30 hergestellt. Die Sperrgebiete 38 v/erden vorzugsweise aus Halbleitermaterial vom p-Leitfäh1gkeitstyp hergestellt, und sie können in beliebiger bekannter Weise ausgebildet v/erden. Insbesondere hat sich jedoch die Anwendung bekannter Ionenimplantationsverfahren bei der Herstellung der Sperrgebiete 38a, 38b und 38c als besonders zweckmäßig und vorteilhaft herausgestellt, da die seitliche Position der Ionen relativ zu der der Gatterelektroden genau gesteuert werden kann. Die Dotierungskonzentration der anderen Halbleitermaterialien, in welche die Ionen gelangen können, wird ausreichend groß sein, so daß die implantierten Ionen die Funktionen der anderen Materialien nicht nennenswert beeinflussen. Die implantierten Sperrgebiete 38a, 38b und 38c sind entscheidend für die Richtung der Ladungsweitergabe in der Gatteranordnung gemäß der Erfindung. Die Ausbildung der Halbleiteranordnung, welche sich nach den vorstehend beschriebenen Bearbeitungsschritten ergibt, ist in Fig. 2b dargestellt.
Im Zusammenhang mit Fig. 2c werden nun weitere Bearbeitungsschritte beschrieben. Auf der Oberfläche der Halbleiteranordnung wird eine zweite Schicht aus elektrisch leitfähigem Material 40 ausgebildet. Vorzugsweise wird die leitfähige Schicht 40 aus polykristallinem Silizium hergestellt, oder sie wird als undotiertes polykristallines Silizium aufgebracht und anschließend dotiert. In entsprechender Weise, wie vorstehend im Zusammenhang mit der Schicht 35 beschrieben wurde, wird die polykristalline Siliziumschicht 40 selektiv derart geätzt, daß Elektroden über jedem zweiten Sperrgebiet entstehen. Wie aus Fig. 2c hervorgeht, befinden sich solche Elektroden 40a und 40b über den Sperrgebieten 38a und 38c. Das polykristallin^ Silisitimmaterial, welches
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- ίο -
über dem Sperrgebiet 38b aufgebracht wurde, ist entfernt. Nachdem die polykristalline Siliziumschicht 40 selektiv geätzt ist, so daß die Elektroden 40a und 40b vorhanden sind, wird Isoliermaterial 42a und 42b auf der Oberfläche des polykristallinen Siliziummaterials 40a und 40b ausgebildet. Vorzugsweise wird das Isoliermaterial 42 Siliziumdioxyd sein, und, wie vorstehend beschrieben wurde, es wird sich nicht auf der Oberfläche der Siliziumnitridschicht 33 ausbilden. In diesem Zusammenhang ist beispielsweise das Gebiet unmittelbar über dem Sperrgebiet 38b zu betrachten. Die Ausbildung der Halbleiteranordnung nach der Herstellung der Oxyde 42a und 42b ist in Fig. 2c dargestellt.
Die übrigen Fertigungsschritte, welche erforderlich sind, um die zweiphasige Ladungskopplungs-Gatteranordnung gemäß der Erfindung abschließend herzustellen, werden im Zusammenhang mit Fig. 2d beschrieben. Zunächst wird eine dritte Schicht aus leitfähigem Material 45 über der Oberfläche des Halbleiterplättchens ausgebildet. Ebenso wie bei der ersten und der zweiten Schicht aus leitfähigem Material 35 bzw. 40 ist das leitfähige Material 45 vorzugsweise polykristallines Silizium, welches entweder in bereits dotierter Form aufgebracht wird oder bei einem entsprechenden Verfahrensschritt im Anschluß an das Aufbringen dotiert wird. In entsprechender Weise, wie bereits im Zusammenhang mit der zweiten Schicht aus polykristallinem Silizium 40 beschrieben wurde, wird die polykristalline Siliziumschicht 45 derart maskiert und geätzt, daß gemäß der Darstellung in Fig. 2d getrennte Elektroden 45a, 45b und 45c entstehen. Die Ausbildung der Halbleiteranordnung nach Entfernen der unerwünschten Teile der Schicht 45 aus polykristallinem Silizium ist in Fig. 2d erkennbar.
Eines der Zweiphasen-Gatter wird durch elektrische Verbindung der Elektrode 35a mit Elektrode 40a ausgebildet, während das zweite Zweiphasen-Gatter durch elektrische Verbindung der Elektrode 35b mit Elektrode 45b ausgebildet wird. Die Halbleiterherstellungsverfahren und die entsprechenden Techniken zur Ausbildung dieser elektrischen Verbindungen (oder anderer Verbindungen, wenn eine
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andere Ausbildung gewünscht wird) sind nach dem Stande der Technik bekannt, und diese sind daher in den Zeichnungen nicht dargestellt. Vorzugsweise wird jedoch eine zusätzliche Schicht aus Isoliermaterial über der gesamten Oberfläche der in Fig. 2d dargestellten Anordnung ausgebildet. Durch diese Schicht aus Isoliermaterial werden Öffnungen freigelegt, so daß ohmsche Kontakte zu den darunter befindlichen Gebieten aus polykristallinem Silizium von der Oberfläche des darunter befindlichen Isoliermaterials hergestellt werden können. Dann können metallische Kontakte über der Oberfläche des oben liegenden Isoliermaterials ausgebildet werden, um die gewünschten elektrischen Verbindungen zwischen den verschiedenen Gebieten der in Fig. 2d dargestellten Halbleiteranordnung herzustellen. Die kombinierte Anordnung von Elektroden und Sperrgebieten, welche erforderlich ist, um eine zweiphasige Ladungskopplungsanordnung darzustellen, ist in Fig. 2d als "Zelle" bezeichnet. Natürlich kann eine zweite Zelle dadurch ausgebildet werden, daß Elektrode 35c mit Elektrode 40b und Elektrode 35d mit Elektrode 45c verbunden werden. Weitere Zellen sind in Fig. 2d nicht dargestellt. Die elektrischen Verbindungen zwischen Zellen können bei allen gewünschten Querschnittsstellen der in Fig. 2d dargestellten Anordnung hergestellt werden.
Einer der wesentlichsten Vorteile der Anordnung gemäß der Erfindung ergibt sich bei einem Vergleich der in den Fig. 1 und 2d dargestellten Gegenstände. Diese beiden Figuren, die etwa Im gleichen Maßstab gezeichnet sind, zeigen klar die Verringerung der Zellenabmessung, welche sich bei der Anordnung gemäß der Erfindung ergibt. Entsprechend dem Stande der Technik ausgebildete Zellen, beispielsweise gemäß der Darstellung in Fig. 1, erfordern etwa 20 Mikrometer der Oberfläche des Halbleiterplättchens, während die in Fig. 2d dargestellte Aueführungsform zur Herstellung nur 14 Mikrometer erfordert. Die in Fig. 2d dargestellte Zelle ist daher etwa 30 % kürzer als die in Fig. 1 dargestellte Zelle. Diese Verringerung der Zellenabmessung erlaubt, schneller arbeitende Ladungskopplunqsanordnungen zu schaffen, so daß die Grenze des Hochfrequenzbereichs angehoben wird. Wenn jedoch, wie bereits
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vorstehend angedeutet, eine Zelle in Korapaktbauart nicht gewünscht wird, kann die in Fig. 2d dargestellte Anordnung auch in größerer Länge hergestellt werden, und es können dann großzügigere Anforderungen an die Toleranzen der Ausrichtung bei der Konstruktion gestellt werden. Wenn beispielsweise die in Fig. 2d dargestellte Anordnung sowohl hinsichtlich der Ätztoleranzen als auch der Ausrichtungstoleranzen gewissen Bedingungen oder Begrenzungen unterworfen ist, wird eine Herstellung der in Fig. 2d dargestellten Anordnung in einer Länge von 20 Mikrometer eine Struktur ergeben, welche lediglich hinsichtlich der Ätztoleranzen den entsprechenden Bedingungen und Beschränkungen unterliegt, und welche daher leichter bzw. mit geringeren Kosten hergestellt werden kann.
Die Erfindung ist nicht auf die dargestellten und beschriebenen AusfUhrungsbeispiele beschränkt. Insbesondere ist es möglich, im Rahmen fachmännischen Handelns hinsichtlich der verwendeten Leitfähigkeitstypen und des verwendeten Halbleitermaterials komplementäre Leitfähigkeitstypen und andere Halbleitermaterialien zu verwenden.
Durch die Erfindung wird eine gegenüber bekannten Anordnungen verbesserte Ladungskopplungs-Gatteranordnung geschaffen, bei welcher drei Auftragungen von elektrisch leitfähigem Material erfolgen, um Elektroden auszubilden; auf diese Weise ist es möglich, zweiphasige CCD-Gatteranordnungen zu schaffen, welche einen geringeren Anteil an Oberfläche des Halbleiterplättchens erfordern und höhere Arbeitsgeschwindigkeiten ermöglichen, als dies bei den bisher bekannten Ladungskopplungs-Gatteranordnungen der Fall war.
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Claims (12)

  1. Ansprüche
    f1.) Halbleiterzellenanordnung, bei der wenigstens eine Zelle eine Unterlage aus gewähltem Halbleiternsaterial aufweist und auf einer ersten Fläche der Unterlage ein Gebiet aus Isoliermaterial ausgebildet ist, wobei je Zelle zwei Sperrgebiete in der Unterlage an das Isoliermaterial angrenzend ausgebildet sind,
    dadurch gekennzeichnet, daß
    ein erstes Gebiet aus elektrisch leitfähigem Material überall auf dem Isoliermaterial angeordnet ist, außer auf den Gebieten des Isoliermaterials über Sperrgebieten, ein zweites Gebiet aus elektrisch leitfähigem Material auf dem Teil des Isoliermaterials über alternierenden Sperrgebieten angeordnet ist, wobei das zweite Gebiet auch.über gewählten Teilen des ersten Gebietes aus leitfähigem Material liegt, ein drittes Gebiet aus elektrisch leitfähigem Material auf dem Teil des Isoliermaterials über den übrigen Sperrgebieten angeordnet ist und auf gewählten Teilen des ersten und des zweiten leitfähigen Materials liegt, und
    Isolationen zur elektrischen Isolierung jeweils der ersten, der zweiten und der dritten Gebiete aus leitfähigera Material gegenüber gewählten Gebieten der ersten, der zweiten und der dritten Gebiete aus leitfähigem Material, verhanden sind.
  2. 2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Isoliermaterial eine erste und eine zweite Schicht enthält, wobei die erste Schicht auf der Unterlage aufliegt und die zweite Schicht auf der ersten Schicht aufliegt.
  3. 3. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Unterlage aus Silizium, die erste Schicht aus Isoliermaterial aus Siliziumdioxyd und die zweite Schicht aus Isoliermaterial aus Siliziumnitrid bestehen.
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    ORIGINAL INSPECTED
  4. 4. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperrgebiete in der Unterlage durch Ionenimplantation ausgebildet sind.
  5. 5. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperrgebiete in der Unterlage in regelmäßigen Abständen (periodisch) angeordnet sind.
  6. 6. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß alle Gebiete aus leitfähigem Material aus polykristallinem Silizium bestehen.
  7. 7. Halbleiteranordnung nach Anspruch 6, dadurch, gekennzeichnet, daß die Isolationen zur elektrischen Isolierung jedes der Gebiete aus leitfähigem Material ein Gebiet aus oxydiertem Silizium aufweisen, welches zwischen zwei benachbarten ersten, zweiten und dritten Gebieten aus leitfähigem Material angeordnet ist.
  8. 8. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Unterlage und die Sperrgebiete den p-Leitfähigkeitstyp haben.
  9. 9. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Unterlage und die Sperrgebiete den n-Leitfähigkeitstyp haben.
  10. 10. . Verfahren zum Herstellen einer Halbleiteranordnung, gekennzeichnet durch die folgenden Verfahrensschritte.:
    Ausbilden einer Isolierschicht auf einer Unterlage,
    Ausbilden gewählter Gebiete aus einem ersten leitfähigen Material
    auf der Isolierschicht,
    Ausbilden von Sperrgebieten in der Unterlage zwischen den Gebieten
    aus dem ersten leitfähigen Material,
    Ausbilden gewählter Gebiete aus einem zweiten leitfähigen Material
    Ober alternierenden Sperrgebieten, wobei das zweite leitfähige
    Material gegenüber dem ersten leitfähigen Material elektrisch
    Isoliert ist,
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    Ausbilden gewählter Gebiete aus einem dritten leitfähigen Material über weiteren Sperrgebieten, wobei das dritte leitfähige Material gegenüber dem ersten leitfähigen Material und dem zweiten leitfähigen Material elektrisch isoliert ist, und Ausbilden von Verbindungsleitern zum Verbinden gewählter Gebiete aus erstem, zweiten und dritten leitfähigen Material.
  11. 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Isolierschicht in der Weise hergestellt wird, daß zunächst eine erste Schicht auf der Unterlage ausgebildet und anschließend eine zweite Schicht auf der ersten Schicht angeordnet wird.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Halbleiterunterlage Silizium, die erste Schicht ein Oxyd des Siliziums und die zweite Schicht Siliziumnitrid ist.
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DE19772743299 1976-10-15 1977-09-27 Ladungskopplungsanordnung Withdrawn DE2743299A1 (de)

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