DE2724347C2

DE2724347C2 - Deltamodulator mit einem quantisierenden Vergleicher

Info

Publication number: DE2724347C2
Application number: DE2724347A
Authority: DE
Inventors: Gardner Dulany Raleigh N.C. Jones jun.
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-05-28
Publication date: 1984-11-22
Also published as: DE2724347A1; FR2357111B1; JPS533159A; GB1558720A; JPS588777B2; CA1102002A; US4059800A; IT1115495B; ES460158A1; FR2357111A1

Description

Die Erfindung betrifft einen Deltamodulator entsprechend dem Oberbegriff des Patentanspruchs 1.

Deltamodulaloren werden zur Codierung von Sprachsignalen und Modemsignalen im Sprachband verwendet. Ein digitaler Deltamodulator der beschriebenen Art eignet sich zur Bedienung einer Vielzahl Analogsignale führender Leitungen auf Zeitmultiplcxbasis. Die Deltacodierung ist dabei entweder unter Einfachbitmodulation oder unter Mehrbitmodulation durchführbar.

Entsprechend dem Stand der Technik hat sich historisch ergeben, daß die Deltamodulation für die Digitalisierung analoger Signale weniger aufwendig ist als die Pulscodemodulation PCM. Dieser Vorteil beruht hauptsächlich auf dem Kostenunterschied /wischen relativ einfachen Analogfiltern bei Deltamodulation gegenüber den viel kritischeren Nyqiiist-Bandbreitenfiltern bei PCM. Wenn die Codierung analoger Signale für die digitale Übertragung auf Kanälen mit hoher Fehlerhäufigkeit beabsichtigt ist, dann bietet die Deltamodulation neben den Kostengesichtspunkien einen vielleicht noch bedeutenderen Vorteil, indem sie bezüglich Kanalfehlern weniger anfällig ist als herkömmliche PCM. Im Codicrungsfrequenzgebiet von 24 bis 40kBits/sec läßt ihre Robuslheit die Deltamodulation als kostengünstigste Lösung für Kanäle erscheinen, auf denen die Fehlerhäufigkeit bis zu 10~² gehen kann. Solche Verhältnisse treten bei Satcllitenübertragungssystemen auf, bei denen unter schlechten Weiterbedingungen solche hohen Kanalfehlerwahrscheinlichkeiten bereits beobachtet worden is sind.

Um erträgliche Spmchqualitäten im Codiergebiet von 24 bis 40 kBits/sec zu erreichen, muß ein Deltacodierer ebenso wie PCM Möglichkeiten aufweisen zur Anpassung der Quantisierungsstufen an den Pegel des zu codierenden analogen Eingangssignals. Die Auslegung des Verfahrens oder des Algorithmus für eine solche Anpassung, die sogenannte Kompandierung, beeinflußt sehr wesentlich die Fehlercmpfindlichkeit des Deltacodes und bestimmt, welche Arten von Signalen codierbar sind. F i g. 1 zeigt das Blockschaltbild eines herkömmlichen Deltacodiercrs und umfaßt einen Addierer Γ, einen auf einen Betriebstakt ansprechenden Quantisierer 2', einen Multiplizierer 3' zur Multiplizierung des Ausgangssignals des Quantisicrers 2' mit einem Signal Δ, welches seinerseits durch Kompandierungskreisc 4' in Abhängigkeit vom Ausgangssignal des Quantisierers 2' erzeugt wird, und ein Signalfilter S', dessen Ausgangssignal eine quantisicrtc Darstellung des analogen Eingangssignals wiedergibt. Die Funktion der Kompandierungs- oder Anpassungskreise 4' ist die Bereitstellung von Rückkopplungsstufengrößen, so daß der Modulator ein optimales Verhältnis Signal zu Quantisierungsrauschen auch bei großen Variationen des Pegelwertes des Eingangssignals gewährleistet. Ein in der deutschen Offenlegungsschrift P 20 49 641 angegebenes Verfahren führt diese Funktionen aus unter Vergrößerung der Stufengröße um diskrete Werte, wenn Uberziehungsbedingungen an einem Codevcrlauf mit aufeinanderfolgenden N Einsen oder N Nullen erkennbar sind, und unter Verkleinerung der Stufengröße, wenn eine solche Überziehung in einer vorgegebenen Zeit nicht stattfindet. Im Demodulator werden die Stufengrößen anhand der gleichen im Code enthaltenen Informationen vergrößert oder verkleinert. Solch ein Algorithmus arbeitet mit variierender Quantisierung derart, daß der Demodulator Quantisierungswechselinformationen aus dem empfangenen Code ableitet. Im Demodulator sind keine anderen Informationen bezüglich des Wertes der jeweiligen Stufengröße des Modulators verfügbar, als die gerade zuletzt benützten Quantisierungsschritte erkennen lassen können. Wenn ein Fehler mit dem digital codierten Signal abgegeben wird, kann sich ebenfalls eine fehlerhafte Stufengrößenberechnung im Demodulator ergeben. Solche Fehler führen zu Verzerrungen des empfangenen Signals und wirken sich verheerender aus als zusätzliches Hintergrundrauschen, das sich bei nicht anpassenden Deltamodulatoren aufgrund von Kanalfehlern ergibt.

Wenn ein Fehler bezüglich der Decodierungsstufengröße auftritt, besteht Diskrepanz in der Quantisierung des Modulators und des Demodulators, bis aufgrund eines erwünschten Mechanismus die beiden Werte wieder resynchronisiert werden; mit dem übertragenen Signal selbst wird kein Abhilfe schaffendes absolutes Quantisierungsmaß übermittelt. Algorithmen mit veränderbarer Quantisierung sind für die Codierung von Sprachsignalen gegeben, wobei Lücken in der Umhüllenden der Wellenform genügend breit und häufig auftreten, um dem Modulator und Demodulator die Einstellung auf ihre größten bzw. kleinsten Quantisierungsstufenwerte immer wieder zu ermöglichen und dabei zu resynchronisieren. Da im Sprachbandbereich arbeitende Modems Signale mit konstanten Umhüllenden ohne Lücken übertragen, können sie kaum mit Modulatoren codiert werden, die Algorithmen mit wechselnden Quantisierungen verwenden. Ein einziger Digitalkanalfehler könnte im Demodulator eine so große Verfälschung erwirken, daß das Ausgangssignal des empfangenden Modems für den Rest der übertragung ohne direkte Möglichkeiten der Bereinigung seinen Sättigungswert einnehmen würde.

Ein Delüimodulalor, der dieses Problem löst, wurde von Betts auf Seite 547 der IEEE Transactions on Communication Technology im August 1971 veröffentlicht Dieser Modulator verwendet einen direkten Quantisierungskompandierungsalgorithmus. Es ist beschrieben, daß die Quantisierung bei der Decodierung des übertragenen Signals direkt aus der digitalen Bitfolge berechenbar ist. Diese Techrtik vermindert die Empfindlichkeit des Codieriingsverfahrens gegenüber Kanalfehlern und, noch wichtiger, ermöglicht der Algorithmus die Codierung von Signalen mit konstanter Umhüllender, wie sie bei Modemsignalen gegeben sind. Der entwickelte Modulator ist jedoch nicht für eine zeitmulliplexe Verwendung geeignet, bei der einmal vorhandene zentrale Komponenten zeitmultiplex für eine Vielzahl von Leitungen verwendbar sind.

Die Aufgabe der Erfindung ist die Schaffung eines Deltamodulators mit einem direkten Kompandierungsprinzip, bei dem die bei der Codierung und Decodierung digitaler Signale jeweils anzuwendende Quantisierung direkt aus der übertragenen digitalen Bitfolge ableitbar ist; dieser Modulator soll digital ausführbar und für die Verwendung auf zeitmultiplexer Basis für eine Vielzahl von Leitungen anwendbar sein, deren jede analoge Eingangssignale führt; der Modulator soll dabei sowohl Sprachsignalen als auch Modemsignalen innerhalb der üblichen Telefonkanalbandbreiten genügen; die zu schaffende Grundanordnung soll auch für Mehrbit-Deltacodierung bei solchen Anwendungen verwendbar sein, die feinere Auflösungen verlangen als sie bei herkömmlicher Einbil-Deltamodulation möglich sind.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen beschrieben.
f\ Das grundsätzliche Verfahren zur Kompandierung bei der Codierung nach der vorliegenden Erfindung

I beruht auf der Messung von Korrelationen zwischen aufeinanderfolgenden Bits.-Dabei ist eine optimale Zuver- ; \ 5 lässigkeit bezüglich digitaler Kanalfehler gegeben, womit eine ausgezeichnete Verwendbarkeit auch für Satelli-• tenkanäle und ähnliches möglich ist. Bei einem rein digitalen Aufbau liegt eine modular ausgelegte, konstruktive |j Ausführung nahe, mit der eine große Anzahl vonQuellenleilungcn gleichzeitig bedient werden kann. Damit sind ;,s die Gesamtkosten des Gerätes pro Leitung in vorteilhafter Weise optimierbar. Ein besonderer zu berücksichti- .' gender Gesichtspunkt bei der vorliegenden Erfindung ist die Möglichkeit, eine Einfachbit- oder auch eine K IO Mehrbit-Deltamodulation durchführen zu können.

fe! Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher

\;, beschrieben.

$ F i g. 1 ist das Ellockschaltbild eines herkömmlichen Deltamodulators und Demodulators nach dem Stande der

" Technik;

■;.,: 15 Fig. 2 ist das Blockschaltbild eines Deltamodulators entsprechend der vorliegenden Erfindung;

5? F i g. 2A ist das Blockschaltbild einer Abwandlung des Blockschaltbildes gemäß F i g. 2;

' Fig.3 ist das Blockschaltbild eines Deltamodulators nach der vorliegenden Erfindung zur gleichzeitigen

Vj Modulation der Analogsignale einer Vielzahl von Leitungen auf Zeitmultiplexbasis;

■? Fig.3A ist das Übersichtsschaltbild eines Deltamodulators und eines Deltademodulators entsprechend

ff 20 F ig. 3;

[;! Fig.4 enthält ein Blockschaltbild ähnlich Fig.2 mit Abänderungen wie in Fig. 2A zur Erzeugung von

[J₁ mehrbit-deltacodierten Signalen;

|| F i g. 5 erläutert die Funktionen eines Deltamodulators gemäß F i g. 3;

'j'*' Fig.6 erläutert die erforderlichen Abwandlungen gegenüber Fig.3 bei der Erzeugung mehrbit-codierter

φ 25 Deltasignale.

f.,':... Gemäß Fig.2 werden ein analoges Eingangssignal in Form eines Sprach- oder Modemsignals über eine

Leitung 10 und ein Rückkopplungssignal über eine Leitung 11 von einem Digital/Analog-Konverier 12 einem Summierer 14 zugeführt, dessen Ausgangssignal die Differenz zwischen den beiden Signalen auf den Leitungen

':; 10 und 11 kennzeichnet. Der Ausgang des Summierers 14 ist mit einem Quanlisierer js verbunden, der mittels

!.' 30 eines Taktsignals getaktet wird. Das Ausgangssignal des Quantisierers 15 bildet das codierte Ausgangssignal des

>i Deltamodulators und gibt in zweipcgcliger digitaler Form das analoge Eingangssignal der Leitung 10 wieder.

^;$ Das momentane Ausgangssignal wird als d, bezeichnet.

■i Das Ausgangssignal d, vom Quantisierer 15 wird einem einstelligen Schieberegister 16 zugeführt, das laufend

f- das jeweils vorangegangene Bit zur Verfügung hält. Das Ausgangssignal d/ und das Ausgangssignal des Schiebe-

|i 35 registers d,-\ werden den beiden Eingängen eines antivalenlen ODER-Gliedes 17 zugeführt, das ein dem

|v Produkt der Signale d, und t/,_i entsprechendes Signal abgibt. Dieses Signal wird zusammen mit einem Signal

R geeigneter Größe — Pr einem Summierer 18 zugeführt. Pr stellt ein gewähltes Bezugsmaß dar, das die Modula-

% tionsdichte des codierten Ausgangssignals bestimmt. Der Ausgang des Summierers 18 ist mit einem Addierer 19

H verbunden, dessen anderem Eingang der Inhalt eines Registers 20 nach vorangehender Multiplikation mit einem

j§ 40 Konstantwert ß\ in einem Multiplizierer 21 zugeführt wird. Das jeweilige Ausgangssignal des Addierers 19 wird,

κ vorausgesetzt daß es positiv ist, im nächsten Funktionszyklus in das Register 20 eingegeben. Der Inhalt des

P Registers 20 wird aus Darstellungsgründen bezeichnet mit J„,_ ι und das Ausgangssignal des Addierers 19 mit

■if dm. Um zu unterbinden, daß die Anordnung zu weit ins Negative abrutscht, wird das Ausgangssignal des

ff Addierers 19 über ein Torglied 22 dem Eingang des Registers 20 zugeführt. Das Torglied 22 steht in Abhängig-

|| 45 keit vom Vorzeichen des Ausgangs des Addierers 19; es schaltet entweder das Ausgangssignal des Addierers 19

<f oder einen Wert Δ min zum Eingang des Registers 20 durch. Ein negatives Vorzeichen am Ausgang von 19

II veranlaßt die Durchgabe des Wertes Δμιν zum Eingang des Registers 20. Wenn der Ausgang von 19 positiv ist, '$j. dann wird der jeweilige Ausgangssignalwert des Addierers 19 dem Eingang des Registers 20 zugeführt. Der iti Ausgang des Torgliedes 22 ist andererseits mit dem Eingang eines Multiplizierers 23 verbunden. Darin wird mit i|| 50 einem Wertßi multipliziert. Dabei erbit sich ein τηΛβι multipliziertes Ausgangssignal Δ_α>.

I? Das Register 20, der Multiplizierer 21 und der Addierer 19 bilden ein digitales Rekursivfilter erster Ordnung.

|| Der Addierer 19 addiert das digitale Eingangssignal Δ_η, mit dem vorangehenden Filtcrausgangswerl J_m-i,

M gewichtet mit dem Konstantwert ß_u der in Verbindung mit der Abtastfrequenz des Taktsignals die Filterbandbreite bestimmt Ein Addierer 24, der zusätzlich unter Steuerung durch das Signal d, vom Quantisicrer 15 steht,

55 bildet die Summe oder Differenz des Ausgangssignals vom Multiplizierer 23 und eines Signals S_n,-], das in einem Register 25 bereitgehalten und zusätzlich mit einem Konstantwert ßy in einem Multiplizierer 26 multipliziert wird. Der Ausgang des Addierers 24 ist mit dem bereits genannten Digital/Analog-Konverter 12 verbunden. Das Register 25, der Multiplizierer 26 und der Addierer 24 bilden wiederum ein digitales Rekursivfilter erster Ordnung, dessen Bandbreite durch den Konstantwert ßi und die Taktfrequenz bestimmt wird.

60 Die beabsichtigte anpassende Kompandierung umfaßt die laufende Haltung der Stufengröße in der Form A_m so, daß ein Maß für die Durchschnittsdichte des codierten Signals laufend bereitgestellt wird. Dies erfolgt durch Bilden der Antivalenz-Funktion zweier aufeinanderfolgender Bits d,-\ und t/, des codierten Signals und durch Addition des Bezugswertes — Pr sowie durch Bildung des Mittelwertes der Summe, wobei sich am Ausgang des Multiplizierers 23 das Schrittstufensignal A_m multipliziert mit dem Konstantwert ßi ergibt Das Grundziel der

65 Anpassung ist die Gleichhaltung des Durchschnittswertes von drd,--i mit dem vorgenannten Bezugswert -Pr. Dies läßt sich über einen weiten Variationsbereich von Eingangspegeln erzielen, wenn ein genügend großer Wert ßi gegeben ist Der angewandte Algorithmus kann zusammengefaßt werden als mathematischer Ausdruck für die Berechnung des Schrittstufensignals Δ_η und des Rückkopplungssignais S_m das ebenfalls genannt wurde.

Die dazu geeigneten Beziehungen sind

S,„ =A?m - 1+(VORZd₁)IzM₁₁I--1 (VORZ = Vorzeichen von...)

Wie bereits genannt, bilden das Register 20. der Multiplizierer 21 und der Addierer 19 ein digitales Rekursivfilter erster Ordnung. Ebenso bilden das Register 25. der Multiplizierer 26 und der Addierer 24 ein zweites digitales Rekursivfilter. Diese beiden Filter enthalten die Multiplizierer 21 und 26. Die Verwirklichung eines Multiplizierer- ist wesentlich aufwendiger als die eines Addierers. Die Schallkreise gemäß F i g. 2A bieten dazu Abhilfe. Die Schaltkreise gemäß Fig. 2A verwenden keine Multiplizierer und erreichen im wesentlichen dasselbe Ergebnis

Digital/Analog-

Konverter 12, der Addierer 24 und das Register 25, wie in !■" i g. 2 vorbeschrieben, enthalten. Der Multiplizierer 26 ist jedoch durch ein Verzögerungsglied 27 ersetzt, das vom Ausgang des Registers 25 gespeist wird und so angeordnet ist, daß es einen vorgegebenen Versatz des vom Register 25 abgegebenen digitalen Signals bewirkt. Das in 27 versetzte Signal wird mittels eines Addierers 28 vom direkt vom Register 25 abgegebenen Signal subtrahiert und das Ergebnis dem Addierer 24 gemäß F i g. 2 zugeführt. Bei dieser Anordnung wird der Wert S„,-i im Register 25 gespeichert und effektiv mit dem Konstantwert/Λ multipliziert. Dabei sind bezüglich der verfügbaren Werte einige F.insehränkungcn gegeben. Jedoch läßt sich eine ausreichende Realisierung so erzielen. Der Multiplizierer 23 läßt sich ebenfalls durch ein einfaches Verzögerungsglied ähnlich 27 in Fig.2A ersetzen. Dabei lassen sich gleichwertige Funktionen wie mit dem Multiplizierer 23 bewerkstelligen und ein Äquivalent der Multiplikation mit dem Konstantwcri/ft erzielen.

Die Ausführung gemäß Fig.3 enthält eine Anordnung für eine Vielzahl von Eingangsleitungen, wobei der Modulator zeitmultiplex für η Leitungen L 1 bis Ln benutzbar ist. Der Modulator führt dieselben Funktionen für alle Einzelleitungen wie der gemäß F i g. 2 durch. Die Modifikation gemäß F i g. 2A für beide rekursive Filter von F i g. 2 wird dabei gleich verwirklicht.

Entsprechend F i g. 3 führen die Leitungen L I bis Ln Analogsignale zu. die entweder als Sprachsignale oder Modemsignale einer Anordnung von Vcrgleichcrn 30-1 bis 30-n eingegeben werden. Die Vergleicher mögen den Schaltkreisen identisch sein, die in F i g. 2 innerhalb der Umgrenzung 31 dargestellt sind. Die Ausgänge dieser Einzelvergleicher werden selektiv und nacheinander mit der Ausgangsleitung 32 mittels eines Schalters 33 verbunden. Ein Digiiai/Analog-Konverter 34 entsprechend dem Konverter 12 in Fig. 2 ist mit den zweiten Eingängen der Vergleicher 30-1 bis 30-n verbunden. Die den einzelnen η Leitungen zuzuordnenden Werte stehen immer dann im Digital/Analog-Konverter 34, wenn die jeweilige Leitung mit der Ausgangsleitung 32 über den Schalter 33 verbunden ist. Wie dies im einzelnen erfolgt, wird in der nachfolgenden Beschreibung erläutert.

Ein Oszillator 35 ist mit einem Zähler 36 verbunden. Der Zähler 36 ist mit sieben sequentiellen Ausgängen ausgebildet, die sieben aufeinanderfolgende Impulse des Oszillators 35 abgeben. Der siebte Ausgang des Zählers 36 ist mit einem zweiten Zähler 37 verbunden, der nacheinander bis η zählt und dann wieder in seine Ausgangsstellung gehl. Die Ausgänge des Zählers 37 sind mit dem Schaller 33 verbunden; damit werden in einzusehender Weise Verbindungen von den einzelnen Vcrgleichcrn über den Schalter nach Maßgabe des Zählstandes durchgeführt. Nacheinander werden die einzelnen Vcrgleicher 30 über den Schalter 33 mit der Ausgangsleitung 32 verbunden. Die Ausgänge 1,3 und 5 des Zählers 36 sind über ein ODER-Glied 38 verbunden und geben ein mit (-) bezeichnetes Ausgangssignal ab. Der Ausgang 4 des Zählers 36 gibt ein mit ( + ) bezeichnetes Signal ab. Die Verwendung dieser beiden Ausgangssignale wird noch später beschrieben. Dasselbe gilt für die Verwendung der weiteren Ausgangssignale vom Zähler 36.

Die WerteS,,,-1,4,,- , und d,. 1, die im Zusammenhang mit den Fi g. 2 und 2A genannt wurden, werden für die einzelnen Leitungen in einem Speicher 39 gespeichert, welcher unter Zugriffssteuerung durch den Zähler 37 steht, der die Adresse der jeweils zu bedienenden Leitung angibt. Die Werte S,„_i, J_n,-1 undc/,_i werdenausdem Speicher 39 in Register 40,41 und 42 ausgelesen, wenn das Ausgangssignal k 0 am mit 0 bezeichneten Ausgang des /,ähiers J6 ansteht.

Alle gemäß F i g. 2 beschriebenen Funktionen bei Anwendung der Modifikationen gemäß F i g. 2A können entweder unter Additionen oder Subtraktionen durchgeführt werden. Bei der Ausführung für eine Vielzahl von Leitungen unter Zeitmultiplexierung werden auch die Modifikationen verwendet. Ein einziger Addierer 43 und eine ±-Steuerung 44 führen alle erforderlichen Additionen und Subtraktionen für die einzelnen Leitungen zeitmultiplex nacheinander verschachtelt durch. Die Ausgangssignale (+) oder(—), die schon im Zusammenhang mit 36 und 38 beschrieben wurden, werden der ± -Steuerung zugeführt. Das Ausgangssignal d, vom Schalter 33 gelangt über ein Torglied 45 während des k 2-Ausgangssignals des Zählers 36 nach 44 hindurch. Das Ausgangssignal des Addierers 43 wird einem Register 46 zugeführt, dessen Ausgang mit A 0 bezeichnet ist. Die beiden Eingänge des Addierers 43 sind mit B und A bezeichnet. Eine Verzögerungseinheit 47 ist mit dem ß-Eingang von 43 verbunden. Diese Verzögerungseinheit gibt jedes Eingangssignal ohne Verzögerung hindurch, ausgenommen jedoch während der Signalzeiten für k 1, k 2 und k 3. Während dieser drei Signalpcrioden werden drei verschiedene Verzögerungen M₁, M3 oder M₂ durchgeführt. Diese drei Verzögerungen entsprechen den erforderlichen Verzögerungen, die vorangehend im Zusammenhang mit F i g. 2A zum Ersatz der drei Multiplikationen mit den b5 Werten ß_u ß₂ und ß_t erforderlich waren. Zwei ODER-Glieder 48 und 49 dienen zur Zusammenführung der einzelnen Eingabcsignalc für die A- und B-Eingänge des Addierers 43.

Ein Torglied 51 verbindet den Ausgang für S,,,., vom Register 40 mit dem ODER-Glied 49 während des

k 1-Ausgangssignals vom Zähler 36. Ein Torglied 52 verbindet den Ausgang für A_n,- \ vom Register 41 mit dem ODER-Glied 49 während der k 2- und * 3-Ausgangssignale des Zählers 36. Ein Torglied 53 verbindet den Ausgang AO vom Register 46 zum ODER-Glied 49 während des A; 4-Ausgangssignals des Zählers 36. Ein Torglied 54 verbindet das Bezugsmaß Pt, das schon von F i g. 2 her bekannt ist. mit dem ODER-Glied 49 -_

während der Signalperiode von k 5. Ein Torglied 55 verbindet den Ausgang für S,„_ vom Register 40 mit dem *

ODER-Glied 48 während der Periode für k 1. Ein Torglied 56 verbindet den Ausgang A 0 vom Register 46 mit. dem ODER-Glied 48 während der Signalperioden von λ- 2 und k 5. Ein Torglicd 57 verbindet den Ausgang für s"

J_m_i vom Register 41 mit dem ODER-Glied 48 während der Signalpcriodc für k 3. Ein Torglied 58 verbindet den \ Ausgang eines antivalenten ODER-Gliedes 59, das in Aufbau und Funktion dem antivalenten ODER-Glied J.

ίο 17von F i g. 2 entspricht, mit dem ODER-Glied 48 während der Periode für das Ausgangssignal Jt 4 vom Zähler *

36. Dem antivalenten ODER-Glied 59 wird das Ausgangssignal rf, über die Leitung 32 und das versetzte Ausgangssignal rf,_ \ vom Register 42 zugeführt. Damit arbeitet das antivalentc ODER-Glied 59 analog dem Glied 17, das bereits beschrieben wurde. Der Ausgang für S_1n \ vom Register 40 ist während der Zeit für Ar· 0 mit einem Digital-Analog-Konverterregistcr 60 verbunden, dessen Ausgang wiederum zum Digital-Analog-Kon verter 34 führt, der seinerseits Eingangssignalc für die Verglcicher 30-1 bis 30-n liefert. Wenn während des. Betriebes ein neuer Wert S_n,-1 berechnet wird, wird dieser in den Speicher 39 eingegeben. Der vorher berechnete Wert gelangt in das Register 40 und weiter zum Register 60. das nunmehr einen aktuellen Wert Sm-ι zur Speisung des zweiten Eingangs des jeweiligen Vergleichen enthält. Während jedes Arbeitszyklus wird ein neuer Wert S_ro_i berechnet entsprechend den in der Tabelle gemäß F i g. 5 dargestellten Schritten. Nach der ßerech nung neuer Einzelwerte werden diese in die Register 40,41 und 42 unter Steuerung durch die Ausgangssignale Ar 2 und k 5 vom Zähler 36 eingegeben. Der neue Wert für S,„ _ ι gelangt aus dem Register 46 während der Jt 2-Periode des Zählers 36 über das Torglied 61 ins Register 40. Der neue Wert A_m... ι aus dem Register 46 gelangt in das Register 41 während der Periode für k 5 über das Torglied ^-2, und der neue Wert rf,. \ gelangt in das Register 42 während der Periode für k S über das Torglicd 63. Während der Periode für k 6 besorgt das an die Schreibsteuerung des Speichers 39 angelegte Ausgangssignal des Zählers 36, daß die neu in den Registern 40,

41 und 42 bereitgestellten Werte an den durch den Ausgang des Zählers 37 bestimmten Speicherplatz eingegeben werden. Somit wird die jeweils durch der» Zähler 37 angesprochene Leitung bedient und ihre zugehörigen Werte in Vorbereitung auf die nächstfolgende Bedienung derselben Leitung auf den neuesten Stand gebracht.

Die Tabelle gemäß F i g. 5 zeigt die Eingaben in den Addierer 43 während der Zählschrittc A: 0 bis k 6, die Eingabesignale für die ± -Steuerung 44 und die Verzögerungseinheit 47, die Ausgabe aus dem Register 46 sowie den Inhalt der Register 40,41 und 42 sowie 60 während der einzelnen Jt- Perioden.

Während der Periode für A; 0 werden die Werte S,„. \,A„,-\ und«/,, ι vom Speicher 39 in die Register 40,41 und

42 ausgelesen. Des weiteren wird der Wert S_n,-1 in das Register 60 weitergegeben, in dem er für den Rest der Verarbeitung von A: 0 bis Ar 6 verbleibt. Während der Periode Ar 1 wird der Wert S_1n \ den beiden Eingängen A und ßdes Addierers 43 zugeführt. Der Wert S_n,- i.dcr dem 0-Eingang über das Torglicd 51 und das ODER-Glied 49 zugeführt wird, wird um einen fest vorgegebenen Wert M\ verzögert und unter Steuerung durch das Ar 1-Signal über das ODER-Glied 48 und die ±-Steuerung 44 um den dem Eingang A über das Torglied 55 und das ODER-Glied 48 zugeführten Wert vermindert, wobei sich der Wert ß\ χ S_n,- ι entsprechend der Erklärung anhand von F i g. 2 und 2A ergibt. Das Ergebnis steht im Register 46 und kann während der Periode k 2 über das Torglied 56 und das ODER-Glied 48 wieder zum Eingang A des Addierers 43 gelangen. Während der Periode Ar 2 wird der Wert A_m-\ vom Register 41 über das Torgiicd 52, das ODER-Glied 49 und um einen Betrag Mi verzögert dem Eingang B des Zählers 43 zugeführt. Der Wert rf, steht dabei auf der Ausgangslcitung 32 an und bestimmt das Vorzeichen der Addition, wobei sich am Register 46 der Wert ß\ χ S,„ . ι + d, χ A_n,- ι χ ß₂ ergibt. Als di in der Ausgabespalte von 46 ist jeweils nur der Vorzcichenwert des gegenwärtigen Ausdrucks di, entweder als +1 oder als — 1, enthalten. Das Vorzeichen bestimmt den Additions- oder Subtraklionssinn, der jeweils durchgeführt wird. Der errechnete S„,-Wert gelangt unter Steuerung durch das Signal Ar 2 über das Torglicd 61 zum Register 40. Er entspricht vollen Äquivalcntwert von .S'„, geinälJ F i g. 2. Kr wird dann der nächstfolgende Wert S_m-1 während des nächsten Arbeitsganges sein. Während der Periode für Ar 3 wird der Wert A„,. ι vom Register 41 über die Torglieder 57 und 52 zum Eingang A und B des Zählers 43 gegeben. Der dem Eingang B zugeführte Wert wird um M2 Stellen verzögert und eine Subtraktion unter Steuerung des Signals Ar .3 über das ODER-Glied 38 und die ± -Steuerung 44 crwirkl. Dabei ergibt sich β, χ A_n, ι. Während der Periode A- 4 gelangt das Ausgangsergebnis von rf,x dj-\ vom antivalcntcn ODER-Glied 59 /.um Hingang A über das Torglicd 58 und das ODER-Glied 48. Der Inhalt des Registers 46, nämlich das Ergebnis der vorangehenden Rechnung, gelangt über das Torglied 53 zum Eingang B. Jetzt erfolgt eine Addition unter Steuerung der ± -Steuerung 44 und des Ausgangs signals Ar 4 vom Zähler 36. Dabei erfolgt keine Verzögerung in 47. Diese Periode ergibt den Wert ß\ xJ,„. i + dixdi-\. Dieser nunmehr im Register 46 stehende Wert gelangt während der Periode A: 5 zum Eingang A und gleichzeitig der Bezugswert Pr zum Eingang B. Eine Subtraktion erfolgt unter Steuerung des Ausgangssignals A: 5 vom Zähler 36 über das ODER-Glied 38 und die ±-Steuerung 44. Während dieser Periode k 5 erfolgt wiederum keine Verzögerung. Das Ergebnis der Rechnung ergibt A„,=ß\ x4».. t + rf, χ d,-_ 1 — Pr. Dieser Wert

gelangt unter Steuerung durch Ar 5 ins Register 41 und bedeutet ein volles Äquivalent des Werts A_1n. der im Zusammenhang mit F i g. 2 beschrieben wurde. Zur gleichen Zeit steht der Wert rf, auf der Ausgangsleitung an, gelangt über das Torglied 63 zum Register 42 und stellt den Wert d, 1 wiihreml der nächstfolgenden Rechnung dar. Der Wert J₁₁, im Register 41 ist im nächsten Arbeitszyklus der Wert A₁₁₁ 1 für die zugehörige Leitung. Während der Periode kb des Zahlers lh weiden die vorangehend in die Register 40, 41 und

b5 eingegebenen Werte in den Speicher 39 eingeschrieben und zwar bei der Adresse, die wiederum durch den Zähler 37 bestimmt wird.

Fig. 3A stellt die vorbeschriebene Ausführung gemäß Fig. i in einem vollständigen System mit Modulator und Demodulator dar. Der Modulator weist η Leitungen /. I bis l.n auf, welche zu den Verglcichern 30— 1 bis

30— η führen, die andererseits über ihre zweiten Eingänge vom Digital-Analogkonverter 34 gespeist werden. Der Schalter 33 und der Zähler 37 zu seiner Bedienung sind wiederum dargestellt Die restlichen Schaltkreise gemäß Fig. 3 sind im Block 65 unter der Bezeichnung »Parameter-Berechnung« zusammengefaßt Das Ausgangssignal über die Leitung 32 führt über einen Digitalüberiragungskar.al zu einem Demodulator, der eine identische Parameter-Berechnung 65' wie der Modulator aufweist Ein Zähler 37' entspricht dem Zähler 37; er schaltet den Schalter 13', der wiederum dem Schalter 33 des Modulators entspricht Der Schalter 33' ist mit η Ablast- und I laltekreisen 66—J bis 66—π verbunden, die die η Analog-Aiisgangssignal-Leitungen L V bis Lrf über π Tiefpaßfilter 67— 1 bis 67—π speisen.

Die Schaltkreise gemäß F i g. 4 eignen sich tür eine Mchrbit-Deltamodula'ion eines analogen Eingangssignals über eine Leitung. F i g. 4 und die nachfolgende Beschreibung einer Mehrbit-Codierung benutzen als Beispiel einen 4-Bit-Code. Es ist selbstverständlich, daß die beschriebene Technik auch Codes mit noch mehr Bits berücksichtigen kann. Die Schaltkreise sind im wesentlichen denen gemäß F i g. 2 und 2A ähnlich. Im Interesse einer gestrafften Darstellung werden die Schaltkreise, die funklionsidentisch sind, mit den gleichen Bezugszeichen wie in Fi g. 2 und 2A bezeichnet Beim Rekursivfilter, das anstelle des mit dem Multiplizierer 21 tritt sind die Bezugszeichen wiederum mit ' versehen, so daß sie von denen klar unterscheidbar sind, die anstelle des Filters mit 26 gemäß F i g. 2 verwendet werden. Die nun folgende Beschreibung wird auf die erforderlichen Abänderungen gestrafft, die für die Anpassung an Mehrbil-Deltamodulalion gegenüber 1-Bit-Deltamodulationsfunktionen erforderlich sind. In F i g. 4 wird die Multiplikation des Multiplizierers 23 gemäß Fi g. 2 wiederum durch ein Verzögerungsglied 23' bewerkstelligt, welches das Ausgangssignal vom Torsignal 22 um einen geeigneten Wert versetzt und dabei die Multiplikation mit dem Wert/ii ausführt Das sich ergebende Ausgangssignal wird für vier Abtasttaktc konstant gehalten und dann erst eine Änderung für die nächstfolgenden vier Taktzeiten freigegeben. Dies erfolgt durch ein Torglied 70 und einen Zähler 71. Der Zähler 71 hat vier Zählstellungen und kann somit vier Takte eines Oszillators 72, der durch die Taktung im Quantisierer 15 steuert, durchführen. Der Ausgang 11 des Zählers 71 ist mit dem Torglied 70 verbunden, womit unter weiterer Verarbeitung hinter dem Torglied in den nachfolgenden Schaltkreisen ein Signal J_n, erzeugt werden kann, das nur einmal . pro vier Takte des Oszillators 72 wechselt. Der Wert A_1n wird mit den Werten '/_t, V₂, V«, V₈ in den einzelnen Zählperioden des Zählers 71, d.h. während der Perioden 11, f2, i3 bzw. /4, multipliziert. Dies erfolgt unter Durchgabe der genannten vier Bruchwerte als Bezugswerte über einen Schalter 73 zum Multiplizierer 74, dessen anderer Eingang mit dem Ausgang des Verzögerungsglicds 23' verbunden ist.

Anstelle des Wahlschalters 73 und des Multiplizierers 74 könnte eine selektive Verzögerung verwendet werden, die den jeweils zu verarbeitenden Wert während der Perioden 11, /2, f 3 und f 4 um einen wählbaren Wert versetzt Diese Technik würde wiederum das Erfordernis eines Multiplizierers vermeiden und die Multiplikationsfunktion durch eine Verschiebefunklion ersetzen, womit die Verwendung des Prinzips von F i g. 3 bei der Ausführung der Schaltkreise gemäß F i g. 4 erleichtert wird. Dabei wird verfahren entsprechend der Tabelle in F i g. 6. Das in F i g. 6 gezeigte Grundprinzip entspricht dem von F i g. 5. Eine Abwandlung des Zählers 36 ist erforderlich, der jetzt zehn Ausgänge 0 bis 9 aufweist, um alle einzelnen Rechenschritte nacheinander erfolgen lassen zu können. Die Schritte von Jt 6 bis k 9 sind identisch mit den Schritten von k 3 bis k 6 gemäß F i g. 5.

Hierzu h Blatt Zeichnungen

Claims

Patentansprüche:

1. Deltamodulator mit einem quantisierenden Vergleicher, dessen erstem Eingang das zu verarbeitende analoge Eingangssignal und dessen zweitem Eingang ein innerhalb des Dcliamodulators selbst erzeugtes analoges Vergleichssignal zuführbar ist, das aus der am Ausgang des Vergleichers erscheinenden Kolge periodischer, binärer Signalwerte gewonnen wird und die Wahl der jeweils anzuwendenden Quanlisieru.igsstufe bestimmt, gekennzeichnctdurch

eine laufend die Antivalenz-Funktion aus dem jeweils abnehmbaren Signalwert (d) und dem vorangegangenen Signalwert (di-1) bildende Anordnung(16,17),

einen Addierer (18), dessen erstem Eingang der jeweilige Wert der Antivalenz-Funktion und dessen zweitem Eingang ein vorgegebener Bezugswert (-Pr) zuführbar ist,

ein erstes digitales Rekursivfilter (19,20), dessen Eingang mit dem Ausgang des vorgenannten Addierers (18) verbunden ist und an dessen Ausgang ein Steuersignal (zf,„) für die Wahl der jeweils anzuwendenden, bei Deltamodulatoren in bekannter Weise veränderbaren Quantisierungsslufe abnehmbar ist,

einen Addierer (24), dem einerseits die periodischen Binärsignale (d.) vom quantisierenden Vergleicher (31) und andererseits das Steuersignal (J_n,) vom ersten digitalen Rekursivfilter (19, 20) zur Vornahme einer Addition oder Subtraktion, abhängig vom Signalwert (d,)zuführbar ist und der gleichzeitig den Eingang eines zweiten digitalen Rekursivfilters (24, 25) bildet, an dessen Ausgang das gebildete Vcrglcichssignal (S₁₁₁) für den quantisierenden Vergleichcr (31) in digitaler Form abnehmbar und über einen daraus ein analoges Vergleichssigmal in an sich bekannter Weise bildenden Digital/Analog-Konverter(l2)dem /weilen Eingang des quantisierenden Vergleichers (31) zuführbar ist.

2. Deltamodulator nach Anspruch !.dadurch gekennzeichnet,

daß das erste digitale Rekursivfilter (19. 20) einen Addierer (\% ein Torglied (22), ein Register (20), einen ersten Multiplizierer (21) sowie einen zweiten Multiplizierer (23) umfaßt,

daß der erste Eingang des Addierers (19) des ersten Rekursivfilters mit dem Ausgang des vorgeschalteten Addierers (18) verbunden ist,

daß der erste Signaleingang des Torgliedes (22) des ersten Reku^rsivfilters mit dem Ausgang des Addierers (19) des ersten Rekursivfilters und der zweite Signaleingang des Torgliedes (22) des ersten Rekursivfilters mit einer Quelle für ein Minimal-Schwellwertsignal (Amin) verbunden ist. derart, daß der erste Signaleingang zum Ausgang des Torgliedes (22) durchgeschallet ist, wenn ein positiver Signalwert zugeführt wird, aber der zweite Signaleingang zum Ausgang durchgcschallci ist, wenn ein negativer Signalwert vom vorgeschalteten Addierer (19) zugeführt wird,

daß der Ausgang des Torgliedes (22) mit dem Eingang des Registers (20) des ersten Rekursivfilter verbunden ist, daß der erste Eingang des ersten Multiplizierers (21) des ersten Rekursivfilters mit dem Ausgang des zugeordneten Registers (20) verbunden ist, dem zweiten Eingang dieses ersten Multiplizieren (21) ein erster konstanter Signalwert ß\) zugeführt wird und der Mulliplizicrcrausgang mit dem zweiten Eingang des dem ersten Rekursivfilter angehörenden Addierers (19) verbunden ist.

daß des weiteren der zweite Multiplizierer (23) dem Torglied (22) des ersten Rekursivfilters nachgcschaliet ist, dem zweiten Eingang dieses zweiten Multiplizierer (23) ein zweiter konstanter Signalwert (//2) zugeführt wird und der Ausgang dieses Miiltiplizicrcrs (23) den Ausgang des ersten Rekursivfilters für das Steuersignal (4_m) bildet;

daß das zweite digitale Rekursivfilter (24, 25). dem das Steuersignal (<4,„) vom ersten Rekursivfilter (19, 20) zugeführt wird, den Addierer (24), ein Register (25) sowie einen Multiplizierer (26) umfaßt,
daß der Registercingang mit dem Ausgang des Addierers (24) des zweiten Rekursivfilters verbunden ist,

daß der erste Eingang des Multiplizierers (26) des zweiten Rekursivfilters mit dem Ausgang des zugeordneten Registers (25) verbunden ist, dem zweiten l-.ingang dieses Multiplizieren (26) ein dritter konstanter Signalwert (flj) zugeführt wird und der Multipliziercraiisgang mit einem der Eingänge des dem zweiten Rekursivfilter angehörenden Addierers (24) verbunden ist und
daß der Ausgang des dem zweiten Rekursivfilter angehörenden Addierers (24) den Ausgang des zweiten Rekursivfilters für das dem Digital/Analog- Konverter (12) zugeführte Vcrgleiehssignal ('S,,,,) bildet.

3. Deltamodulator nach Anspruch !,dadurch gekennzeichnet,

daß das erste digitale Rekursivfilter (19,20) einen ersten Addierer (19), ein Torglicd (22), ein Register (20), ein erstes Verzögerungsglied (27'), einen zweiten Addierer (28') sowie ein zweites Verzögerungsglied (anstelle 23) umfaßt,

daß der erste Eingang des ersten Addierers (19) des ersten Rekursivfilters mit dem Ausgang des vorgeschalteten Addierers (18) verbunden ist,

daß der erste Signaleingang des Torglicdcs (22) des ersten Rekursivfilters mit dem Ausgang des ersten Addierers (19) dei ersten Rekursivfilters und der zweite Signaleingang des Torglicdes (22) des ersten Rekursivfilters mit einer Quelle für ein Minimal-Schwellwertsignal (Amin) verbunden ist, derart, daß der erste Signaleingang zum Ausgang des Torglicdcs (22) durchgcschaltct ist, wenn ein positiver Signalwort zugeführt wird, aber der zweite Signaleingang zum Ausgang durchgcschaltet ist, wenn ein negativer Signalwert vom vorgeschalteten eisten Addierer(19)zugeführt wird,

daß der Eingang des Vcr/.ögcrungsglicdcs (27') des ersten Kckiirsivfilters mit dmn Ausgang des zugehörigen Registers (20) verbunden ist, wobei das Ausgangssignal dieses Registers (20) um einen vorgegebenen Wert versetzbar ist,

daß der Ausgang des Torglicdes (22) mit dem Eingang des Registers (20) des ersten Rekursivfilter verbunden ist,
daß den beiden Eingängen des /weilen Addierers (28') lies ersten Rekursivfilters einerseits das Ausgangssi-

gnal des zugehörigen Registers (20) direkt und andererseits vom Verzögerungsglied (27') verzögert mit negativem Vorzeichen zugeführt wird und der Ausgang dieses zweiten Addierers (28') mit dem zweiten Eingang des dem ersten Rekursivfilter angehörenden ersten Addierers (19) verbunden ist,
daß des weiteren das vorgesehene /weile Verzögerungsglied (anstelle 23) dem Torglied (22) des ersten Rekursivfilter nachgcschaltet ist, wobei mittels dieses /weiten Verzögerungsgliedes das ihm zugeführte Eingangssignal um einen vorgegebenen Verzögerungswert versetzbar ist und der Ausgang des zweiten Verzögerungsglicdes (anstelle 23) den Ausgang des ersten Rekursivfilters für das Steuersignal (J_m) bildet;
daß das zweite digitale Rekursivfilter (24, 25) drni das Sleursignal (J,,,) vom ersten Rekursivfilter (19, 20) zugeführt wird, den ersten Addierer (24), ein Register (25), ein Verzögerungsglied (27) sowie einen zweiten Addierer (28) umfaßt, daßder Registereingang mitdemAusgangdesersienAddierers(24)deszwciten Rekursivfilters verbunden ist,
daß der Kingang des Verzögerungsgliedes (27) des zweiten Rekursivfilters mit dem Ausgang des zugeordneten Registers (25) verbunden ist,

daß den beiden Eingängen des zweiten Addierers (28) des zweiten Rekursivfilters einerseits das Ausgangssignal des zugehörigen Registers (25) direkt und andererseits vom Verzögerungsglied (27) verzögert mit negativem Vorzeichen zugeführt wird und der Ausgang dieses zweiten Addierers (28) mit einem der Eingänge des dem zweiten Rekursivfilter angehörenden ersten Addierers (24) verbunden ist und
daß der Ausgang des dem zweiten Rekursivfilter angehörenden ersten Addierers (24) den Ausgang des zweiten Rekursivfilter für das dem Digiuil/Analog-Konverler (12) zugeführte Vergleichssignal (S_m) bildet.

4. Deltamodulalor nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Summen- oder Differenzbildung im dem zweiten Rekursivfilter angehörenden ersten Addierer (24), der die Summe oder Differenz der seinem ersten und zweiten Eingang zugeführien beiden Eingangssignalwcrte bildet, durch das Vorzeichen des Ausgangssignals (djacs quantisierenden Vergleichers (31) bestimmt wird.

5. Dcliamodulator mit der Grundschaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß diesem Deltamodulator eine Vielzahl analoger Hingangssignale über je eine einer Vielzahl von Eingangsleitungen (L 1 bis /.n,} zuführbar ist,

daß pro EingangsleilungfZ, 1 bis Ln)]Q ein quantisierender Vergleicher (30-1 bis 30-n) vorgesehen ist,
daß den Ausgängen aller dieser Vcrglcichcr (30-1 bis 30-n) ein zyklischer Zeitschalter (33) mit einer entsprechenden Vielzahl von Eingängen und einem einzigen Ausgang nachgeschaltet ist, daß ein Speicher (39) vorgesehen ist mit je einem adressierbaren Speicherbereich pro Eingangsleitung (L 1 bis Ln), wobei mit Hilfe dieses Speichers (39) die jeweils ermittelten Parameter des Modulatorausgangssignals (d,), des Steuersignals (J_n) und des Vergleichssignals (S,,,) pro Leitung (L 1 bis Ln) einzeln speicherbar und später als vorangehende Signalparameier (W₁- 1, J,„-\. S_n, 1) für den nächsten Bearbeitungsgang der einzelnen Leitungen (L 1 bis Ln)wieder abrufbar sind, daß pro I .eitung (L 1 bis Ln) und Speicherbereich je eine Adresse festgelegt ist, welche nacheinander zyklisch mittels einer Folge von Taktimpulsen aufrufbar sind,

daß Vorkehrungen zur AdreUbildung für den Speicher (39) und die synchrone Betätigung des Schalters (33) in Form eines Adrcßzählcrs(37) vorgesehen sind,

daß der Ausgang des zur Umwandlung des jeweils vom Speicher (39) abrufbaren Vcrgleichssignals (S„,-\) w aus der Digilalform in die Analogform vorgesehenen Digital/Analog-Konverters (34) mit sämtlichen zweiten Eingängen der für die einzelnen Eingangsleitiingen (L 1 bis Ln) vorgesehenen Vergleicher (30-1 bis 30-n) verbunden ist und

daß eine multiplex für die einzelnen Eingangsleitiingen (L 1 bis Ln) verwendbare digitale Parameter-Verarbeitungseinheit vorgesehen ist, die ebenfalls unter der Steuerung der Taktimpulse von einem zentralen Taktgeber (35,36,38) steht, der auch die Weiterschaltung des Adreßzählors (37) besorgt (Fig. 3).

b. Deltamodulator nach Anspruch 5, dadurch gekennzeichnet, daß die Parameter-Verarbeitungseinheit die folgenden Merkmale umfaßt:

Einen Addierer (43) mit einem ersten Eingang (A) und einem zweiten Eingang (B) sowie einem nachgeschaltcten Acldiererausgangs-Regisler (46), einer ± -Steuerung (44), die entsprechend zugeführten Steuersignalen ( + , —, d,) die Addier- oder Subtrahierfunktion des Addierers auswählt, und einer dem einen der beiden Addierereingänge (Ii) vorgeschalteten selektiven Verzögerungseinheit (47), die ihrerseits in Abhängigkeit von selektierenden Taktimpulsen (k 1 bis k 3) verschieden große Verzögerungen für die zum Addierer durchgeleiteten Signalwcrle ermöglicht;

eine ersie Anordnung von Torgliedern (51 bis 54), deren Eingiinge mit dem Addiererausgangs-Register (46), dem Daicnausgung des für die einzelnen Leitungen (L 1 bis Ln) adressierbaren Speichers (39) sowie dem vorgegebenen Bezugswert (Pr) verbunden sind und die durch eine vom Taktgeber (35, 36, 38) abgegebene Folge von Taktimpulsen (k 1 bis k 5) steuerbar sind, wobei die selektiv zum Addierereingang (B)durchlaufenden Signalwerte über die Verzögerungseinheil (47) geführt werden;

einen Schaltkreis (antivalentes ODER-Glied 59), dessen je einem Eingang einerseits der jeweils abnehmbare bO Ausgangssignalwerl (d,)der Gesamtanordnung und der jeweils einen Taktimpulszyklus (k0 bis k 6) vorangehend gebildete Aiisgangssignalwert (d, 1) zugeführt werden wobei ein das Produkt der beiden zugeführten [■'aktorwerte wiedergebendes Signal erzeugt wird;

eine zweite Anordnung von Torglicdcrn(55 bis 58), deren Eingänge mit dem Addiererausgangs-Register(46), dem Datenausgang des für die einzelnen Leitungen (L 1 bis Ln) adressierbaren Speichers (39) sowie dem das b5 vorerwähnte Produktsignal erzeugenden Schaltkreis (antivalcnlcs ODER-Glied 59) verbunden sind und die ebenfalls durch die vom Taktgeber (35, 36, 38) abgegebene Folge von Taktimpulsen (k 1 bis k 5) steuerbar sind, wobei die zum Adclierercingang f/W durchlaufenden Signale auswählbar sind und

ein vorgegebener Berechnungsgang mittels des Addierers (43) unter Steuerung durch den Taktgeber (35,36, 38) und unter selektiver Einflußnahme der Verzögerungseinheil (47) sowie der ± -Steuerung (44) durchführbar ist.

7. Deltamodulator nach Anspruch b, dadurch gekennzeichnet,

daß der vorgesehene Taktgeber (35, 36, 38) zyklisch sieben aufeinanderfolgende Taktimpulse (kO bis λ 6) erzeugt,

während deren erstem (A-O) der Lesezugriff für Wcrle im Speicher (39) und deren Zwischenspeicherung in Registern (40. 41. 42) durchführbar ist, wobei der jeweils auszulesende Speicherbereich entsprechend der gerade bedienten Leitung (L 1 bis Ln) durch den dem Taktgeber (35, 36, 38) nachgeschalteten Adreßzahler (37) bestimmbar ist,

während des zweiten bis sechsten Taktimpulses (k 1 bis k 5) die Berechnung neuer Signalparameter durchführbar ist und

während des siebten Taktimpulses (k 6) die neu berechneten Parameter sowie der am Ausgang der Gesamtanordnung abnehmbare Signalwcrt (d,) in den Speicher (39), wiederum unter Adrcßwahl entsprechend den bedienten Leitungen (L 1 bis Ln). c-inschreibbar sind, und
daß der gewählte Berechnungsgang die folgenden Schritte 1. bis 5. umfaßt:

Schritte
(k\-kS)

Add.-Eingabcn

Erste

(A)

Zwcilc (B)

±-Sleueriinp
(44)

Verzögerung (47)

Addierer-Ausgangs-Register(46)

1. S_1n - I Sin -. I 2. ßjSm-t dm - I 25 3. d„i- I 4».-. 4. drdi-\ β\Δ,_η 5. AO l'r

keine keine

ßl'Sni

ι — I " ß2 — ^h* I- Pr= dm

8. Deltamodulator nach einem der Ansprüche 1 bis 4. dadurch gekennzeichnet.

daß mittels seiner die Umwandlung eines analogen Eingangssignals in ein digital codiertes Ausgangssignal ^durchführbar ist, welches periodisch aufeinanderfolgende Impulse verschieden großer Digitalwertigkeit in über reine Binärstufung hinausgehender Weise umfaßt, und

daß zusätzlich zum Grundaufbau gemäß dem rückbczogcncn Anspruch die folgenden Merkmale vorhanden sind:

ein taktierender Oszillator (72), dessen Ausgang einerseits mit dem Takteingang des Quantisierers (15) des quantisierenden Vergleichers (31) und andererseits mit dem Eingang eines Zählers (71) verbunden ist, welcher so viele Zählstufenausgängc (ι 1 bis /4) aufweist, wie verschieden große Digitalausgangsstufenelcmente für das codierte Ausgangssignal (d,) vorgesehen sind;
ein Torglied (70) zwischen dem Ausgang des quantisierenden Vergleichers (31) und der das Produkt (d, ·</,·-1) aus zwei aufeinanderfolgenden Vergleicherausgangssignalwerten bildenden Anordnung (16,17). wobei der Steuereingang dieses Torgliedcs (70) mit dem ersten Zählstufenausgang (ι 1) des vom Oszillator (72) getriebenen Zählers(71) verbunden ist:

ein Signalwert-Wahlschalter (73), welcher entsprechend dem Stand des dem Oszillator (72) nachgcschaltcten Zählers (71) ein vorgegebenes F.inhcilssignal (1) beim ersten Zählstnnd (entsprechend ί l)und Bruchteile ('/2, 'A», Vr) dieses Einheitssignals (1) während der nachfolgenden Zählstände (entsprechend 12, J 3. /4) abgibt:

ein Multiplizierer (74). dem einerseits das Ausgangssignal vom Wählschalter (73) sowie andererseits das Steuersignal [/}„,) vom ersten Rekursivfilter (19. 20) zugeführt wird und dessen Ausgang zum Eingang des zweiten Rekursivfilters (24,25) weiterführt.

9. Deltamodulator nach einem der Ansprüche 1 bis 4. dadurch gekennzeichnet,

daß mittels seiner die Umwandlung eines analogen Eingangssignals in ein digital codiertes Ausgangssignal (d,jdurchführbar ist. weiches periodisch aufeinanderfolgende Impulse verschieden großer Digitalwcrtigkeit in über reine Binärstufung hinausgehender Weise umfaßt, und

daß zusätzlich zum Grundaufbau gemäß dem rückbc/.ogencn Anspruch die folgenden Merkmale vorhanden sind:

Ein taktierender Oszillator (72). dessen Ausgang einerseits mit dem Takteingang des Quantisierers (15) des quantisierenden Vergleichers (31) und andererseits mit dem Eingang eines Zählers (71) verbunden ist, welcher so viele Zählstufenausgänge (t 1 bis tA) aufweist, wie verschieden große Digitalausgangsstufenelemente für das codierte Ausgangssignal ^vorgesehen sind;
ein Torglied (70) zwischen dem Ausgang des quantisierenden Vergleichen (31) und der das Produkt (d,- rf,_ 1)

M) aus zwei aufeinanderfolgenden Verglcicherausgangssignalwerten bildenden Anordnung (16,17), wobei der Steuereingang dieses Torglicdcs (70) mit dem ersten Zählstufcnausgang (t 1) des vom Oszillator (72) getriebenen Zählers (71) verbunden ist:

eine selektive Verzögerungseinrichtung (anstelle 74), mit deren Hilfe während der den jeweiligen Zählständen entsprechenden Perioden (entsprechend 11 bis 14) eine den einzelnen vorgesehenen Digitalstufcnelementen proportionale Verzögerung der vom ersten zum zweiten Rekursivfilter durchlaufenden Signalwcrte

durchführbar ist.