DE2659200C2

DE2659200C2 - Prüfanordnung für einen Fehlererkennungskreis in einer Datenverarbeitungsschaltung

Info

Publication number: DE2659200C2
Application number: DE2659200A
Authority: DE
Inventors: Yasuo Dipl.-Ing. Kawasaki Kanagawa Kurihara
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1975-12-30
Filing date: 1976-12-28
Publication date: 1982-06-03
Also published as: JPS5540894B2; FR2337375A1; FR2337375B1; JPS5283046A; GB1566309A; US4107649A; DE2659200A1

Description

(PA)_n =

worin (PA)_n-) eine (n-l)-te Parität ist. Wenn das Schieberegister eine gerade Zahl von Rückführungsschleifen hat, ist die Parität (Vorhersageparität) (PA)_n des Schieberegisters, wenn der n-te Datenwert (ID)_n darin eingebracht worden ist, durch folgende Formel gegeben:

(PA)_n = (PA)_n ,©(/£>)„θ (OD)_n,

worin (OD)_n ein Ausgabedatenwert ist, der zu dem Schieberegister zurückgeführt wird, d. h. der Datenwert,

der von dem letzten Bit des Schieberegisters abgegeben wird.^β bezeichnet eine Modulo-2-Addition.

Mit anderen Worten besagt die Formel (1), daß, wenn ein Eingangsdaten wert »1« ist, sich die Parität des Schieberegisters umkehrt Die Formel (2) besagt, daß, wenn der Eingangsdatenwert und der Ausgangsdatenwert voneinander abweichen, sich die Parität des Schieberegisters umkehrt Des weiteren entspricht die Formel (1) dem nullten Glied (FO) eines polynominalen Registers zur Zeit des Auslesens des Schieberegisters und zar Zeit des Einschreibens. Die Formel (2) entspricht dem ersten, zweiten und dritten Glied (Pi), (P2) und (P3) des polynominalen Registers zur Zeit des Auslesens des Schieberegisters.

Die Formel (1) wird geändert, um den folgenden Ausdruck zu erhalten:

(PA)_n = P₀ θ (/D)₁ Θ (ZD)₂ θ .. θ (ID)_n-, Θ (ID)_n.

(3)

Des weiteren wird die Formel (2) geändert, um den folgenden Ausdruck zu erhalten:

(PA)_n=P_Q®(ID), ...® (ID) „® (OD),

Da P'9 »1« ist (in seinem Anfangszustand ist das Schieberegister »0« in allen seinen Stufen), wird eine Endparität (ein Vorhersagebit) erhalten, indem die Zahlen von »1« in Eingabedaten und »1« in Ausgabedaten gezählt werden und dann der Vorhersagewert mit dem tatsächlich von dem Fehlererkennungskreis erzeugten Wert verglichen wird.

Bei dem Blockschaltbild einer Ausführungsform der Erfindung in F i g. 1 hat ein Schieberegister eine gerade Zahl von Rückführungsschleifen, wobei t einen Schieberegisterteil, 2 einen Zähler zum Zählen der Zahl von »1« in den Ausgabedaten, 3 einen Zähler zum Zählen der Zahl von »1« in den Eingabedaten, 4 einen Paritätsgenerator und 5 einen Prüfkreis bezeichnen, der den Wert (PA)_n in der obigen Formel (4) erzeugt und den Wert (PA)_n mit einem Signal von dem Paritätsgenerator 4 vergleicht.

Nachfolgend wird die Wirkungsweise der Ausführungsforai der F i g. 1 beschrieben.

Wenn Eingabedaten von dem Eingang eingeführt worden'sind, werden diese aufeinanderfolgend an den Schieberegisterteil 1 angelegt, der vorher in allen Stufen auf »0« zurückgestellt worden ist. Gleichzeitig wird die Zahl von »1«, die in den Eingangsdaten enthalten sind, durch den Zähler 3 gezählt Wenn diese Daten aufeinanderfolgend an den Schieberegis*erteil 1 angelegt werden, werden Ausgabedaten aufeinanderfolgend von dem Ausgang des Schieberegisterteils 1 abgegeben und die Xahl von »1« in den Ausgabedaten wird durch den Zähler 2 gezählt. Währenddessen führt der Schieberegisterteil 1 einen Paritätsprüfungsvorgang aus, um ein Paritätssignal von dem Paritätsgenerator 4 abzugeben.

In dem Prüfkreis 5 wird durch einen Prüfzeitgabeimpuls, der zu einer gewünschten Zeit mehr als eine Zyklusdauer 11 nach dem Verschiebevorgang angelegt wird, ein Paritätsvorhersagewert des Schieberegisters 1 des n-ten Term» mit den Zählwerten der Zähler 3 und 2 und des nullten Gliedes PO eines polynominalen Registers berechnet Der Paritätsvorhersagewert wird mit einem tatsächlichen Paritätswert verglichen, der von dem Paritätsgenerator 4 an den Prüfkreis 5 angelegt wird. Wenn die beiden Werte nicht miteinander übereinstimmen, wird ein Fehlersignal erzeugt, um weitere Schritte vorzunehmen.

Bei einer Schaltung mit einer ungeraden Zahl von Rückführungsschleifen an dem Schieberegisterteil 1 ist da keine Ausgabedaten notwendig sind, wie aus der

ίο obigen Formel (3) ersichtlich ist, der in Fi g. 2 gezeigte Zähler 2 nicht notwendig.

F i g. 2 zeigt die Ausführungsform der F i g. 1 in weiteren Einzelheiten. 1 bezeichnet den Schieberegisterteil, der aus einem Schieberegister 101 und Toren 102 und 103 besteht Durch ein Anfangsrückstellsignal wird das Schieberegister 101 auf »0« in allen seinen Stufen zurückgestellt Wenn ein Prüfzeitgabesignal »0« ist, werden Taktimpulse an das Schieberegister 101 über das Tor 102 angelegt und Eingabedaten werden dem Schieberegister 101 und dem Zähler 3 über das Tor 103 zugeführt

Die Zähler 2 und 3 sind beispielsweise Ein-Bit-Zähler, die durch das Anfangsrückstellsignal auf »1« voreingestellt sind. Der Zähler 3 zählt die Zahl von »1«, die in den Eingabedaten enthalten sind, die über das Tor 103 zugeführt werden. Der Zähler 2 zählt die Zahl von »1«, die in den von dem Schieberegister 101 abgegebenen Ausgabedaten enthalten sind.

Das Schieberegister 101 hat eine gerade Zahl von

jo Rückführungsschieilen und enthält Flip-Flops FFl, FF2, FF3, FF4,..., Exklusiv-ODER-Tore 104 und 105 und Inverter 106, 107, 108, 109, ..., was teilweise in Fig.3 gezeigt ist. Durch das Anfangsrückstellsignal werden alle Flip-Flops zurückgestellt Die Taktimpulse werden den Flip-Flops über das in Fi g. 2 gezeigte Tor 102 zugeführt In der Rückführungsschleife werden das exklusive ODER des Ausgangs von der vorangehenden Stufe und die Rückführungsausgabedaten erhalten und das exklusive ODER wird an den Flip-Flop der nächsten Stufe angelegt.

Das Ausgangssignal jeder Stufe des Schieberegisters 101 wird dem Paritätsgenerator zugeführt Ein von diesem abgegebenes Paritätssignal PARITÄTl und Paritätssignale PARITÄT2 und PARITÄT3 von den Zählern 2 und 3 werden an den Prüfkreis 5 angelegt Der Prüfkreis 5 besteht aus einem Komparator 501 und einem UND-Tor 502. Das UND-Tor 502 wird mit dem Ausgangssignal von dem Komparator 501 und dem Prüfzeitgabesignal für einen Verzögerungskreis 6, der

5n durch eine Verzögerungsleitung od. dgl. gebildet ist, gespeist.

Gemäß Fig.4 besteht der Paritätsgenerator 4 beispielsweise aus Exklusiv-NOR-Toren 401 bis 410 und wird mit dem Ausgangssignal von jeder Stufe des Schieberegisters 101 gespeist, um das Paritätssignal PARITÄT1 zu erzeugen.

Der Komparator 501 des Prüfkreises 5 enthält beispielsweise Exklusiv-ODER-Tore 503 und 504, wie in F i g. 5 gezeigt, und erzeugt ein Fehlersignal im Falle der Nichtübereinstimmung als Ergebnis des Vergleichs der Paritätssignale.

Wenn das Prüfzeitgabesignal »1« wird, schließen die Tore tO2 und 103, um das Anlegen des Taktimpulses und von Eingabedaten zu unterdrücken. Durch den Verzögerungskreis 6 werden Zeitverzögerungen der Zähler 2 und 3 und des Paritätsgenerators 4 angeschaltet, um das Prüfzeitgabesignal an das UND-Tor 502 des Prüfkreises 5 zu legen. Zu dieser Zeit wird das Ergebnis

des Vergleichs in dem Komparator 501 von dem UND-Tor 502 abgegeben.

Der Paritätsgenerator 4 und der Prüfkreis 5 können auch andere logische Schaltungsausbildungen als die in den F i g. 4 und 5 gezeigten haben. An den Fehlererkennungskreis kann sich ein Fehlerkorrekturkreis anschließen.

Bei der beschriebenen Ausführungsform werden die Paritätssignale und das Vorhersageparitätssignal auf der Grundlage der logischen »1« erzeugt, jedoch ist es auch möglich, diese auf der Grundlage der logischen »0« zu erzeugen.

Wie oben beschrieben wurde, wird die die Rekursionsformel erzeugende Logik erweitert, um einen n-ten Term zu erhalten. Eine Funktionsstörung des Fehlererkennungskreises wird in dessen letzter Stufe geprüft, so daß die Funktionsstörung des Fehlererkennungskreises, der in einer Schaltung mit kurzer Zyklusdauer vorgesehen ist, ohne Hochgeschwindigkeitselemente aufgefunden werden kann.

Hierzu 3 Blatt Zeichnungen

Claims

Patentanspruch:

Prüfanordnung für einen Fehlererkennungskreis in einer Datenverarbeitungsschaltung mit einem Schieberegister mit mehreren Speicherstufen, in das Eingabedaten aufeinanderfolgend eingegeben und von dem Ausgabedaten zu mindestens einer gewünschten Speicherstufe zurückgeführt werden, mit einem Paritätsgenerator zum Erzeugen eines Paritätssignals in Übereinstimmung mit dem Datenspeicherzustand des Schieberegisters, mit einem Vorhersageparitätsgenerator zum Erzeugen eines Vorhersageparitätssignals aus den dem Schieberegister zugeführten und von ihm abgeführten Bits, welche eine Änderung der Parität der im Schieberegister gespeicherten Daten zur Folge haben, und der Anfangsparität der im Schieberegister gespeicherten Daten, sowie mit einem Komparator zum Vergleichen des Paritätssignals des Paritätsgenerators mit dem Vorhersageparitätssignal des Vorhersageparitätsgenerators, dadurch gekennzeichnet, daß dem Schieberegister (101) Tore (102,103) vorgeschaltet sind, welche die Eingabedaten zu dem Schieberegister durch ein Prüfzeitsignal, das nach mehreren Verschiebezyklen des Schieberegisters angelegt wird, sperren, und daß das Ergebnis des Vergleichs von dem Komparator (501) dann abgegeben wird, wenn das Prüfzeitsignal über einen Verzögerungskreis (6) dort wirksam wird.

Die Erfindung betrifft eine Prüfanordnung für einen Fehlererkennungskreis in einer Datenverarbeitungsschaltung entsprechend dem Oberbegriff des Patentanspruchs.

Bei der Datenübertragung in einem Computer oder bei der Datenübertragung zwischen Eingabe/Ausgabeeinheiten treten Fälle auf, daß ein unnötiges Bit aufgenommen oder ein notwendiges Bit weggelassen wird, und zwar aufgrund von äußerem Rauschen, des Abfalls der Ausgangsleistung eines verwendeten Verstärkers od. dgl.

Um dies zu vermeiden, wird ein Fehlererkennungskreis in einer Datenverarbeitungsschaltung an einem Platz vorgesehen, an dem die Wahrscheinlichkeit des Auftretens eines Fehlers groß ist, beispielsweise in einem Pufferregister, das eine Datenübertragung zu einem Speicher ausführt, oder in einem Pufferregister, das eine Datenübertragung zu einem logischen Operationskreis oder einer Eingabe/Ausgabeeinheit ausführt. Mit größerer Operationsgeschwindigkeit oder größerer Kompliziertheit der Anlage muß berücksichtigt werden, daß der Fehlererkennungskreis selbst in einigen Fällen einen Fehler machen kann.

In Zählern, Registirn od. dgl., die im Synchronismus mit Taktimpulsen arbeiten, kann eine Änderung der Zahl von Einsen, d. h. eine Paritätsänderung, aus dem Zustand vor einer Zyklusdauer (\t) vorhergesagt werden. In einem solchen Fall ist es möglich, eine Funktionsstörung des Fehlererkennungskreises selbst unter Verwendung des vorhergesagten Wertes zu prüfen, jedoch muß in dem Fall, wenn die 1 f-Periode kurz ist., ein logischer Kreis zum Prüfen der Operation des Fehlererkennungskreises mit Hochgeschwindig-

keitselementen aufgebaut werden. Des weiteren kann es auch notwendig sein, in einigen Fällen Taktimpulse für die Zeitgabe der Prüfung zu verwenden.

Eine Paritätsprüfanordnung, welche die Merkmale im Oberbegriff des Patentanspruchs aufweist, ist durch die US-Patentschrift 35 67 916 bekannt Bei dieser bekannten Anordnung wird auch der nächste Paritätswert aus dem unmittelbar vorangehenden Zyklus vorhergesagt, so daß auch diese Anordnung Hochgeschwindigkeitselemente benötigt

Die Aufgabe der Erfindung besteht darin, eine Anordnung zu schaffen, mit der es möglich ist, mit Niedriggeschwindigkeitselementen eine Schaltung zum Prüfen eines Fehlererkennungskreises zur Verwendung in einer Datenverarbeitungseinheit mit kurzer Zyklusdauer aufzubauen.

Gelöst wird diese Aufgabe durch die Merkmale des Kennzeichens des Patentanspruchs. Durch die erfindungsgemäße Ausbildung wird ein Endparitätswert nach mehreren Zyklusperioden aus einem Anfangswert vorhergesagt, womit die Anordnung mit Niedriggeschwindigkeitselementen arbeiten kann.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind

^p i g. 1 ein Blockschaltbild einer Ausführungsform der Erfindung,

F i g. 2 ein Blockschaltbild der Ausführungsform nach F i g. 1 mit weiteren Einzelheiten,

Fig. 3 ein Blockschaltbild des Hauptteils des Beispiels des gemäß F i g. 2 verwendeten Schieberegisters,

F i g. 4 ein Blockschaltbild eines Beispiels des gemäß F i g. 2 verwendeten Paritätsgenerators und

F i g. 5 ein Blockschaltbild eines Beispiels eines gemäß F i g. 2 verwendeten Prüfkreises.

Die Logik, die eine Vorhersageparität erzeugt, die aus dem Zustand vor einer Zyklusdauer (\t) in einem Register od. dgl. vorhersagbar ist, wird durch eine Art einer Rekursionsformel ausgedrückt. Die Rekursionsformel wird erweitert, um den Wert des n-ten Term zu erhalten, der Wert wird mit einem Paritätssignal verglichen, das tatsächlich von einem Fehlererkennungskreis erhalten wird, und eine Funktionsstörung des Fehlererkennungskreises wird auf der Grundlage des Ergebnisses des Vergleichs geprüft.

Um zu prüfen, ob ein Schieberegister sich im normalen Betriebszustand befindet, dem ein Schreiben oder Lesen von Daten folgt, werden die folgenden Formeln berücksichtigt.

Wenn das Schieberegister eine ungerade Zahl von Rückführungsschleifen hat, wird die Parität (Vorhersageparität) (PA)_n des Schieberegisters, wenn ein n-ter Datenwert (ID)_n darin eingebracht worden ist, in folgender Weise ausgedrückt: