DE2658313A1 - Steueranlage mit einem prozessor zur steuerung von maschinen - Google Patents

Description

Patentanwälte

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ALLEN-BRADLEY COMPANY, Milwaukee, Wisconsin, VStA

Steueranlage mit einem Prozessor zur Steuerung von Maschinen

Die Erfindung bezieht sich auf eine Steueranlage mit einem Prozessor zur Steuerung von Maschinen und befaßt sich insbesondere mit programmierbaren digitalen Steuergerätens, die zum Steuern von industriellen Maschinen und Prozessen bzw. Verfahren dienen.

Programmierbare Steuergeräte sind beispielsweise aus der US-PS 3 810 118 bekannt und verdrängen sehr schnell auf vielen Anwendungsbereichen der Steuerung und Regelung die bis dahin üblichen Relaiseinrichtungen und fest verdrahteten Verknüpfungsanordnungen. Das gesteuerte System enthält Fühlglieder oder Fühlvorrichtungen, beispielsweise Grenzwertumschalter, die mit dem programmierbaren Steuergerät verbunden sind_s um Information über den Zustand des gesteuerten Systems zu liefern. Das programmierbare Steuergerät ist mit zu betätigenden Vorrichtungen oder Stellgliedern des gesteuerten Systems verbunden,

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beispielsweise mit Hubmagneten und Motoren, die in Abhängigkeit von dem durch die Fühlglieder angegebenen Zustand des Systems selektiv erregt oder betätigt werden, um die gewünschte Systemoperation durchzuführen. Die gewünschte Systemoperation ist durch ein Steuerprogramm festgelegt, das eine Gruppe von Befehlen enthält, die sequentiell aus einem Arbeitsspeicher des Steuergeräts ausgelesen werden.

Wie es in der US-PS 3 9^2 158 beschrieben ist, kann man die Geschwindigkeit, mit der das Steuerprogramm ausgeführt wird, dadurch beträchtlich erhöhen, wenn man die Eingabe/Ausgabe-Operationen unabhängig vom Prozessor des Steuergeräts von einer Eingabe/Ausgabe-Abtastschaltung vornehmen läßt. Die E/A-Abtastschaltung arbeitet derart, daß sie periodisch Zustandsdaten zwischen dem gesteuerten System und im Arbeitsspeicher des Steuergeräts gespeicherten Eingabe/Ausgabe-Bildtabellen übermittelt. Der Steuergerät-Prozessor arbeitet mit einer hohen Geschwindigkeit, um ein Steuerprogramm auszuführen, das ebenfalls im Steuergerät-Arbeitsspeicher gespeichert ist und bringt daher kontinuierlich die Ausgabebildtabelle auf den neuesten Stand. Die asynchrone Operation der E/A-Abtastschaltung läßt zur Ausführung des Steuerprogramms trotz verhältnismäßig niedriger Datenflußgeschwindigkeiten in der Verbindungsschaltung zwischen dem programmierbaren Steuergerät und dem gesteuerten System übliche Verarbeitungsgeschwindigkeiten zur Ausführung des Steuerprogramms zu.

Es ist üblich, das programmierbare Steuergerät in einem Schrank unterzubringen, der unmittelbar neben der gesteuerten Maschine angeordnet ist. Von jedem Fühler bzw. von jedem Fühlglied und von jeder zu betätigenden Vorrichtung bzw. von jedem Stellglied der gesteuerten Maschine führt ein Leitungspaar zu einem Eingabe/Ausgabe-Schnittstellengestell, das innerhalb des Schranks angeordnet ist.

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Ein solches E/A-Schnittstellengestell ist in der US-PS 3 942 158 beschrieben. Die Anzahl der E/A-Schnittstellengestelle hängt bei jeder Installation von der Komplexität der zu steuernden Maschine ab. Jedes E/A-Schnittstellengestell ist über ein kurzes Kabel mit der E/A-Abtast schaltung verbunden. Zwischen den E/A-Schnittstellengestellen einerseits und der E/A-Abtastschaltung andererseits werden Daten über sehr kurze Entfernungen innerhalb der Grenzen eines Schrankes übermittelt.

Seit ihrer Einführung im Jahre 1969 sind programmierbare Steuergeräte aufgrund wirtschaftlicher Überlegungen auf verhältnismäßig komplizierte Steueraufgaben beschränkt gewesen. Man hat bereits seit langem erkannt, daß ein Weg zur Überwindung dieser wirtschaftlichen Grenzen die Verwendung eines einzigen programmierbaren Steuergeräts zum Betrieb von mehr als einer Maschine ist, um auf diese Weise die Fähigkeiten des Steuergerät-Prozessors und des Steuergerät-Arbeitsspeichers besser und vollständiger zu nutzen. Der Verwirklichung dieses Planes steht aber die Schwierigkeit entgegen, daß die zu steuernden Maschinen im allgemeinen im gesamten Fabrikbereich verteilt sind und daher das programmierbare Steuergerät von den zu steuernden oder gesteuerten Maschinen entfernt aufgestellt werden muß. Eine solche Anordnung erfordert die Übertragung oder Übermittlung zahlreicher digitaler logischer Signale über längere Entfernungen durch eine mit Rauschsignalen durchsetzte Industrieumgebung. Darüberhinaus ist es oft erwünscht, die gesteuerten Maschinen unabhängig voneinander zu bedienen, so daß beispielsweise beim Ausfall einer Maschine die übrigen gesteuerten Maschinen nicht beeinträchtigt werden.

Die Erfindung ist daher auf die Schaffung einer Steueranlage bzw. eines programmierbaren Steuergeräts mit entfernt aufgestellten Eingabe/Ausgabe-Schnittstellen ge-

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richtet und hat sich insbesondere die Aufgabe gestellt, die Störfestigkeit oder unempfindlichkeit der Steueranlage bzw. des Steuergeräts gegenüber Rauschsignalen zu verbessern und einen unabhängigen Betrieb von mehreren gesteuerten Maschinen zu ermöglichen, die mit getrennten Eingabe/Ausgabe-Schnittstellengestellen verbunden sind, jedoch von einem einzigen Steuergerät gesteuert werden.

Ein nach der Erfindung ausgebildetes programmierbares Steuergerät enthält einen E/A-Abtaster, der derart betreibbar ist, daß er zwischen einer Gruppe von entfernt aufgestellten E/A-Schnittstellengestellen einerseits und im Arbeitsspeicher des Steuergeräts gespeicherten Eingabe/ Ausgabe-Bildtabellen periodisch Daten übermittelt. Die Nachrichtenverbindungen zwischen dem E/A-Abtaster und jedem Schnittstellengestell werden mit Hilfe von Universal-Asynchron-Empfänger/Sendern vorgenommen, die die digitalen Eingabe- und Ausgabedaten seriell über ein Paar von Leitungen übermitteln. Übertragungsfehler, wie Paritätsfehler, Trenn- oder Rahmenfehler und Überlauf- oder Verlustfehler, werden sowohl im Schnittstellengestell als auch im E/A-Abtaster erfaßt und zu einer Fehlertoleranzdetektionsschal tung übermittelt. Anstatt nur jeden abgefühlten Fehler zu erkennen, speichert die Fehlertoleranzdetektionsschaltung die Tatsache, daß ein Fehler aufgetreten ist und veranlaßt, daß die vom Fehler betroffenen Daten vom. programmierbaren Steuergerät ignoriert werden. Wenn während der nächsten Datenübermittlung oder Datenübertragung zwischen dem E/A-Abtaster und dem selben entfernt aufgestellten E/A.-Schnittstellengestell ein weiterer Übertragungsfehler erfaßt wird, veranlaßt die Fehlertoleranzdetektionsschaltung eine geeignete Maßnahme, beispielsweise die Ausschließung aller zu betätigender Vorrichtungen von der Steuerung, die derjenigen gesteuerten Maschine angehören, der das betreffende gestörte oder fehlerhafte E/A-Schnittstellengestell zugeordnet ist, oder die Außerbetriebnahme

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dieser Vorrichtungen. Wenn somit nur ein einziger Übertragungsfehler auftritt, wird unterstellt, daß dieser Fehler durch die Umgebungsbedingungen hervorgerufen worden ist, beispielsweise durch elektrische Rauschsignale. Wenn aber der gleiche Fehler in unmittelbarer Folge mehr als einmal auftritt, wird eine gestörte oder fehlerhafte Funktion unterstellt.

Die Erfindung befaßt sich auch mit der Art und Weise, wie das Steuergerät auf eine Störung, wie einen Ubertragungsfehler, anspricht. Wenn die Störung bei einem E/A-Schnittstellengestell erfaßt wird, ist es eine einfache Angelegenheit, wenigstens alle zu betätigenden Vorrichtungen oder Stellglieder abzuschalten bzw. außer Betrieb zu nehmen, die von diesem E/A-Schnittstellengestell bedient werden. Wenn aber die Störung bei dem zentral aufgestellten E/A-Abtaster festgestellt wird_? wird eine programmierbare Sperrschaltung in Betrieb genommen und nur ausgewählte zu betätigende Vorrichtungen in einer oder mehreren gesteuert ten Maschinen werden automatisch bei dem weitergeführten Betrieb des programmierbaren Steuergeräts abgeschaltet. Durch geeignete Programmierung der Sperrschaltung kann eine Störung, die ein E/A-Schnittstellengestell betrifft, zu einer Abschaltung von nur denjenigen zu betätigenden Vorrichtungen führen, die diesem Schnittstellengestell zugeordnet sind. Falls es erwünscht ist_s können auch ausgewählte zu betätigende Vorrichtungen, die anderen Schnittstellengestellen zugeordnet sind, von der Steuerung ausgenommen bzw. abgeschaltet v/erden. Bei gewissen Störungen kann auch die Abschaltung des gesamten Systems bevorzugt werden. Von einem einzigen programmierbaren Steuergerät können somit an einer Vielzahl von Maschinen, die von diesem Steuergerät gesteuert werden, unabhängige, quasi unabhängige oder abhängige Operationen ausgeführt werden.

Nach der Erfindung wird somit ein programmierbares Steuergerät geschaffen, das entfernt aufgestellte E/A-

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Schnittstellengestelle aufweist. Da die Eingabe/Ausgabe-Daten zwischen dem zentral aufgestellten E/A-Abtaster einerseits und jedem der entfernt aufgestellten E/A-Schnittstellengestelle andererseits seriell übertragen werden, kommt man mit einer minimalen Anzahl von Verbindungsleitungen aus. Jedes entfernt aufgestellte E/A-Schnittstellengestell kann bis zu 1500 m von dem zentral aufgestellten E/A-Abtaster entfernt sein. Es entfallen massive und aufwendige Kabel.

Weiterhin ermöglicht die Erfindung eine schnelle Abtastung der entfernt aufgestellten E/A-Schnittstellengestelle und ein schnelles Ansprechen auf Fehler bzw. Störungen, die in irgendeinem der Schnittstellengestelle auftreten können. Die Ausgabedaten werden an jedes entfernt aufgestellte E/A-Schnittstellengestell über ein erstes Paar von Leitungen seriell ausgesendet, und die Eingabedaten werden von jedem Schnittstellengestell über ein zweites Paar von Leitungen seriell zum E/A-Abtaster übertragen. Obwohl diese Datenübermittlungen oder Datenübertragungen sequentiell vorgenommen werden, kommt es zu einer beträchtlichen Überlappung der Ubertragungsperioden und damit zu einer Verkürzung der Gesamtzeit, die erforderlich ist, um alle entfernt aufgestellten E/A-Schnittstellengestelle abzutasten. Nachdem alle Eingangsschaltungen und Ausgangstreiberschaltungen jedes entfernt aufgestellten E/A-Schnittstellengestells abgetastet worden sind, sendet das entfernt aufgestellte E/A-Schnittstellengestell ein Zustandswort an den E/A-Abtaster aus, um anzuzeigen, ob während dieser vorangegangenen Abtastung ein Fehler oder eine Störung aufgetreten ist oder nicht. Falls es zu einem Fehler oder einer Störung gekommen ist, führt das Steuergerät einen sofortigen Abhilfevorgang aus, und die Fehler oder Störungsstelle wird für das Bedienungspersonal identifiziert.

Nach der Erfindung sind auch programmierbare Maßnahmen vorgesehen, die auf eine erfaßte Störung in einem der entfernt aufgestellten E/A-Schnittstellengestelle ansprechen. In dem im Steuergerät-Arbeitsspeicher gespeicherten Steuerprogramm sind ausgewählte Paare von speziellen Befehlen gespeichert, die jeweils einem der entfernt aufgestellten E/A-Schnittstellengestel-

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le zugeordnet sind. Wenn in einem Schnittstellengestell eine Störung angezeigt wird, werden die zu betätigenden Vorrichtungen, die von Programmbefehlen adressiert sind, die im Steuerprogramm zwisehen den beiden speziellen, dem betreffenden Zwischengestell zugeordneten Befehlen angeordnet sind, automatisch durch das Steuergerät abgeschaltet.

Ein nach der Erfindung geschaffenes programmierbares Steuergerät ist auch gegenüber elektrischen Rauschsignalen tolerant, wie sie im allgemeinen in industrieller Umgebung vorkommen. Die nach der Erfindung ausgebildete Fehlertoleranzdetektionsschaltung unterstellt nämlich, daß Übertragungsfehler gelegentlich auch ohne eine gestörte Funktion vorkommen können. Einzeln auftretende Fehler lösen daher keinen Abschaltvorgang aus. Die betreffenden Daten werden lediglich ignoriert, und der Vorgang wird gespeichert. Es wird angenommen, daß das Umgebungsrauschen nicht ursächlich für zwei aufeinanderfolgende Übertragungsfehler ist. Die Fehlertoleranzdetektionsschaltung spricht daher auf zwei aufeinanderfolgende Übertragungsfehler an, um den Abschaltvorgang einzuleiten.

Die Erfindung wird somit in der Schaffung eines programmierbaren Steuergeräts mit mehreren entfernt aufgestellten Eingabe/Ausgabe-Schnittstellen gesehen, die über Kabel an einen Eingabe/Ausgabe-Abtaster angeschlossen sind, der zusammen mit dem Prozessor und dem Arbeitsspeicher des Steuergeräts zentral aufgestellt ist. Die Eingabe- und Ausgabedaten werden zwischen dem Eingabe/Ausgabe-Abtaster und den Schnittstellengestellen seriell übertragen. Sowohl im Eingabe/Ausgabe-Abtaster als auch in den Schnittstellengestellen sind Fehlerprozessoren vorgesehen, die den Betrieb überwachen. Die Fehlerprozessoren enthalten Fehlertoleranzdetektionsschaltungen, die durch industrielles Rauschen verursachte Übertragungsfehler ignorieren, jedoch einen Abschaltvorgang einleiten, wenn Störungen vorliegen. Der Abschaltvorgang wird durch eine programmierbare Sperrschaltung gesteuert, die auf im Arbeitsspeicher des Steuergeräts gespeicherte Programmbefehle anspricht, um einen unabhängigen, quasi unabhängigen oder abhängigen Betrieb der Maschinen zu gestatten, die jeweils mit einem der Schnittstellengestelle verbunden sind. ' '' 709827/07 11

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird an Hand einer Zeichnung erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines nach der Erfindung ausgebildeten programmierbaren Steuergeräts,

Fig. 2 ein Blockschaltbild einer Eingabe/Ausgabe-Fernabtastschaltung, die einen Teil des in der Fig. 1 gezeigten programmierbaren Steuergeräts bildet,

Fig. 3 ein Schaltbild einer Abtastsequenz-Steuerschaltung, die einen Teil der in der Fig. 2 dargestellten Schaltung bildet,

Fig. 4a und 4B Schaltbilder eines Fehlerprozessors, der einen Teil der in der Fig. 2 dargestellten Schaltung bildet,

Fig. 5 ein Blockschaltbild eines Gestelladapters, der einen Teil des in der Fig. 1 gezeigten programmierbaren Steuergeräts bildet,

Fig. 6 ein Schaltbild einer Adaptersequenz-Steuerschaltung, die einen Teil des in der Fig. 5 dargestellten Gestelladapters bildet,

Fig. 7 ein Schaltbild eines Fehlerprozessors, der einen Teil des in der Fig. 5 gezeigten Gestelladapters bildet, und

Fig. 8 ein Taktdiagramm für das in der Fig. 1 gezeigte programmierbare Steuergerät.

Ein nach der Erfindung ausgebildetes programmierbares Steuergerät nach der Fig. 1 enthält einen Direktzugriff -Lese/Schreib-Arbeitsspeicher 1, der eine Wortlänge von 18 Bits hat und der 4096 bis 8192 getrennt adressierbare Zeilen enthält, was von der Größe des zu

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speichernden Steuerprogramms abhängt. Zwei Bits"* in jedem im Speicher 1 gespeicherten Wort v/erden zur Paritätsüberprüfung benutzt. Somit sind 16 Datenbits in jeder Zeile des Speichers 1 gespeichert. Eine Ausgabebildtabelle 2 ist in den ersten 64 Zeilen des Speichers 1 gespeichert und mit Oktaladressen 000-077 adressierbar. Eine Eingabebildtabelle 3 ist in den nächsten 64 Zeilen des Speichers 1 gespeichert und mit den Oktaladressen 100 bis 177 adressierbar. In den nächsten 128 Zeilen des Speichers 1 sind voreingestellte und akkumulierte Werte von Zählern und Taktgebern gespeichert und mit den Oktaladressen bis 377 adressierbar. Die restlichen Zeilen des Speichers 1 enthalten ein Steuerprogramm 4, dessen Programmbefehle mit Oktaladressen von 400 und größer adressierbar sind.

Ein ausgewähltes Datum wird aus dem Arbeitsspeicher 1 dadurch ausgelesen, daß das binäre Äquivalent der (oktalen) Adresse der das Datum enthaltenden Zeile an einen Speicheradreß-Sammelkanal 5 gelegt wird und eine Lese/Schreib-Leitung 6 mit einer im logischen Sinne niedrigen Spannung beaufschlagt wird. Durch Anlegen eines im logischen Sinne hohen Spannungsimpulses an eine Speicherzyklusleitung 7 wird der Speicher zyklisch durchlaufen, und das adressierte Wort wird an einen Speicherdaten-Sammelkanal 8 ausgelesen. Zum Laden oder Einschreiben eines Wortes in eine ausgewählte Zeile des Speichers 1 wird die Oktaladresse der betreffenden Zeile an den Speicheradreß-Sammelkanal 5 gelegt und die Lese/Schreib-Leitung 6 wird mit einer hohen Spannung und die Speicherzyklusleitung 7 mit einem niedrigen Spannungsimpuls beaufschlagt. Das während der 1-MikrοSekunden-Zykluszeit des Arbeitsspeichers 1 an der Speicherdaten-Sammelleitung 8 auftretende 16-Bit-Datenwort wird in die ausgewählte Zeile des Arbeitsspeichers 1 geschrieben.

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Das Steuerprogramm 4 wird von einem Prozessor 10 ausgeführt, der mit den Speichersammeikanälen 5 und 8 und mit den Steuerleitungen 6 und 7 verbunden ist. Aufgrund von 1-Megahertz-Taktimpulsen, die von einem mehrphasigen Taktgeber 11 erzeugt werden, liest der Prozessor 10 kontinuierlich und sequentiell die Befehle des Steuerprogramms 4 aus dem Arbeitsspeicher 1 aus und führt aufgrund eines in jedem Programmbefehl enthaltenen Operationscode Operationen aus, die zur Durchführung der Steuerfunktionen notwendig sind. Solche Operationen enthalten beispielsweise die Überprüfung eines Zustandsbit in der Eingabebildtabelle 3 oder das Setzen eines Zustandsbit in der Ausgabebildtabelle 2 auf einen gewünschten Zustand. Jedes Zustandsbit in der Ausgabebildtabelle 2 entspricht einem Betätigungs- oder Stellglied in dem zu steuernden System, beispielsweise einem Motorstarter oder einem Hubmagneten, und jedes Zustandsbit in der Eingabebildtabelle 3 entspricht einem Fühlglied des gesteuerten Systems, beispielsweise einem Grenzschalter oder einer fotoelektrischen Zelle. Eine Eingabe/Ausgabe-Fernabtastschaltung 9, die im folgenden der Einfachheit halber auch E/A-Abtaster genannt wird, bringt periodisch jedes Zustandsbit in der Eingabebildtabelle 3 auf den Zustand des zugehörigen Fühlglieds in dem gesteuerten System und bringt den Zustand des Stellglieds in dem gesteuerten System auf den Zustand des entsprechenden Zustandsbit in der Ausgabebildtabelle Eine genauere Beschreibung des Aufbaus und der Arbeitsweise des Prozessors 10 und des mehrphasigen Taktgebers 11 ist in der genannten US-PS 3 942 158 enthalten.

Der E/A-Abtaster 9 dient zur Kupplung von Daten zwischen den Bildtabellen 2 und 3 und vier entfernt angeordneten Schnittstellengestellen 12 bis 15. Der E/A-Abtaster 9 ist mit dem Speicherdaten-Sammelkanal 8, dem Speicheradreß-Sammelkanal 5 und der Lese/Schreib-Leitung 6 verbunden. Ferner ist er an den Prozessor 10 über eine

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Unterbrechungsaufrufleitung 16, eine Bewilligungsleitung 17 und eine Sperrleitung 18 angeschlossen. Wie es im einzelnen noch erläutert wird, stiehlt der E/A-Abtaster 9 vom Prozessor 10 periodisch einen Speicherzyklus, während dessen Dauer er entweder ein 16-Bit-Datenwort in die Eingabebildtabelle 3 einschreibt oder ein 16-Bit-Datenwort aus der Ausgabebildtabelle 2 liest. Der E/A-Abtaster 9 ist mit jedem Schnittstellengestell 12 bis 15 über ein vieradriges geschirmtes Kabel 19 bis 22 verbunden, das eine Länge bis zu 1500 m haben kann. Jedes der Schnittstellengestelle 12 bis 15 enthält einen Gestelladapter 23 bis 26, der mit einem der Kabel 19 bis 22 verbunden ist und in einem Schrank untergebracht ist, der sich bei der zugehörigen gesteuerten Maschine 27 bis 30 befindet. Jedes Schnittstellengestell 12 bis 15 enthält einen Satz von Ausgabetreiberschaltungen (nicht gezeigt), die mit den Stellgliedern der zugehörigen gesteuerten Maschine 27 bis 30 verbunden sind, und einen Satz von Eingabeschaltungen (nicht gezeigt), die mit den Fühlgliedern der zugehörigen gesteuerten Maschine 27 bis 30 verbunden sind. Die Ausgabetreiberschaltungen und die Eingabeschaltungen sind auf gedruckten Schaltungskarten angeordnet, und zwar bis zu 16 Eingabeschaltungen oder Ausgabetreiberschaltungen auf jeder Karte. Jedes Schnittstellengestell 12 bis 15 enthält bis zu acht solcher gedruckter Schaltungskarten, die durch Schlitznummern 0 bis 7 identifiziert werden. Die Karten sind in die entsprechenden Schlitze eingesetzt. Auf diese Weise kann jedes Schnittstellengestell 12 bis 15 bis zu 128 Glieder oder Einheiten der zugehörigen gesteuerten Maschine 27 bis 30 überwachen und steuern.

Wie es im einzelnen noch erläutert wird, arbeitet der E/A-Abtaster 9 derart, daß er kontinuierlich und wiederholt jeden der Schlitze der Schlitznummern 0 bis 7 in jedem der Schnittstellengestelle 12 bis 15 abtastet, um

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ein Ausgabedatum von 16 Bits von der Ausgabebildtabelle 2 dem Schlitz zuzuführen oder um ein Eingabedatum von 16 Bits von dem Schlitz der Eingabebildtabelle 3 zuzuführen. Jede vollständige Eingabe/Ausgabe-Abtastung wird in 10,08 ms durchgeführt. Auf diese Weise wird eine anscheinend momentane Reaktion auf irgendwelche sich ändernde Bedingungen in den gesteuerten Maschinen 27 bis 30 erreicht. Jede E/AAbtastung wird in der folgenden Sequenz ausgeführt.

Adressenschlitz 0

Schritt 1 - lies 16-Bit-Datenwort aus Ausgabebildtabelle, gib erstes 8-Bit-Byte an Gestell Nr.1 aus und speichere zweites Byte im E/A-Abtaster;

Schritt 2 - lies zweites 16-Bit-Datenwort aus Ausgabebildtabelle, gib erstes 8-Bit-Byte an Gestell Nr.2 aus und speichere zweites Byte im E/A-Abtaster;

Schritt 3 - lies drittes 16-Bit-Datenwort aus Ausgabebildtabelle, gib erstes 8-Bit-Byte an Gestell Nr.3 aus und speichere zweites Byte im E/A-Abtaster;

Schritt 4 - lies viertes 16-Bit-Datenwort aus Ausgabebildtabelle, gib erstes 8-Bit-Byte an Gestell Nr.4 aus und speichere zweites Byte im E/A-Abtaster;

Schritt 5 - empfange erstes 8-Bit-Byte der Eingabedaten vom Gestell Nr.1 und gib gespeichertes zweites 8-Bit-Byte der Ausgabedaten an Gestell Nr.1 aus;

Schritt 6 - empfange erstes 8-Bit-Byte der Eingabedaten vom Gestell Nr.2 und gib gespeichertes zweites 8-Bit-Byte der Ausgabedaten an Gestell Nr.2 ab;

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Schritt -7 - empfange erstes 8-Bit-Byte der Eingabedaten vom Gestell Nr.3 und gib gespeichertes zweites 8-Bit-Byte der Ausgabedaten an Gestell Nr.3 ab;

Schritt 8 - empfange erstes 8-Bit-Byte der Eingabedaten vom Gestell Nr.4 und gib gespeichertes zweites 8-Bit-Byte der Ausgabedaten an Gestell Nr.4 ab;

Schritt 9 - empfange zweites 8-Bit-Byte der Eingabedaten vom Gestell Nr.1 und schreibe vollständiges 16-Bit-Datenwort vom Gestell Nr.1 in die Eingabebildtabelle;

Schritt 10 - empfange zweites 8-Bit-Byte der Eingabedaten vom Gestell Nr.2 und schreibe vollständiges 16-Bit-Datenwort vom Gestell Nr.2 in die Eingabebildtabelle;

Schritt 11 - empfange zweites 8-Bit-Byte der Eingabedaten vom Gestell Nr.3 und schreibe vollständiges 16-Bit-Datenwort vom Gestell Nr.3 in die Eingabebildtabelle;

Schritt 12 - empfange zweites 8-Bit-Byte der Eingabedaten vom Gestell Nr.4 und schreibe vollständiges 16-Bit-Datenwort vom Gestell Nr.4 in die Eingabebildtabelle.

Adressenschlitz 1

Wiederhole die Schritte 1 bis 12.
Adressenschlitz 2

Wiederhole die Schritte 1 bis 12.
Adressenschlitz 3

Wiederhole die Schritte 1 bis 12.
Adressenschlitz 4

Wiederhole die Schritte 1 bis 12.

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Adressenschlitz 5

Wiederhole die Schritte 1 bis Adressenschlitz 6

Wiederhole die Schritte 1 bis Adressenschlitz 7

Wiederhole die Schritte 1 bis

Schnittstellengestellzustand

1· Empfange und verarbeite 8-Bit-Zustandswort vom Gestell Nr. 1;

2. Empfange und verarbeite 8-Bit-Zustandswort vom Gestell Nr. 2;

3. Empfange und verarbeite 8-Bit-Zustandswort vom Gestell Nr. 3;

4. Empfange und verarbeite 8-Bit-Zustandswort vom Gestell Nr. 4.

Wie es aus der Fig. 2 hervorgeht, enthält der E/AAbtaster 9 vier Üniversal-Asynchron-Empfänger/Sender bis 38. Jeder dieser Empfänger/Sender ist einem der Schnittstellengestelle 12 bis 15 zugeordnet. Bei den Empfänger/ Sendern 35 bis 38 handelt es sich um handelsübliche Schaltungen, beispielsweise um Einheiten vom Typ AY-5-1013, hergestellt von der Microelectronics Division, General " Instrument Corporation. Jeder Empfänger/Sender 35 bis enthält einen für serielle Daten dienenden Eingangsanschluß 38 bis 42, der ein Startbit, acht Datenbits, ein Paritätsbit und ein Stoppbit empfängt. Die acht empfangenen Datenbits werden vorübergehend in dem betreffenden Empfänger/ Sender 35 bis 38 gehalten, bis sie parallel an einen acht Leitungen enthaltenden E/A-Eingangsdaten-Sammelkanal ausgelesen werden, wenn an einem Eingangsdaten-Taktanschluß 44 bis 47 eine im logischen Sinne hohe Spannung angelegt wird. Jeder Seriendaten-Eingangsanschluß 39 bis

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ist über eine Eingangsschaltung 48 bis 51, die für eine optische Trennung und Filterung sorgt, an ein zugehöriges der Kabel 19 bis 22 angeschlossen.

Jeder Empfänger/Sender 35 bis 38 enthält noch einen Seriendaten-Ausgangsanschluß 52 bis 55, der über ein zugehöriges UND-Glied 31 bis 34 und einen zugehörigen Leitungstreiber 56 bis 59 an das zugehörige Kabel 19 bis 22 angeschlossen ist. Die Leitungstreiber 56 bis 59 verstärken die seriellen Ausgangsdaten der Empfänger/Sender 35 bis zwecks Übermittlung dieser Daten über die Kabel 19 bis 22 zu den entfernt angeordneten Schnittstellengestellen 12 bis 15. Die seriellen Ausgangsdaten enthalten ein Startbit, acht Datenbits, ein Paritätsbit und ein Stoppbit. Jeder Empfänger/Sender empfängt die acht Datenbits in Parallelform über einen acht Leitungen enthaltenden E/A-Ausgangsdaten-Sammelkanal 60, wenn ein Ausgangsdaten-Taktanschluß 61 bis 64 mit einer im logischen Sinne hohen Spannung beaufschlagt wird. Die Empfänger/Sender 35 bis 38 werden sequentiell von einer Abtastsequenz-Steuerschaltung 65 in Betrieb genommen, die mit den Eingangsdaten- und Ausgangsdaten-Taktanschlüssen 44 bis 47 und 61 bis 64 der Empfänger/ Sender 35 bis 38 verbunden ist. Wie es noch im einzelnen erläutert wird, werden die Empfänger/Sender so betätigt, daß sie die oben beschriebene Eingabe/Ausgabe-Abtastung ausführen.

Das von einem der Empfänger/Sender 35 bis 38 enpfangene erste Byte der Eingangs- oder Eingabedaten gelangt über den E/A-Eingangsdaten-Sammelkanal 43 zu einem Zwischenspeicher 66. Der Zwischenspeicher 66 ist ein 32-Bit-Direktzugriffspeicher, der jedes 8-Bit-Byte der Eingabedaten in einer ausgewählten von vier getrennt adressierbaren Zeilen speichchert. Die Zeile, in der ein Byte der Eingabedaten gespeichert wird, ist durch eine binärcodierte Gestellnummernadresse aus zwei Bits bestimmt, die an zwei Adreßanschlüsse 67 ge-

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legt werden. Das Datum wird in den Zwischenspeicher 66 eingetaktet, indem eine im logischen Sinne hohe Spannung an einen Taktanschluß 68 gelegt wird. Die Gestellnummeradresse wird von der Abtastsequenz-Steuerschaltung 65 erzeugt und über einen 2-Leiter-Gestellnummer-Sammelkanal 69 zugeführt. Das Taktsignal wird ebenfalls von der Abtastsequenz-Steuerschaltung 65 erzeugt und über eine Leitung 70 zugeführt.

Wenn das zweite 8-Bit-Byte der Eingabedaten an einem der Empfänger/Sender 35 bis 38 empfangen ist, tritt es am E/A-Eingangsdaten-Sammelkanal 43 auf und wird an eine Gruppe von Speicher-Eingangsdaten-Toren 71 gelegt. Das zugehörige erste Byte der Eingabedaten, das zuvor im Zwischenspeicher 66 gespeichert wurde, wird gleichzeitig über ein 8-Leiter-Kabel 72 den Speicher-Eingangsdaten-Toren 71 zugeführt. Die Speicher-Eingangsdaten-Tore 71 sind eine Gruppe von 16 UND-Gliedern, von denen jeweils ein Eingangsanschluß ein Bit der Eingabedaten empfängt und ein zweiter Eingangsanschluß an eine gemeinsame Freigabeleitung 73 angeschlossen ist, die mit der Abtastsequenz-Steuerschaltung 65 verbunden ist. Die Ausgangsanschlüsse der UND-Glieder sind jeweils an einen der 16 Leiter im Speicherdaten-Sammelkanal 8 angeschlossen. Wenn an die Freigabeleitung 73 eine im logischen Sinne hohe Spannung gelegt wird, wird der Speicherdaten-Sammelkanal 8 mit einem 16-Bit-Datenwort beaufschlagt. Dieses Datenwort wird von der Abtastsequenz-Steuerschaltung 65 in die Eingabebeildtabelle 3 geschrieben. Zu diesem Zweck unterbricht die Steuerschaltung 65 den Betrieb des Steuergerätprozessors 10 für einen 1-Mikrosekunden-Speicherzyklus, erzeugt die geeignete Speicheradresse am Speicheradreß-Sainmelkanal 5 und beaufschlagt die Lese/ Schreib-Leitung 6 mit einer im logischen Sinne niedrigen Spannung.

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Das Ausgabedatuni, das zu den entfernten Schnittstellengestellen 12 bis 15 ausgesendet werden soll, wird als ein 16-Bit-Wort am Speieherdaten-Sammelkanal 8 während einer 1-mikrosekündigen Unterbrechung des Steuergerätprozessors 10 vom E/A-Abtaster 9 empfangen. Das Ausgabedatenwort wird in einem 16-Bit-Pufferspeicher 74 gespeichert, wenn die Abtastsequenz-Steuerschaltung 65 eine im logischen Sinne hohe Spannung an die Lese/Schreib-Leitung 6 legt. Der Pufferspeicher 74 enthält 16 Flipflops vom D-Typ, deren Taktanschlüsse gemeinsam mit einer Leitung 75 verbunden sind, die an die Abtastsequenz-Steuerschaltung 65 angeschlossen ist. Das gespeicherte 16-Bit-Datenwort erscheint an einer Gruppe von 16 Ausgangsanschlüssen des Pufferspeichers 74. Von diesen Ausgangsanschlüssen sind acht über ein Kabel 76 mit einer ersten Gruppe von Eingangsanschlüssen 77 einer Byte-Selektörschaltung 78 verbunden, und die restlichen acht Anschlüsse sind über ein Kabel 79 mit einem Zwischenspeicher 8Q verbunden. Der Zwischenspeicher

80 hat den gleichen Aufbau wie der Zwischenspeicher 66_o Das vom Pufferspeicher 74 empfangene 8-Bit-Byte der Änsgabedaten wird im Zwischenspeicher 80 gespeichert^ wenn an seinen Taktanschluß 81 eine im logischen Sinne hohe Spannung gelegt wirdg und zwar von der Abtastsequenz-Steuerschaltung 65, die über eine Leitung 82 an den Taktanschluß

81 angeschlossen iste. Die ZeUe₅, in der das 8-Bit-Byte gespeichert wird, hängt von der 2-Bit-Gestellnummeradresse ab, die Adreßanschlüssen 83 des Zwischenspeichers 80 über den Gestellnummer~Sammelkanal 69 zugeführt wird. Wenn eine im logischen Sinne hohe Spannung an den Taktanschluß 81 des Zwischenspeichers 80 gelegt ist, wird das in seiner adressierten Zeile gespeicherte 8-Bit-Byte der Ausgabedaten über ein 8-Leiter-Kabel 84 einer zweiten Gruppe von Eingangsanschlüssen 85 der Byte-Selektorschaltung 78 zugeführt. Die Byte-Selektorschaltung 78 enthält zwei handelsübliche 4-Bit-Datenselektoren, deren Auswahleingangsanschlüsse gemeinsam an eine Byte-Auswahlleitung 86 und deren Taktan-

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anschlüsse gemeinsam an eine Leitung 87 angeschlossen sind. Die Leitungen 86 und 87 werden von der Abtastsequenz-Steuerschaltung 65 angesteuert. Wenn die Byte-Auswahlleitung 86 mit einer im logischen Sinne hohen Spannung beaufschlagt ist und an der Leitung 87 ein im logischen Sinne hoher Taktimpuls erscheint, wird das 8-Bit-Byte der Ausgabedaten vom Kabel 76 dem E/A-Ausgangsdaten-Sammelkanal 60 zugeführt und gelangt damit zu einem der Empfänger/Sender 35 bis 38. Wenn die Byte-Auswahlleitung 86 mit einer im logischen Sinne niedrigen Spannung beaufschlagt ist, wird das 8-Bit-Byte der Ausgabedaten vom Kabel 84 dem E/A-Ausgangsdaten-Sammelkanal 60 zugeführt und gelangt dann zum selben Empfänger/Sender 35 bis 38. Wenn somit ein 16-Bit-Datenausgabewort aus der Ausgabebildtabelle 2 des programmierbaren Arbeitsspeichers 1 des Steuergeräts gelesen wird, gelangt das erste 8-Bit-Byte zu dem geeigneten Empfänger/Sender 35 bis 38 und das zweite 8-Bit-Byte wird vorübergehend im Zwischenspeicher 80 zurückgehalten. Zu einem geeigneten Zeitpunkt, der von der Abtastsequenz-Steuerschaltung 65 bestimmt wird, gelangt das zweite 8-Bit-Byte der Ausgabedaten zum selben Empfänger/Sender 35 bis 38, um zum zugehörigen E/A-Schnittstellengestell 12 bis 15 übermittelt zu werden.

Die oben beschriebene Sequenz von Vorgängen wird von der Abtastsequenz-Steuerschaltung 65 gesteuert, die in der Fig. 3 im einzelnen dargestellt ist. Die Grundtaktsignale stammen von einer mehrphasigen Taktgeberschaltung 90 üblicher Bauart. Diese Taktgeberschaltung erzeugt, wie es in der Fig. 8 dargestellt ist, 13 phasenverschobene 40-Mikrosekunden-Taktimpulse MO bis M7 und M10 bis M14. Weiterhin erzeugt die mehrphasige Taktgeberschaltung 90 vier phasenverschobene 10-Mikrosekunden-Taktimpulse PO bis P3, die alle während der Dauer jedes der M-Taktimpulse auftreten. Die von der Taktgeberschaltung erzeugten Taktimpulse werden von Torschaltungen miteinander kombiniert, um eine Anzahl von komplexen Taktsignalen zu bilden. So werden die Taktimpul-

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se MO, M2, M4 und M6 den Eingängen eines ODER-Glieds 91 zugeführt, und der Ausgang des ODER-Glieds 91 ist mit der Leitung 75 verbunden, die den Arbeitsspeicher-Pufferspeicher 74 betätigt. Die Taktimpulse M2, M4, Mo und M10 werden den Eingängen eines ODER-Glieds 92 zugeführt, dessen Ausgang an die Leitungen 82 und 87 angeschlossen ist, die mit dem Zwischenspeicher 80 bzw. mit der Byte-Selektorschaltung 78 in Verbindung stehen. Die Taktimpulse M1, M3, M5 und M7 werden den Eingängen eines ODER-Glieds 93 zugeführt, dessen Ausgang an die Leitung 70 angeschlossen ist, die zum Zwischenspeicher 66 führt. Weiterhin ist der Ausgang des ODER-Glieds 93 mit einem Eingang eines UND-Glieds 94 verbunden, dessen Ausgang an die zum Arbeitsspeicher 1 führende Lese/Schreib-Leitung 6 angeschlossen ist.

Wie es aus der Fig. 3 hervorgeht, handelt es sich bei einem Byte-Zähler 95 um ein Flipflop vom D-Typ, dessen Q-Ausgang 97 mit dem eigenen D-Eingang 98 verbunden ist und dessen Q-Ausgang 99 an die Byte-Selektorleitung 86 angeschlossen ist. Der Q-Ausgang 99 führt darüberhinaus zu einem Eingang 100 eines binären 4-Bit-Schlitzzählers 101. Der Schlitzzähler 101 ist von üblicher integrierter Schaltungsbauart und erzeugt aufgrund eines seinem Eingang 100 zugeführten, im logischen Sinne hohen Impulses eine binärcodierte 4-Bit-Zahl an einer Gruppe von Ausgängen 102. Die Schlitzzählerausgänge 102 sind mit einer ersten Gruppe von vier Eingängen 103 einer Datenselektorschaltung 104 verbunden, die eine zweite Gruppe von Eingängen 105 aufweist, die an drei Leitungen des E/A-Eingangsdaten-Sammelkanals 43 angeschlossen sind. Die Datenselektorschaltung 104 ist ein handelsüblicher 4-Bit-Datenselektor, der auf den logischen Zustand eines Datenselektoranschlusses 106 anspricht, um an einer Gruppe von Ausgängen 107 entweder die 4-Bit-Binärzahl zu erzeugen, die an der ersten Gruppe von Eingängen 103 anliegt, oder die 3-Bit-Binärzahl zu erzeugen, die an der zweiten Gruppe von Eingängen 105 anliegt. Drei

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der Ausgänge 107 stehen mit einer Gruppe von Arbeitsspeicher- Adreß tor en 108 in Verbindung, und der vierte Ausgang ist über ein Umkehrglied 109 an einen Eingang des UND-Glieds 94 angeschlossen. Der zuletzt genannte Ausgang steht noch mit einer Zustandsleitung 110 in Verbindung, die zu einem Fehlerprozessor führt, der noch im einzelnen beschrieben wird.

Die Arbeitsspeicher-Adreßtore 108 enthalten sechs UND-Glieder, von denen jeweils ein Eingang gemeinsam an eine Unterbrechung-Bewilligt-Leitung 111 angeschlossen ist und deren Ausgänge jeweils an eine der sechs niedrigstwertigen Ziffernleitungen des Arbeitsspeicheradreß-Sammelkanals 5 angeschlossen sind. Ein zweiter Eingang von jedem der drei Arbeitsspeicher-Adreßtore 108, die den niedrigstwertigen Ziffern zugeordnet sind, stehen mit den Ausgängen 107 der Datenselektorschaltung 104 in Verbindung. Ein zweiter Eingang von jedem der beiden Tore 108, die den nächsten höchstwertigeren Ziffern zugeordnet sind, stehen mit Leitungen 112 und 113 in Verbindung, die an Ausgänge eines Gestellnummerzählers 114 angeschlossen sind. Ein zweiter Eingang des Tores 108, das der höchstwertigen Ziffer zugeordnet ist, ist an den Ausgang eines ODER-Glieds angeschlossen. Das ODER-Glied 115 erhält an seinen Eingängen die Taktimpulse M1, M3, M5 und M7 der mehrphasigen Taktgeberschaltung 90.

Dem Gestellnummerzähler 114 werden die Taktimpulse M2, M3, M4, m6 und M7 der Taktgeber schaltung 90 zugeführt. Der Gestellnummerzähler 114 enthält eingangsseitig eine Gruppe von drei ODER-Gliedern 116, 117 und 118, die jeweils zwei Eingänge haben, denen jeweils ein Paar der M-Taktimpulse der Taktgeber schaltung 90 zugeführt wird. Der Ausgang des ODER-Glieds 160 ist mit einem Eingang eines zwischengeschalteten ODER-Glieds 119 verbunden. Der Ausgang des ODER-Glieds 118 ist mit einem Eingang eines weiteren zwischen-

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OBlQfMAL IKiS

geschalteten ODER-Glieds 120 verbunden. Der Ausgang des ODER-Glieds 117 führt zu einem Eingang von jedem der beiden ODER-Glieder 119 und 120. Der Ausgang des ODER-Glieds 119 ist an den D-Eingang 121 eines Flipflop 122 vom D-Typ angeschlossen. Der Ausgang des ODER-Glieds 120 steht mit dem D-Eingang 123 eines zweiten Flipflop 124 vom D-Typ in Verbindung. Der Taktanschluß von jedem der Flipflops 122.und 124 ist an eine Leitung 125 angeschlossen, an die der Taktimpuls PO der mehrphasigen Taktgeberschaltung 90 gelegt wird. Die Q-Ausgänge 126 und 127 der Flipflops 122 und 124 bilden die Ausgänge des Gestellnummerzählers 114, die nicht nur an die Leitungen 112 und 113 angeschlossen sind, sondern auch noch über eine Zweileitung/Vierleitung-Decodierschaltung 129 mit einem 4-Leiter-Gestellnummer-Sammelkanal 128 in Verbindung stehen.

Die Abtastung eines ausgewählten Schlitzes in jedem der vier E/A-Schnittstellengestelle 12 bis 15 wird während drei vollständigen Zyklen der M-Taktimpulse MO bis M14 ausgeführt. Die Anzahl der Durchlaufzyklen der M-Taktimpuls se wird in einem 3-Bit~Ringzähler 130 gespeichert^ dessen Eingang 131 der Taktimpuls M14 zugeführt wird« An einem ersten Ausgang 132 des Ringzählers 130 wird während des ersten Zyklus der M-Taktimpulse eine im logischen Sinne hohe Spannung erzeugt« An einem zweiten Ausgang 133 tritt während des zweiten Zyklus eine im logischen Sinne höh© Spannung auf_o Während des dritten Zyklus durch die M-Taktimpulse erscheint an einem dritten Ausgang 134 eine im logischen Sinne hohe Spannung„Der erste und der dritte Ausgang 132 und 134 sind mit den beiden Eingängen eines ODER-Glieds 135 verbunden, dessen Ausgang zum Taktanschluß 96 zu dem als Flipflop ausgebildeten Byte-Zähler 95 führt. Der zweite Ausgang 133 ist über ein Umkehrglied 136 an eine Unterbrechungsschaltung 137 angeschlossene

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Die Unterbrechungsschaltung 137 hat einen ähnlichen Aufbau, wie es in der bereits genannten US-PS 3 942 158 beschrieben ist. Der Steuergerätprozessor 10 bewilligt dem E/A-Abtaster 9 direkten Zugriff zum Arbeitsspeicher 1 für einen I-Mikrosekunden-Arbeitsspeicherzyklus. Der Prozessor 10 erzeugt eine Gruppe von fünf phasenverschobenen 200-NanoSekunden-Taktimpulsen TO bis T4, die den 1-Mikrosekunden-Arbeitsspeicherzyklus in fünf aufeinanderfolgende Zeitperioden unterteilen. Die Taktimpulse T1, T3 und T4 werden von der Unterbrechungsschaltung 137 empfangen, um den Betrieb des E/A-Abtasters 9 während der Unterbrechung zu synchronisieren.

Zu Beginn von jedem der Taktimpulse MO bis M7 während des ersten und dritten Zyklus durch die M-Taktimpulse wird von der Unterbrechungsschaltung 137 eine Unterbrechung angefordert. Die Taktimpulse MO bis M7 werden den Eingängen eines ODER-Glieds 140 zugeführt, dessen Ausgang mit dem einen Eingang eines UND-Glieds 141 verbunden ist. Ein zweiter Eingang des UND-Glieds 141 ist an das Umkehrglied 136 angeschlossen. Ein dritter Eingang des UND-Glieds 141 steht mit einer Unterbrechungssperrleitung 142 in Verbindung, die zu dem noch zu beschreibenden Fehlerprozessor führt. Der Ausgang des UND-Glieds 141 ist mit dem D-Eingang 143 eines Flipflop 144 vom D-Typ verbundene Ein Taktanschluß 145 des Flipflop 144 erhält den Taktimpuls P3, und der Q-Ausgang 146 des Flipflop 144 führt zu einem Eingang eines UND-Glieds 147. An einen zweiten Eingang des UND-Glieds 147 ist der Taktimpuls T1 vom Prozessor 10 gelegt. Der Ausgang des UND-Glieds 147 führt zum S-Eingang 148 eines Flipflop 149 vom R-S-Typ_o Der Q-Ausgang 150 des Flipflop 149 steht mit der Unterbrechungsaufrufleitung 16 in Verbindung, die zum Prozessor 10 führt₉ und ist an einen Eingang eines UND-Glieds 151 angeschlossen_c Ein zweiter Eingang des UND-Glieds 151 ist mit der Beweilligungsleitung 17 verbunden, die vorn Prozessor 10 kommt, und der Ausgang des UND-Glieds 151 ist an den D-Eingang 152 eines Flipflop 153 vom D-Typ

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angeschlossen. Der Taktanschluß 154 des Flipflop 153 erhält die Taktimpulse T4 vom Prozessor 10. Der Q-Ausgang 155 des Flipflop 153 ist mit der Unterbrechung-Bewilligt-Leitung 111 und mit einem Eingang eines UND-Glieds 156 verbunden, das einen zweiten Eingang hat, dem die Taktimpulse T3 vom Prozessor 10 zugeführt werden. Der Ausgang des UND-Glieds 156 führt zum Rücksetzanschluß 157 des R-S-Flipflop 149. Der Q-Ausgang 155 des Flipflop 153 steht mit einem UND-Glied 158 in Verbindung, das über die Freigabeleitung 73 die Arbeitsspeicher-Eingangsdaten-Tore 71 betätigt. Das UND-Glied 158 erhält die Taktimpulse M1, M3, M5 und M7 über ein ODER-Glied 159.

Während drei vollständiger Zyklen der M-Taktimpulse wird ein adressierter Schlitz in jedem der entfernt angeordneten Schnittstellengestelle 12 bis 15 vollkommen bedient. Zwei 8-Bit-Bytes der Ausgabedaten werden jedem Schnittstellengestell 12 bis 15 zugeführt, und zwei 8-Bit-Bytes der Eingabedaten werden von jedem Schnittstellengestell 12 bis 15 während der drei Zyklen der M-Taktimpulse empfangen. Der Gestellnummerzähler 114 steuert den Gestellnummer-Sammelkanal 128 an, um die Zwischenspeicher 66 und 80 in geeigneter Weise zu betreiben, und jeder der Empfänger/Sender 35 bis 38 wird von einem der Taktimpulse M1 bis M10 in Betrieb genommen. Das bedeutet insbesondere, daß die Eingabedaten- bzw. Eingangsdaten-Taktanschlüsse 44-47 der einzelnen Empfänger/Sender 35 bis 38 derart angeschlossen sind, daß sie die Taktimpulse M1, M3, M5 bzw. M7 erhalten, und daß die Ausgabedaten- bzw. Ausgangsdaten-Taktanschlüsse 61 bis 64 derart angeschlossen sind, daß sie die Taktimpulse M2, M4, Mo bz\*. M10 erhalten.

Die Unterbrechungsschaltung 137 wird während des ersten Zyklus oder des ersten Durchlaufs durch die M-Taktimpulse so betrieben, daß sie vier 16-Bit-Wörter aus der

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Ausgabebildtäbelle 2 im Steuergerätarbeitsspeicher 1 ausliest, und sie \ri.rd während des dritten Zyklus durch die M-Taktimpulse so betrieben, daß sie vier 16-Bit-Datenwörter in die Eingabebildtabelle 3 einschreibt. Die Lese/ Schreib-Leitung 6 wird durch die Abtastsequenz-Steuerschaltung 65 während jeder 1-Mkrosekunden-Unterbrechung gesteuert, und während der Taktimpulse M1, M3, M5 und M7 wird sie von dem ODER-Glied 93 in ihren logisch hohen oder Schreibzustand getrieben.

Die Arbeitsspeicheradresse des passenden 16-Bit-Datenworts im Arbeitsspeicher 1 wird von den Arbeitsspeicher-Adreßtoren 108 am Arbeitsspeicheradreß-Sammelkanal 5 während jeder Unterbrechung erzeugt. Die drei niedrigstwertigen Ziffern dieser Adresse entsprechen der Schlitznummer, wie es durch den Schlitzzähler 101 bestimmt ist. Die nächsten beiden höchstwertigeren Ziffern entsprechen der Gestellnummer, wie es durch den Gestellnummerzähler 114 bestimmt ist. Die höchstwertige Ziffer wählt die Ausgabebildtabelle 2 oder die Eingabebildtabelle 3 aus.

Die Sequenz, mit der die E/A-Fernabtasterelemente während jeder Gruppe von drei Zyklen durch die M-Taktimpulse in Betrieb genommen werden, ist wie folgt.

Erster Zyklus

MO Rufe Unterbrechung auf und lies 16-Bit-Datenwort aus der Ausgabebildtabelle 2. Halte Datenwort im Arbeitsspeicher-Zwischenspeicher 74.

M1 Keine Aktion.

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2 6 E". Ci m

M2 Bringe erstes 8-Bit-Byte der Daten durch die Byte-Selektorschaltung 78 zum Empfänger/Sender 35 und beginne mit der Aussendung zum Schnittstellengestell 12. Speichere zweites 8-Bit-Byte der Daten im Zwischenspeicher 80. Fordere Unterbrechung an und lies zweites 16-Bit-Datenwort aus der Ausgabebildtabelle Halte zweites Datenwort im Pufferspeicher 74.

M3 Keine Aktion.

M4 Bringe erstes Byte des zweiten Datenworts durch die Byte-Selektorschaltung 78 zum Empfänger/ Sender 36 und beginne mit der Aussendung zum Schnittstellengestell 13· Speichere zweites Byte des zweiten Datenworts im Zwischenspeicher 80» Fordere Unterbrechung an und lies drittes 16-Bit-Datenwort aus der Ausgabebildtabelle Halte drittes Datenwort im Pufferspeicher 74.

M5 Keine Aktion.

M6 Bringe erstes Byte des dritten Datenworts durch die Byte-Selektorschaltung 78 zum Empfänger/ Sender 37 und beginne mit der Aussendung zum Schnittstellengestell 14. Speichere zweites Byte des dritten Datenworts im Zwischenspeicher 80. Fordere Unterbrechung an und lies viertes 16-Bit-Datenwort aus der Ausgabebildtabelle Halte viertes Datenwort im Pufferspeicher 74.

M7 Keine Aktion.

M10 Bringe erstes Byte des vierten Datenworts durch die Byte-Selektorschaltung 78 zum Empfänger/ Sender 38 und beginne mit der Aussendung zum Schnittstellengestell 15. Speichere zweites Byte des vierten Datenworts im Zwischenspeicher

MI1 bis M13 Keine Aktion.

M14 Rücke Byte-Zähler 95 durch den Ringzähler vor.

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Zweiter Zyklus

HO Keine Aktion.

M1 Empfange erstes 8-Bit-Byte des Eingabedatenworts vom Schnittstellengestell 12 im Empfänger/Sender 35, und speichere es im Zwischenspeicher 66.

M2 Bringe zweites Byte des ersten Datenausgabeworts vom Zwischenspeicher 80 durch die Byte-Selektorschaltung 78 zum Empfänger/Sender 35 und beginne mit der Aussendung zum Schnittstellengestell 12.

M3 Empfange erstes 8-Bit-Byte des zweiten Eingabedatenworts vom Schnittstellengestell 13 im Empfänger/Sender 36, und speichere es im Zwischenspeicher 66.

M4 Bringe zweites Byte des zweiten Datenworts vom Zwischenspeicher 80 durch die Byte-Selektorschaltung 78 zum Empfänger/Sender 36 und beginne mit der Aussendung zum Schnittstellengestell 13.

M5 Empfange erstes 8-Bit-Byte des dritten Eingabedatenworts von dem Schnittstellengestell 14 im Empfänger/Sender 37, und speichere es im Zwischenspeicher 66.

M6 Bringe zweites Byte des dritten Datenausgabeworts vom Zwischenspeicher 80 durch die Byte-Selektorschaltung 78 zum Empfänger/Sender 37 und beginne mit der Aussendung zum Schnittstellengestell 14.

Kl Empfange erstes 8-Bit-Byte des vierten Eingabedatenworts von dem Schnittstellengestell 15 im Empfänger/Sender 38, und speichere es im Zwischenspeicher 66.

M8 Bringe zweites Byte des vierten Datenworts vom Zwischenspeicher 80 durch die Byte-Selektorschaltung 78 zum Empfänger/Sender 38 und beginne mit der Aussendung zum Schnittstellengestell 15.

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M10 bis M13 Keine Aktion.

M14 Inkrementiere Ringzähler 130.

Dritter Zyklus

MO Keine Aktion.

M1 Empfange zweites 8-Bit-Byte des Eingabedatenworts vom Schnittstellengestell 12 im Empfänger/Sender 35, unterbreche den Prozessor 10 und schreibe erstes 16-Bit-Eingabedatenwort in die Eingabebildtabelle 3 über die Arbeitsspeicher-Eingabedaten-Tore 71.

M2 Keine Aktion.

M3 Empfange zweites 8-Bit-Byte des zweiten Eingabedatenworts vom Schnittstellengestell 13 im Empfänger/Sender 36, unterbreche den Prozessor 10 und schreibe zweites 16-Bit-Eingabedatenwort in die Eingabebildtabelle 3 über die Arbeitsspeicher-Eingabedaten-Tore 71.

M4 Keine Aktion.

M5 Empfange zweites 8-Bit-Byte des dritten Eingabedatenworts vom Schnittstellengestell 14 im Empfänger /Sender 37, unterbreche den Prozessor 10 und schreibe drittes 16-Bit-Eingabedatenwort in die Eingabebildtabelle 3 über die Arbeitsspeicher-Eingabedaten-Tore 71.

M6 Keine Aktion.

M7 Empfange zweites 8-Bit-Byte des vierten Eingabedatenworts vom Schnittstellengestell 15 im Empfänger/Sender 38, unterbreche den Prozessor 10 und schreibe viertes 16-Bit-Eingabedatenwort in die Eingabebildtabelle 3 über die Arbeitsspeicher-Eingabedaten-Tore 71.

M10 bis M13 Keine Aktion.

M14 Rücke Byte-Zähler 95 und Schlitz-Zähler 101 durch den Ringzähler 130 vor.

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Ob

Im folgenden wird insbesondere auf die Fig. 1, 5

und 6 Bezug genommen. Die Gestelladapter 23 bis 26 der einzelnen Schnittstellengestelle 12 bis 15 sind jeweils über eines der Kabel 19 bis 22 an die jeweils zugehörigen Empfänger/Sender 35 bis 38 im E/A-Abtaster 9 angeschlossen. Die Gestelladapter 23 bis 26 sind untereinander identisch, so daß die folgende Beschreibung für alle Gestelladapter zutrifft.

Wie es aus der Fig. 5 hervorgeht, enthält die Schaltungsanordnung jedes Gestelladapters einen Universal-Asynchron-Empfänger/Sender 167, der mit den bereits beschriebenen, im E/A-Abtaster 9 enthaltenen Empfänger/Sendern identisch ist. Serielle Eingabedaten werden an einem Anschluß 168, der an den Ausgang einer Eingangs- oder Eingabeschaltung 169 angeschlossen ist, empfangen und serielle Ausgabedaten werden über einen Ausgangsanschluß 171 einer Leitungstreiberschaltung 170 zugeführt. Die Leitungstreiberschaltung 170 und die Eingangsschaltung 169 sind mit entsprechenden Schaltungen im E/A-Abtaster 9 identisch. Der Leitungstreiber 170 ist mit einem Paar von Leitungen in einem der Kabel 19 bis 22 verbunden. Die Eingangsschaltung 169 ist an das andere Leitungspaar in einem der Kabel 19 bis 22 angeschlossen. Eine Gruppe aus acht Paralleldatenausgangsanschlüssen 172 des Empfänger/Senders 167 sind mit einer entsprechenden Gruppe von acht Eingangsanschlüssen 173 eines 8-Bit-Speicherregisters 174 verbunden. Weiterhin sind die Ausgangsanschlüsse 172 an eine erste Gruppe von acht entsprechenden Eingangsanschlüssen 175 von sechzehn Ausgabedatentoren 176 angeschlossen. Eine zweite Gruppe aus acht Eingangsanschlüssen 177 der Ausgabedatentore 176 steht mit acht Ausgangsanschlüssen des Speicherregisters 174 in Verbindung. Eine Gruppe von Ausgangsanschlüssen 179 der Ausgäbedatentore 176 sind an die Leitungen eines 16-Leiter-E/A-Daten-Sammelkanals 180 angeschlossen. Die Ausgabedatentore 176 werden von sechzehn UND-Gliedern gebildet, von denen jeweils ein Eingang an die Anschlüsse 175 oder an die

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Anschlüsse 177 angeschlossen ist. Ein zweiter Eingang der UND-Glieder ist mit einem gemeinsamen Freigabeanschluß 181 verbunden, dem ein Datenaufrufsignal zugeführt wird. Der Ausgangsanschluß der UND-Glieder führt jeweils zu einer Leitung des Sammelkanals 180. Bei dem Speicherregister handelt es sich um eine handelsübliche integrierte Schaltung, die einen Taktanschluß 182 aufweist, der beim Anliegen einer im logischen Sinne hohen Spannung wirksam ist, um ein den Eingangsanschlüssen 173 des Speicherregisters 174 zugeführtes 8-Bit-Byte an Daten zu speichern.

Die sechzehn Leitungen des E/A-Daten-Sammelkanals 180 sind noch an eine Gruppe aus vier 4-Bit-Pufferspeicherregister 183 bis 186 angeschlossen. Bei den Pufferspeicherregistern 183 bis 186 handelt es sich um handelsübliche integrierte Schaltungen, die vier Datenbits speichern, wenn diese an ihren Eingangsanschlüssen 187 bis 190 anliegen und dem betreffenden Taktanschluß 191 bis 194 eine im logischen Sinne hohe Spannung zugeführt wird. Die Ausgangsanschlüsse der vier Pufferspeicherregister 183 bis 186 sind mit einer Gruppe von vier Dualvierleitung/Einleitung-Datenselektoren 195 bis 198 verbunden. Die Anordnung ist insbesondere derart getroffen, daß ein Paar von Ausgängen des ersten Speicherregisters 183 mit einem Paar von Α-Eingängen des Datenselektors 195, ein zweites Paar von Ausgängen des Speicherregisters 183 mit einem Paar von A-Eingängen des Datenselektors 196, ein Paar von Ausgängen des zweiten Speicherregisters 184 mit einem Paar von Α-Eingängen des Datenselektors 197 und ein Paar von Ausgängen des zweiten Speicherregisters 184 mit einem Paar von Α-Eingängen des Datenselektors 198 verbunden ist. In entsprechender Weise ist ein Paar der Ausgänge des dritten Speicherregisters 195 mit einem Paar von B-Eingängen des ersten Datenselektors 195, ein zweites Paar von Ausgängen des dritten Speicherregisters 185 mit einem Paar von B-Eingängen des Datenselektors 196, ein erstes Paar von Ausgängen des vierten Spei-

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cherregisters 186 mit einem Paar von B-Eingängen des Datenselektors 197 und ein zweites Paar von Ausgängen des vierten Speicherregisters 186 mit einem Paar von B-Eingängen des Datenselektors 198 verbunden. Jeder der Datenselektoren 194 bis 198 enthält einen ersten Datenaus wahl ans chluß 199, der über eine Leitung 201 mit einer Adaptersequenz-Steuerschaltung 200 verbunden ist. Wenn die Leitung 201 mit einer im logischen Sinne hohen Spannung beaufschlagt ist, wird das in den Registern 183 bis 186 gespeicherte erste 8-Bit-Byte der Daten an einen 8-Leiter-Daten-Sammelkanal 202 gelegt. Wenn an der Leitung 201 eine im logischen Sinne niedrige Spannung anliegt, übermitteln die Datenselektoren 195 bis 198 das zweite Bit der Daten zum Sammelkanal 202.

Der Daten-Sammelkanal 202 ist an eine Gruppe von acht Paralleldateneingangsanschlüssen 203 des Empfänger/ Senders 167 angeschlossen. Das 16-Bit-Datenwort, das den Zustand von einem der E/A-Schlitze des Schnittstellengestells anzeigt, wird in den Empfänger/Sender 167 gebracht, und zwar jeweils ein 8-Bit-Byte zu einem Zeitpunkt. Der Empfänger/Sender 167 nimmt dann eine serielle Aussendung zum E/A-Abtaster 9 vor. Die acht Parallelbits werden durch Anlegen einer im logischen Sinne hohen Spannung an einen Eingangsdatentaktanschluß 205 über die Eingabedatenanschlüsse 203 in den Empfänger/Sender 167 getaktet. Durch Anlegen einer im logischen Sinne hohen Spannung an einen Ausgangsdatentaktanschluß 204 werden Paralleldaten über die Ausgangsanschlüsse 172 aus dem Empfänger/Sender 167 getaktet. Der Betrieb des Empfänger/Senders 167 und der anderen Elemente des Adapters wird von der Adaptersequenz-Steuerschaltung 200 gesteuert.

Die in der Fig. 6 dargestellte Adaptersequenz-Steuerschaltung 200 enthält einen mehrphasigen Taktgeber 206, der im wesentlichen mit dem mehrphasigen Taktgeber 90 des E/A-

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Abtasters 9 identisch ist. Der mehrphasige Taktgeber 206 erzeugt somit die Taktimpulse M und die Taktimpulse P entsprechend der Darstellung nach der Fig. 8. Er ist allerdings mit dem mehrphasigen Taktgeber 90 in dem E/AAbtaster 9 nicht synchronisiert. Der mehrphasige Taktgeber 206 führt kontinuierliche Zyklen aus, wird aber periodisch durch einen im logischen Sinne hohen Spannungsimpuls an einem Anschluß 207 zurückgesetzt, der jeder Folge von sechzehn Datenbyteübertragungen vorausgeht. Der Rücksetzimpuls wird am seriellen Eingangsanschluß 168 des Empfänger/Senders 167 empfangen und wird über eine Leitung 209 dem einen Eingang eines UND-Glieds 208 und dem Eingang eines monostabilen Multivibrators 212 zugeführt. Der Ausgang des monostabilen Multivibrators 212 ist an den zweiten Eingang des UND-Glieds 208 angeschlossen. Der Ausgang des UND-Glieds 208 steht mit dem Anschluß 207 des mehrphasigen Taktgebers 206 in Verbindung. Der monostabile Multivibrator 212 erzeugt eine im logischen Sinne hohe Spannung an seinem Ausgangsanschluß für eine vorbestimmte Zeitspanne nach dem Erscheinen einer im logischen Sinne hohen Spannung an seinem Eingangsanschluß. Das UND-Glied 208 wird daher nur dann durchgeschaltet, wenn vom Empfänger/Sender 167 der verhältnismäßig lange Rücksetzimpuls empfangen wird.

Der am Ausgang des UND-Glieds 208 auftretende im logischen Sinne hohe Rücksetzimpuls wird noch einem 3-Bit-Ringzähler 213 und einem binären 4-Bit-Schlitzzähler 214 zugeführt. Der Ringzähler 213 ist dem Ringzähler im E/A-Abtaster 9 ähnlich, und die Anzahl der Zyklen oder Durchläufe durch die M-Taktimpulse wird sequentiell an einer Gruppe von drei Ausgangsanschlüssen 215 bis 217 angezeigt. Eine im logischen Sinne hohe Spannung wird durch die betreffenden Ausgangsanschlüsse 215 bis 217 von dem M14-Taktimpuls vorgeschoben, der über einen Eingangsanschluß 218 dem Ringzähler zugeführt wird. Der Ringzähler 213 wird über einen Anschluß 219 zurückgesetzt, um eine im logischen Sinne hohe

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Spannung an seinem ersten Ausgangsanschluß 215 zu erzeugen. Bei dem Schlitzzähler 214 handelt es sich um einen handelsüblichen 4-Bit-Binärzähler mit einer Gruppe von vier Ausgangsanschlüssen 220 bis 223. Die Ausgangsanschlüsse 220 bis 222 für die drei niedrigstwertigen Ziffern sind mit einer Gruppe von Eingangsanschlüssen 224 eines Dezimalbinär(BCD)/Dezimal-Decodierers 225 verbunden. Der höchstwertige Ziffernausgangsanschluß 223 steht mit einem Befehlszustand-Sammelkanal 286 in Verbindung. Der Dezimalbinär/Dezimal-Decodierer 225 ist eine handelsübliche integrierte Umsetzerschaltung, die eine ihren Eingängen 224 zugeführte binärdezimalcodierte 3-Bit-Zahl in eine im logischen Sinne hohe Spannung an einem von acht Ausgangsanschlüssen 226 umsetzt. Die Ausgangsanschlüsse 226 sind an die Leitungen eines Schlitzfreigabe-Sammelkanals 227 angeschlossen, der mit jedem der acht Schlitze des Schnittstellengestells verbunden ist.

Der mehrphasige Taktgeber 206 durchläuft kontinuierlich die M-Taktimpulse und schaltet dabei den Ringzähler 213 zyklisch weiter. Nach drei Zyklen durch die M-Taktimpulse wird der Schlitzzähler 214 vorgerückt, um den nächsten Schlitz zu bedienen. Der Schlitzzähler 214 gibt dann sequentiell die acht Schlitze während 24 Zyklen durch die M-Taktimpulse frei. Es folgen drei zusätzliche Zyklen durch die M-Taktimpulse, während denen eine im logischen Sinne hohe Spannung am Befehlszustand-Sammelkanal 186 erzeugt wird, um es einem Fehlerprozessor 251 zu gestatten, seine Funktionen auszuführen. Eine kurze Zeitspanne von etwa drei Zyklen durch die M-Taktimpulse folgt dann, während der Daten weder ausgesendet noch empfangen werden. Es schließt sich dann ein weiterer Rücksetzimpuls an, der die nächste Abtastung durch die E/A-Schlitze einleitet.

Während des ersten jedes Satzes von drei Zyklen durch die M-Taktirapulse wird die Art der sechzehn E/A-

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2650 -Π Vf

Schaltungen in dem freigegebenen Schlitz bestimmt, um festzulegen, ob von ihnen Daten zu empfangen sind (Fühlglieder) oder ob Daten an sie auszusenden sind (Stellglieder). Zu diesem Zweck ist der Ausgang 215 des Ringzählers 213 mit je einem Eingang von zwei UND-Gliedern 228 und 229 verbunden. An einen zweiten Eingang des UND-Glieds 228 wird der M13-Taktimpuls und an einen zweiten Eingang des UND-Glieds 229 der M11-Taktimpuls gelegt. Der Ausgang des UND-Glieds 228 ist an eine Stellglied-Datentaktleitung 230 angeschlossen, die zu jedem der E/A-Schlitze führt. Der Ausgang des UND-Glieds 229 ist an eine Fühlglied-Datentaktleitung 231 angeschlossen, die ebenfalls zu jedem E/A-Schlitz führt. Mit den E/A-Schlitzen ist eine Datentakte choleitung 232 verbunden, an der eine im logischen Sinne hohe Spannung auftritt, wenn eine im logischen Sinne hohe Spannung an die Datentaktleitung 230 oder 231 gelegt wird. Wenn der freigegebene E/A-Schlitz Fühlglieder enthält, nimmt die Datentaktecholeitung 232 eine im logischen Sinne hohe Spannung an, wenn die Fühlerglied-Datentaktleitung 231 mit einer hohen Spannung beaufschlagt wird. Wenn der freigegebene E/A-Schlitz Stellglieder enthält, tritt an der Leitung 232 eine im logischen Sinne hohe Spannung auf, wenn die Stellglied-Datentaktleitung 230 mit einer im logischen Sinne hohen Spannung beaufschlagt wird. Wenn somit während des Taktimpulses M11 an der Leitung 232 eine hohe Spannung erscheint, enthält der freigegebene E/A-Schlitz Fühlglieder. In diesem Fall sind Daten von dem Schlitz zu empfangen und an den E/A-Abtaster 9 weiterzuleiten. Wenn hingegen während des Taktimpulses M13 eine hohe Spannung an der Leitung 232 erscheint, enthält der freigegebene Schlitz Stellglieder, und es sind vom E/A-Abtaster Daten zu empfangen und an den E/A-Daten-Sammelkanal 180 weiterzuleiten.

Aus den Fig. 5 und 6 geht hervor, daß der eine Eingang eines UND-Glieds 233 in der Adaptersequenz-Steuer-

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Hl

Schaltung 200 an die Taktecholeitung 232 angeschlossen ist, und ein zweiter Eingang des UND-Glieds 233 mit dem Taktimpuls M11 beaufschlagt wird. Wenn der freigegebene E/A-Schlitz Fühlglieder enthält, tritt am Ausgang des UND-Glieds 233 während der Zeitperiode des Taktimpulses M11 eine im logischen Sinne hohe Spannung auf. Über eine Leitung 234 ist der Ausgang des UND-Glieds 233 mit den Taktanschlüssen 191 bis 194 der"Pufferspeicher 183 bis 186 verbunden. Der Zustand der sechzehn Fühlglieder am E/A-Daten-Sammelkanal 180 wird daher erfaßt und in den Pufferspeichern 183 bis 186 gespeichert. Die Datenselektoren 195 bis 198 und der Empfänger/Sender 167 werden während des zweiten und dritten Zyklus durch die M-Taktimpulse in Betrieb genommen, um die in den Pufferspeichern 183 bis 186 gespeicherten sechzehn Datenbits in den E/AAbtaster 9 zu bringen. Der eine Eingang eines UND-Glieds 235 ist an den zweiten Ausgang 216 des Ringzählers 213 angeschlossen, und der zweite Eingang des UND-Glieds erhält die M1-Taktimpulse. Der Ausgang des UND-Glieds ist über ein ODER-Glied 236 an eine Datensendetaktleitung 211 angeschlossen und ist mit dem Rücksetzanschluß 237 eines R-S-Flipflop 238 verbunden. Der eine Eingang eines zweiten UND-Glieds 239 ist mit dem dritten Ausgang 217 des Ringzählers 213 verbunden, und ein zweiter Eingang des UND-Glieds 239 wird mit den M1-Taktimpulsen beaufschlagt. Der Ausgang des UND-Glieds 239 ist ebenfalls über das ODER-Glied 236 mit der Leitung 211 verbunden und führt zum Setzanschluß 240 des Flipflop 238. Während des zweiten Zyklus durch die M-Taktimpulse liegt an der Leitung 201 eine im logischen Sinne hohe Spannung an, um die ersten 8-Bit-Bytes der Daten durch die Datenselektoren 195 bis 198 zu leiten und die Aussendung des ersten Byte dadurch einzuleiten, daß die Datensendetaktleitung 211 auf eine im logischen Sinne hohe Spannung angehoben wird. Während des nachfolgenden dritten Zyklus durch die M-Taktimpulse liegt die Leitung 201 auf einer im logischen Sinne niedri-

7 0 9 8 2 7/0711 oms?_NAL inspects

gen Spannung, und das zweite 8-Biz-Byte der Daten wird zur Aussendung an den E/A-Abtaster 9 zum Empfänger/Sender 167 gegeben. Nach der Vervollständigung des dritten Zyklus durch die M-Taktimpulse wird der Ringzähler 213 vorgerückt, so daß an seinem ersten Ausgang 215 eine im logischen Sinne hohe Spannung entsteht, und der Schlitzzähler 214 wird inkrementiert, um mit der Bedienung des nächsten E/A-Schlitzes zu beginnen.

Wenn der freigegebene E/A-Schlitz Stellglieder enthält, werden vom Empfänger/Sender 167 Daten empfangen und über die Ausgabedatentore 176 an den E/A-Daten-Sammelkanal 180 weitergeleitet. Der Eingang eines UND-Glieds 241 in der Adaptersequenz-Steuerschaltung 200 ist mit der Taktecholeitung 232 verbunden, und der zweite Eingang des UND-Glieds 241 wird mit den M13-Taktimpulsen beaufschlagt. Der Ausgang des UND-Glieds 241 führt zum Setzanschluß 242 eines R-S-Flipflop 243. Wenn ein Stellglieder enthaltender E/ASchlitz freigegeben ist, wird somit das Flipflop 243 gesetzt, um an seinem Q-Ausgang 244 eine im logischen Sinne hohe Spannung zu erzeugen. An den Q-Ausgang 244 ist ein Eingang eines UND-Glieds 245 angeschlossen. Ein weiterer Eingang des UND-Glieds 245 steht mit dem dritten Ausgang 217 des Ringzählers 213 in Verbindung, und ein dritter Eingang des UND-Glieds 245 wird mit dem M11-Taktimpuls des mehrphasigen Taktgebers 206 beaufschlagt. Der Ausgang des UND-Glieds 245 führt über eine Leitung 264 zu einem Fehlerprozessor 251, der den Freigabeanschluß 181 der Ausgabedatentore 176 in einer noch zu beschreibenden Weise ansteuert. Weiterhin ist der Ausgang des UND-Glieds 245 mit einem Eingang eines UND-Glieds 246 verbunden. Ein zweiter Eingang des UND-Glieds 246 wird mit dem P3-Taktimpuls beaufschlagt, und der Ausgang des UND-Glieds 246 ist an den Rücksetzanschluß 247 des Flipflop 243 angeschlossen, ',fahrend des dritten Zyklus durch die M-Taktimpulse erzeugt das UND-Glieds 245 eine im logischen Sinne hohe Spannungj die dann am Freigabeanschluß 181 erscheint,

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um während des M11-Taktimpulses ein 16-Bit-Datenwort an den E/A-Daten-Saminelkanal 180 abzugeben. Dieselbe logische Spannung setzt während der Zeitperiode des Taktimpulses P3 das Flipflop 243 zurück.

Das 16-Bit-Datenwort wird den Ausgabedatentoren 176 in geeigneter Weise durch ein Paar von UND-Gliedern 248 und 249 und ein ODER-Glied 250 zugeführt. Der eine Eingang des UND-Glieds 248 ist an den zweiten Ausgang des Ringzählers 213 angeschlossen. Der zweite Eingang des UND-Glieds 248 wird mit dem M11-Taktimpuls beaufschlagt. Der Ausgangsanschluß des UND-Glieds 248 steht mit dem Taktanschluß 182 des Speicherregisters 174 in Verbindung. Der eine Eingang des UND-Glieds 249 wird mit dem M11-Taktimpuls beaufschlagt und der andere Eingang ist an den dritten Ausgang 217 des Ringzählers 213 angeschlossen. Die Ausgänge der beiden UND-Glieder 248 und 249 führen zu den Eingängen des ODER-Glieds 250. Der Ausgang des ODER-Glieds 250 ist über eine Datenempfangstaktleitung 210 mit dem Empfänger/Sender 167 verbunden und ist an eine Leitung 265 angeschlossen, die zum Fehlerprozessor 251 führt. Während des zweiten Zyklus durch die M-Taktimpulse wird das erste 8-Bit-Byte der empfangenen Daten vom Empfänger/ Sender 167 in das Speicherregister 174 getaktet. Während des dritten Zyklus durch die M-Taktimpulse wird das zweite 8-Bit-Byte der Daten aus dem Empfänger/Sender 167 getaktet und zusammen mit dem ersten 8-Bit-Byte der Daten durch die Ausgabedatentore 176 an den E/A-Daten-Sammelkanal 180 weitergeleitet.

Wie es insbesondere aus den Fig. 5 und 7 hervorgeht, wird der Betrieb jedes Schnittstellengestells 12 bis 15 durch einen Fehlerprozessor 251 überwacht, der jeweils einen Teil in -jeder der Gestelladapter 23 bis 26 bildet. Jeder Fehlerprozessor 251 enthält ein ODER-Glied 252, das drei Eingänge aufweist, die über Leitungen 253 bis 255 an

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den Empfänger/Sender 167 angeschlossen sind. Der Empfänger/Sender 16? ist eine handelsübliche Schaltung, die beim Empfang von Daten Übertragungsfehler feststellt und das Auftreten eines solchen Fehlers an einer der Leitungen 253 bis 255 durch eine im logischen Sinne hohe Spannung anzeigt. Insbesondere wird ein Paritätsfehler an der Leitung 253, ein Trenn- oder Rahmenfehler an der Leitung und ein Verlust- oder Überlauffehler an der Leitung 255 angezeigt.

Das Ausgangssignal des ODER-Glieds 252 zeigt somit an, ob während des Empfangs jedes Byte der vom Empfänger/ Sender 167 empfangenen Daten ein Übertragungsfehler aufgetreten ist oder nicht. Der Ausgang des ODER-Glieds ist mit einem Dateneingangsanschluß 256 eines Direktzugriff-Speichers 257 verbunden. Weiterhin steht der Ausgang des ODER-Glieds 252 mit dem einen Eingang eines UND-Glieds und mit dem Setzanschluß 259 eines R-S-Flipflop 260 in Verbindung. Der Direktzugriffspeicher 257 ist eine handelsübliche Schaltung mit sechzehn getrennt adressierbaren 1-Bit-Speicherplätzen. Ein Speicherplatz ist jeweils jedem der beiden Datenbytes zugeordnet, die den acht E/A-Schlitzen im Schnittstellengestell zugeführt werden. Jeder Speicherplatz wird durch eine 4-Bit-Binärzahl adressiert, die Adreßanschlüssen 261 zugeführt wird. Ein dem Dateneingangsanschluß 256 zugeführtes Datum wird in den adressierten Speicherplatz eingeschrieben, wenn ein Lese/Schreib-Anschluß 262 mit einer im logischen Sinne hohen Spannung beaufschlagt ist. Drei der Adreßanschlüsse 261 sind über einen 3-Leiter-Sammelkanal 263 mit den Ausgangsanschlüssen 220 bis 222 des Schlitzzählers 214 in der Adaptersequenz-Steuerschaltung 200 verbunden. Derjenige der Adreßanschlüsse 261, dem die niedrigstwertige Ziffer zugeordnet ist, ist über eine Leitung 16O an den dritten Ausgang 217 des Ringzählers angeschlossen. Der Lese/Schreib-Anschluß 262 ist über die Leitung 265 mit der Adaptersequenz-Steuerschaltung 200

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verbunden. Wenn am Lese/Schreib-Anschluß 262 eine im logischen Sinne niedrige Spannung auftritt, wird der logische Zustand des adressierten Speicherplatzes im Speicher 257 über einen Datenausgangsanschluß 266 an einen zweiten Eingang des UND-Glieds 258 ausgelesen. Der Direktzugriffspeicher 257 speichert einen Übertragungsfehler, der während des Empfangs von einem der sechzehn Datenbytes festgestellt wird, in der Form eines im logischen Sinne hohen Werts oder einer "1" in dem dem betreffenden Datenbyte zugeordneten Speicherplatz. Wenn während des nächsten Zyklus dasselbe Datenbyte erfolgreich empfangen wird, wird in denselben Speicherplatz ein im logischen Sinne niedriger Wert oder eine "0" eingeschrieben.

Das Flipflop 260 ist eine handelsübliche integrierte Schaltung, die einen Rücksetzanschluß 267 aufweist, der an den Ausgang eines UND-Glieds 274 angeschlossen ist. Ein Eingang des UND-Glieds 174 wird über eine Leitung mit dem M14-Taktimpuls beaufschlagt. Mt einem zweiten Eingang ist das UND-Glied 274 über die Leitung 160 an den dritten Ausgang 217 des Ringzählers 213 angeschlossen. Der Q-Ausgang 269 des Flipflop 260 führt zu einem Eingang eines UND-Glieds 270, und die Leitung 264 der Adaptersequenz-Steuerschaltung 200 steht mit einem zweiten Eingang des UND-Glieds 270 in Verbindung. Der Ausgang des UND-Glieds 270 ist an eine Leitung 273 angeschlossen, die den Betrieb der Ausgabedatentore 176 steuert.

Wenn ein Übertragungsfehler festgestellt und am Ausgang des ODER-Glieds 252 angezeigt wird, wird dieses Ereignis nicht nur im Direktzugriffspeicher 257 gespeichert, sondern wird auch im R-S-Flipflop 260 gespeichert. Am Q-Ausgang 269 tritt daher eine im logischen Sinne niedrige Spannung auf, die das UND-Glied 270 sperrt und damit auch die Ausgabedatentore 176 sperrt, um zu verhindern, daß die empfangenen Daten an den E/A-Daten-Sammelkanal 180 ge-

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legt v/erden. Das R-S-Flipflop 260 wird anschließend durch das UND-Glied 274 zurückgesetzt, um es für den Empfang des nächsten Byte der Daten durch den Empfänger/Sender 167 vorzubereiten.

Das UND-Glied 258 gibt eine Anzeige darüber, daß zwei aufeinanderfolgende Übertragungsfehler aufgetreten sind und daß somit sehr wahrscheinlich ein Hauptfehler vorliegt. Der Ausgang des UND-Glieds 258 ist über ein ODER-Glied 275 mit einem Eingang 279 eines 5-Bit-Zustandswort-Speichers 276 verbunden. Der Speicher 276 enthält eine Gruppe aus fünf Flipflops des D-Typs. Die Taktanschlüsse dieser Flipflops sind an eine gemeinsame Leitung 277 angeschlossen. Die Rücksetzanschlüsse dieser Flipflops erhalten gemeinsam über die Leitung 268 den M14-Taktimpuls. Ein zweiter Eingang 280 des Speichers 276 ist mit einem Fehleranzeige-Sammelkanal 281 verbunden, der mit jedem Schlitz in dem Schnittstellengestell in Verbindung steht, um in dem adressierten Schlitz den Zustand von Sicherungen anzuzeigen. Wenn eine Sicherung durchgebrannt ist, wird der Sammelkanal 281 mit einer im logischen Sinne hohen Spannung beaufschlagt, die in den Speicher 276 getaktet wird. Drei zusätzliche Eingänge 282 des Speichers 276 stehen mit dem Schlitzzähler-Sammelkanal 263 in Verbindung. Wenn am Sammelkanal 281 ein Fehler angezeigt und in den Speicher 276 getaktet wird, wird auch die entsprechende Schlitznummer am Sammelkanal 263 gespeichert. Der Speicher 276 wird von einem monostabilen Multivibrator 283 getaktet, dessen Eingang über ein ODER-Glied 284 mit dem Ausgang des ODER-Glieds 275 und mit dem Fehleranzeige-Sammelkanal 281 in Verbindung steht.

Der Ausgang des ODER-Glieds 275 zeigt das Auftreten einer Hauptstörung an. Wenn in bezug auf irgendein Byte der vom Empfänger/Sender 167 empfangenen Daten zwei aufeinanderfolgende Übetragungsfehler festgestellt werden, nehmen die beiden Eingänge des UND-Glieds 258 eine im logischen Sinne

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hohe Spannung an, und ein Hauptfehleranzeigesignal wird durch das ODER-Glied 275 weitergeleitet und im Speicher 276 gespeichert. Darüberhinaus wird eine zweite Art von Hauptfehlern durch ein UND-Glied 285 angezeigt, dessen Ausgang an einen zweiten Eingang des ODER-Glieds 275 angeschlossen ist. Ein Eingang des UND-Glieds 285 ist über einen Befehlszustand-Sammelkanal 286 mit dem Schlitzzähler 214 in der Adaptersequenz-Steuerschaltung 200 verbunden. Ein zweiter Eingang des UND-Glieds 285 führt zum Ausgang eines NAND-Glieds 287. Das NAND-Glied 287 hat sechs Eingänge, die mit je einer Leitung des E/A-Daten-Sammelkanals 180 in Verbindung stehen. Wenn eine dieser Leitungen gegenüber Masse kurzgeschlossen ist, gibt das NAND-Glied 287 eine im logischen Sinne hohe Spannung ab, die während der Zustandsüberprüfungszeitspanne dem Zustandswort-Speicher 176 zugeführt wird.

Der in dem in der Fig. 5 dargestellten Fehlerprozessor 251 enthaltene Zustandswort-Speicher 176 zeigt an, ob während einer vollständigen Abtastung durch die E/A-Schlitze ein Hauptfehler oder ein Nebenfehler aufgetreten ist. Das Zustandswort kennzeichnet auch die Schlitznummer, bei der ein angezeigter Nebenfehler aufgetreten ist. Wie es aus der Fig. 5 hervorgeht, wird diese Information über eine Gruppe von fünf Leitungen 288 bis 292 den C-Eingängen der Datenselektoren 195 bis 198 zugeführt. Der Befehlszustand-Sammelkanal 286 ist mit einem Datenauswahlanschluß 293 jedes Selektors 195 bis 198 verbunden. Während der Zustandsüberprüfungszeit wird das 5-Bit-Zustandswort über den Daten-Sammelkanal 202 dem Empfänger/Sender 167 zur Übertragung zum E/A-Abtaster 9 zugeführt. Das Zustandswort wird von dem passenden Empfänger/Sender 35 bis 38 des in der Fig. 2 dargestellten E/A-Abtasters 9 empfangen und einem darin enthaltenen Fehlerprqzessor 300 zugeführt. Die Zustandsinformation wird somit periodisch von jedem der entfernt angeordneten E/A-Schnittstellengestelle 12 bis 15 zu dem zentral angeord-

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neten E/A-Abtaster 9 übertragen, um eine kontinuierliche Überprüfung des Systembetriebs vorzusehen.

Für die folgende Erläuterung wird insbesondere auf die Figuren 2, 4A und 4B verwiesen. Der Fehlerprozessor ist, wie bereits erwähnt, im E/A-Abtaster 9 angeordnet und ist betreibbar, um den Betrieb des E/A-Abtasters zu überprüfen und die von den Fehlerprozessoren 251 in jedem der Schnittstellengestelle 12 bis 15 erzeugten Zustandswörter zu empfangen und zu verarbeiten. Der Fehlerprozessor 300 ist mit dem E/A-Eingangsdaten-Sammelkanal 43, mit dem Gestell- und Schlitznummer-Sammelkanal 69, mit dem Arbeitsspeicherdaten-Sammelkanal 8 und mit der Abtastsequenz-Steuerschaltung 65 verbunden. Weiterhin ist der Fehlerprozessor 300 über eine Gruppe von drei Leitungen 301 bis an jeden der Empfänger/Sender 35 bis 38 angeschlossen, um Übertragungsfehlerinformation zu empfangen, wie Paritätsfehler, Trenn- oder Rahmenfehler und Verlust- oder Überlauf fehler.

¥ie es in der Fig. 4A gezeigt ist, führen die Leitun gen 301 bis 303 zu den Eingängen eines ODER-Glieds 304 in einer Fehlertoleranzdetektionsschaltung, die mit denjenigen Schaltungen ähnlich ist, die in den Schnittstellengestellfehlerprozessoren 251 enthalten sind. Der Ausgang des ODER-Glieds 304 ist an einen Dateneingangsanschluß 305 eines Direktzugriffspeichers 306 angeschlossen, und der logische Zustand des Ausgangssignals des ODER-Glieds 304 wird in einem adressierten Speicherplatz des Speichers 306 gespeichert, wenn einem Lese/Schreib-Anschluß 307 eine im logischen Sinne hohe Spannung zugeführt wird. Bei dem Direktzugriffspeicher 306 handelt es sich um eine handelsübliche integrierte Schaltung, die 64 getrennt adressierbare 1-Bit-Speicherplätze aufweist. Die Speicherplätze werden über eine 'Gruppe von Anschlüssen 308 getrennt adressiert, und über einen Ausgangsanschluß 309 wird aus einem adres-

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" 2 G 3 8 V Π

sierten Speicherplatz ein Datum ausgelesen, wenn am Lese/. Schreib-Anschluß 307 eine im logischen Sinne niedrige Spannung anliegt. Die Byte-Auswahlleitung 86 von der Abtastsequenz-Steuerschaltung 65 ist mit dem niedrigstwertigen der Adreßanschlüsse 308 verbunden, und die fünf Leitungen des Gestellnummer- und Schlitznummer-Sammelkanals 69 sind an die übrigen Adreßanschlüsse 308 angeschlossen. Der Lese/Schreib-Anschluß 307 wird von einem UND-Glied angesteuert, dessen einer Eingang über eine Leitung 311 mit dem P1-Taktimpuls der Abtastsequenz-Steuerschaltung beaufschlagt wird und dessen anderer Eingang über die Leitung 70 die Taktimpulse M1, M3, M5 und M7 erhält. Während jedes Byte der Eingabedaten von den Empfänger/Sendern 35 bis 38 dem E/A-Eingabedaten-Sammelkanal 43 zugeführt wird, werden aufgetretene Übertragungsfehler festgestellt, und das entsprechende Ereignis wird in einem zugeordneten Speicherplatz im Direktzugriffspeicher 306 gespeichert.

Jeder festgestellte Übertragungsfehler wird noch einem Flipflop 314 zugeführt, um eine Prozessorunterbrechung zu sperren, die sonst das fehlerhafte Datum in die Eingabebildtabelle 3 des Arbeitsspeichers 1 einschreiben würde. Der Eingang 305 des DirektzugriffSpeichers 306 ist mit einem Eingang eines ODER-Glieds 312 verbunden und auch an einen Eingang eines UND-Glieds 313 angeschlossen. Der Ausgangsanschluß 309 des Speichers 306 steht mit einem zweiten Eingang des ODER-Glieds 312 und des UND-Glieds in Verbindung. Der Ausgang des ODER-Glieds 312 führt zum Setzeingang 315 des Flipflop 314. Der Q-Ausgang 316 des Flipflop 314 ist über die Unterbrechungssperrleitung 142 mit der Abtastsequenz-Steuerschaltung 65 verbunden, wie es bereits an Hand der Fig. 3 erläutert wurde. Der Rücksetzanschluß 317 des Flipflop 314 wird über eine Leitung 318 mit dem P3-Taktimpuls beaufschlagt.

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Während des Empfangs des ersten 8-Bit-Byte der Daten von irgendeinem der E/A-Schlitze wird im Direktzugriffspeicher 306 ein im logischen Sinne hoher oder niedriger Wert gespeichert, und zwar in Abhängigkeit davon, ob ein Übertragungsfehler aufgetreten ist oder nicht. Wie bereits erläutert, wird das erste Byte der Daten jedes E/A-Schlitzes im Zwischenspeicher 66 gespeichert, bis das zweite Byte zu einem späteren Zeitpunkt in der Sequenz empfangen wird. Wenn das zweite Byte der Daten anschließend empfangen wird, ist sowohl das im Zwischenspeicher 66 gespeicherte erste Datenbyte als auch das am E/A-Eingabedaten-Sammelkanal 43 auftretende zweite Datenbyte in einer Lage, um an den Arbeitsspeicherdaten-Sammelkanal 8 gelegt zu werden.

Wenn während des Empfangs von irgendeinem der beiden Datenbytes ein Ubertragungsfehler festgestellt wird, erfolgt kein Unterbrechungsaufruf, so daß die Arbeitsspeicher-Eingangsdaten-Tore 71 gesperrt bleiben. Wenn beim Empfang des ersten Datenbyte ein Übertragungsfehler festgestellt wurde, erscheint am Ausgang 309 des Direktzugriffspeichers 306 eine im logischen Sinne hohe Spannung. Diese über das ODER-Glied 312 weitergeleitete Spannung führt zum' Setzen des Flipflop 314. Wenn beim Empfang des zweiten Datenbyte ein Ubertragungsfehler auftritt, erscheint am Ausgang des ODER-Glieds 304 eine im logischen Sinne hohe Spannung, die in ähnlicher Weise durch das ODER-Glied 312 weitergeleitet wird und das Flipflop 314 setzt. Das Flipflop 314 gibt daher an die Unterbrechungssperrleitung 142 eine im logischen Sinne niedrige Spannung ab und verhindert daher, wie es aus der Fig. 3 hervorgeht, die Abgabe eines Unterbrechungsaufrufs durch die Unterbrechungsschaltung 137 an den Prozessor 10. Da eine Unterbrechung nicht bewilligt wird, bleibt die Unterbrechung-Bewilligt-Leitung 111 auf einer im logischen Sinne niedrigen Spannung, und die Arbeitsspeicher-Eingangsdaten-Tore 71 bleiben im gesperrten Zustand. In die Eingabebildtabelle 3 werden somit keine fehlerhaften

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SZ.

Daten eingeschrieben, und der E/A-Abtaster 9 geht zum nächsten Schritt seiner Sequenz über.

Obwohl auf diese Weise die mit einem Übertragungsfehler behafteten Daten "ignoriert" werden, zeigt die Fehlertoleranzdetektionsschaltung einen Hauptfehler nicht an und leitet einen Abschaltvorgang nicht ein, falls nicht in bezug auf irgendein Datenbyte zwei aufeinanderfolgende Übertragungsfehler auftreten. Der erste Übertragungsfehler wird in dem Direktzugriffspeicher 306 gespeichert und erscheint am Ausgang 309 als eine im logischen Sinne hohe Spannung, wenn das selbe Datenbit erneut empfangen wird. Wenn bei dieser anschließenden Übertragung ein Übertragungsfehler auftritt, erscheint am Ausgang des ODER-Glieds 304 eine im logischen Sinne hohe Spannung, die zusammen mit der am Ausgang des Speichers 306 auftretenden im .logischen Sinne hohen Spannung dem UND-Glied 313 zugeführt wird, und zwar während der Zeitperiode des Taktimpulses PO. Auf diese Weise wird ein Hauptfehler festgestellt und am Ausgang des UND-Glieds 313 angezeigt.

Der Ausgang des UND-Glieds 313 ist mit dem Setzeingang 319 eines R-S-Flipflop 320 und mit einem Eingang eines Hauptfehler-ODER-Glieds 321 verbunden. Ein zweiter Eingang des ODER-Glieds 321 ist an den Ausgang eines Hauptfehler-UND-Glieds 322 angeschlossen. Der Ausgang des ODER-Glieds 321 führt über eine Fehlerleitung 323 zu einer programmierbaren Sperrschaltung. Ein Eingang des UND-Glieds 322 ist mit der Zustandsleitung 110 verbunden, die von der Abtastsequenz-Steuerschaltung 65 kommt. Ein zweiter Eingang des UND-Glieds 322 ist an einen Leiter des E/A-Daten-Sammelkanals 43 angeschlossen, um eine im logischen Sinne hohe Spannung zu empfangen, wenn in einem von einem der Schnittstellengestelle 12 bis 15 empfangenen Zustands^vort ein Hauptfehler auftritt. Ein Nebenfehler-UND-Glied 324 ist mit einem Eingang an die Zustandsleitung 110 und mit

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einem weiteren Eingang an einen Leiter des E/A-Eingangsdatensammelkanals 43 angeschlossen, um eine im logischen Sinne hohe Spannung zu empfangen, wenn in einem empfangenen Zustandswort ein Nebenfehler angezeigt wird. Das UND-Glied 324 erzeugt eine im logischen Sinne hohe Spannung an seinem Ausgang, wenn ein Nebenfehler in einem empfangenen Zustandswort angezeigt wird.

Die Ausgänge der UND-Glieder 324 und 322 und der Q-Ausgangsanschluß 325 des Flipflop 320 sind an die Eingänge eines ODER-Glieds 326 angeschlossen. Der Ausgang des ODER-Glieds 326 führt zu einem Freigabeanschluß 327 einer Gestellnummer- und Schlitznummer-Anzeigeeinrichtung 328, die noch eine Gruppe von fünf Eingängen 329 aufweist, die an die Leitungen des Gestellnummer- und Schlitznummer-Sammelkanals 69 angeschlossen sind. Bei der Anzeigeeinrichtung 328 handelt es sich um ein handelsübliches Sichtgerät, das zwei BCD/Siebensegment-Decodierer-Treiber enthält, die an ein Paar von Indikatoren mit lichtemittierenden Dioden angeschlossen sind. Zwei der Leitungen des Sammelkanals 69 steuern einen Indikator an, um die Gestellnummer anzuzeigen» Die restlichen drei Leitungen steuern den anderen Indikator an, um die Schlitznummer anzuzeigen.

Wenn ein Nebenfehler (eine durchgebrannte Sicherung in einem E/A-Schlitz) in einem empfangenen Zustandswort erfaßt werden soll, wird die Arbeitsweise des Steuergeräts nicht geändert, jedoch werden die Schlitznummer und die Gestellnummer der Störung dargestellt. Wenn ein Hauptübertragungsfehler durch das UND-Glied 313 angezeigt wird, wird nicht nur das Flipflop 320 gesetzt, um die Gestellnummer- und Schlitznummer-Anzeigeeinrichtung 328 freizugeben, sondern es wird auch an der Fehlerleitung 323 eine im logischen Sinne hohe Spannung erzeugt, um einen noch zu beschreibenden Abschaltvorgang auszulösen. Wenn in einem empfangenen Zustandswort durch das UND-Glied 322 ein Haupt-

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_ 26^;:.^;ri13

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fehler festgestellt wird, werden die Anzeigeeinrichtung 328 und der Abschaltvorgang in ähnlicher Weise freigegeben. Wenn die Störung oder das Problem korrigiert bzw. beseitigt ist, wird die Schaltungsanordnung manuell durch Anlegen einer im logischen Sinne hohen Spannung an einen Rücksetzanschluß 330 des Flipflop 320 rückgesetzt.

Der Abschaltvorgang, der auftritt, wenn an der Fehlerleitung 323 eine im logischen Sinne hohe Spannung auftritt, wird von einer programmierbaren Sperrschaltung gesteuert, die in der Fig. 4B dargestellt ist. Die Fehlerleitung 323 ist mit je einem Eingang von vier UND-Gliedern 331 bis 334 verbunden. Die anderen Eingänge der UND-Glieder 331 bis 334 sind jeweils an einen Leiter der vier Leiter des Gestellnummer-Sammelkanals 128 angeschlossen. Die Ausgänge der UND-Glieder 331 bis 334 führen zu den Setzanschlüssen 335 bis 338 von R-S-Flipflops 339 bis 342. Die Q-Ausgänge 343 bis 346 dieser Flipflops führen jeweils zu einem Eingang von UND-Gliedern 347 bis 350. Ein zweiter Eingang von jedem der UND-Glieder 347 bis 350 steht mit dem Q-Ausgang 351 bis 354 von R-S-Flipflops 355 bis 358 in Verbindung. Die Ausgänge der UND-Glieder 347 bis 350 sind an die Gestellsperrleitung 18 angeschlossen. Die Setzanschlüsse 360 bis 363 der Flipflops 355 bis 358 sind mit den Ausgängen 364 bis 367 einer Decodierschaltung 368 verbunden. Die Rücksetzanschlüsse sind gemeinsam an einen Ausgangsanschluß 369 der Decodierschaltung angeschlossen. Die Decodierschaltung steht mit dem Arbeitsspeicherdaten-Sammelkanal 8 in Verbindung und wird von einem UND-Glied 370 freigegeben, das an seinen Eingängen die Taktimpulse PH1, T2 und C1 vom Prozessor 10 erhält.

Wenn ein Hauptfehler auftritt, nimmt die Fehlerleitung 323 einen im logischen Sinne hohen Wert an, und die dem fehlerhaften Gestell zugeordnete Leitung im Gestellnummer-Sammelkanal 128 wird ebenfalls mit einer im logi-

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26533Ί3

sehen Sinne hohen Spannung beaufschlagt. Folglich wird von den Flipflops 339 "bis 342 das dem fehlerhaften Gestell zugeordnete Flipflop gesetzt, so daß dem zugehörigen der UND-Glieder 347 bis 350 eine im logischen Sinne hohe Spannung zugeführt wird. Wenn beispielsweise ein Hauptfehler festgestellt wird, während die Gestellnummer 2 bedient wird, kommt es zu einem Setzen des Flipflop 340, und dem einen Eingang des zugehörigen UND-Glieds 348 wird eine im logischen Sinne hohe Spannung zugeführt. Das UND-Glied 348 ist daher in einem Zustand, um die Gestellsperrleitung 18 mit einer im logischen Sinne hohen Spannung zu beaufschlagen, wenn das Flipflop 356 gesetzt wird. Der Betrieb der Flipflops 355 bis 358 wird von der Decodierschaltung 368 gesteuert, die auf die ausgewählten Programmbefehle anspricht, die im Arbeitsspeicher 1 gesteuert sind.

Die Decodierschaltung 368 erzeugt an einem ihrer Ausgangsanschlüsse 364 bis 367 eine im logischen Sinne hohe Spannung, wenn die folgenden Steuergerät-Programmbefehle aus dem Arbeitsspeicher 1 ausgelesen werden und während der Zeitperiode des gleichzeitigen Auftretens der Taktimpulse PH1, T2 und C1 am Daten-Sammelkanal 8 erscheinen.

Mnemotechnisehe

Bezeichnung Bitmuster Ergebnis

STF 1 1110 011 111 111 001 Ausgang 364 wird hoch

STF 2 1110 011 111 111 010 Ausgang 365 wird hoch

STF 3 1110 011 111 111 011 Ausgang 366 wird hoch

STF 4 1110 011 111 111 100 Ausgang 367 wird hoch

Am Ausgang 369 der Decodierschaltung 368 wird eine im logischen Sinne hohe Rücksetzspannung erzeugt, wenn die folgenden Programmbefehle während der PH1·Τ2·0Ί -Zeitperiode am Arbeitsspeicherdaten-Sammelkanal 8 auftreten.

Mnemotechnische

Bezeichnung Bitmuster Ergebnis

ENF 1111 011 111 111 000 Ausgang 369 wird hoch

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-*β- 2 6-■■::

S6

Die Programmbefehle werden im Steuergerätarbeitsspeicher 1 gespeichert und werden während jeder Abtastung durch das Steuerprogramm 4 ausgeführt, Die Befehle STF
1 bis 4 werden typischerweise zu Beginn von solchen Steuergerätprogrammbefehlen angeordnet, die die Schnittstellengestelle 12 bis 15 betreffen. Der Befehl ENF erscheint am Ende eines jeden solcher Befehlssätze. Die Befehle
STF 1 bis 4 und ENF zäunen somit die Programmbefehle in
Sätze von Befehlen ein, die sich jeweils auf eines der
Schnittstellengestelle 12 bis 15 beziehen. Wenn beispielsweise im Schnittstellengestell Nr.2 ein Fehler aufgetreten ist, wird das Flipflop 340 in der oben beschriebenen Weise gesetzt und das UND-Glied 348 wird freigegeben.
Wenn somit der Befehl STF 2 ausgeführt wird, wird das
Flipflop 356 gesetzt, und an die Sperrleitung 18 wird
eine im logischen Sinn hohe Spannung gelegt. Der Prozessor 10 fährt fort, die eingezäunten Programmbefehle auszuführen, jedoch werden die Stell-Glieder, die von diesen Befehlen adressiert werden, automatisch abgeschaltet oder außer Betrieb genommen. Wenn der Befehl ENF ausgeführt wird, wird das Flipflop 356 zurückgesetzt, und der Rest des Steuerprogramms wird in normaler Weise ausgeführt. Ein Beispiel eines Steuerprogramms 4, das in dieser Weise abgezäunt ist, um für einen unabhängigen E/A-Schnittstellengestell-Betrieb zu sorgen, sieht wie folgt aus:

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- 2 P 5 8 ."Π 3

5?

Programmbefehle, die auf das Schnittstellengestell

■ Nr. 1 bezogen sind

ENF
STF 2

ENF
STF 3

ENF
STF 4

Programmbefehle, die auf das Schnittstellengestell Nr. 2 bezogen sind

Programmbefehle ₉ die auf das Schnittstellengestell Nr„ 3 bezogen sind

Programmbefehle₉ die auf das Schnittstellengestell Nr. 4 bezogen sind " ^:

Wie es bereits in der zitierten US-PS 3 942 158 beschrieben ist, enthält die logische Einheit des Prozessors 10 ein "Sprossen"~F.lipflop_B das die Ergebnisse der verschiedenartigen Untersuchungen oder Prüfungen speichert, die von den Programmbefehlen vorgenommen werden, um zu bestimmen, ob die Stellglieder des gesteuerten Systems oder der gesteuerten Maschine in Betrieb genommen werden sollen oder nicht. Wenn sich das "Sprossen"-Flipflop in seinem gesetzten Zustand befindet, sind die. .adressierten Stellglieder zu erregen bzw. zu betreiben. Wenn sich dieses Flipflop in seinem zurückgesetzten Zustand befindet, sind diese Stellglieder durch das Steuergerät zu entregen oder abzuschalten. Das Sprossen-Flipflop ist in der

'-.".' 7098 27/07 1 1

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SS

Fig. 4b darstellt, und zv;ar zwecks Erläuterung der Art und Weise, wie die programmierbare Sperrschaltung auf den Prozessor 10 einwirkt. Wie man sieht, ist die Gestellsperrleitung 18 mit einem Rücksetzanschluß des Sprossen-Flipflop über ein UND-Glied 371 und ein ODER-Glied 372 verbunden. Wenn sich die Gestellsperrleitung 18 auf einer im logischen Sinn hohen Spannung befindet, wird das Sprossen-Flipflop kontinuierlich durch den C1-Taktimpuls zurückgesetzt, der einem zweiten Eingang des UND-Glieds 371 zugeführt wird. Als Ergebnis wird ihm eine "falsche" Entscheidung auferlegt, die bewirkt, daß die Ausgabebildtabellen-Zustandsbits von allen Stellgliedern, die durch die ausgeführten Programmbefehle identifiziert werden, einen entregten oder abgeschalteten Zustand anzeigen/ .

Unter besonderer Bezugnahme auf die Fig. 2 und 4B wird erläutert, daß das gestörte oder fehlerhafte Schnittsteliengestell von der Steuerung ausgenommen wird, indem die Aussendung der Daten von dem ihm zugeordneten Empfänger/ Sender 35 bis 38 unterbunden wird. Die Q-Anschlüsse 401 bis 404 der Flipflops 339 bis 342 sind jeweils a*¹ einen zweiten Eingang der zugehörigen UND-Glieder 31 bis 34 angeschlossen, die zwischen die Ausgangsanschlüsse 52 bis der Empfänger/Sender und die Leitungstreiber 56 bis 59 geschaltet sind. Wenn ein Hauptfehler festgestellt wird, wird eines der Flipflops 339 bis 342 gesetzt und sein S-Ausgang wird auf eine im logischen Sinn niedrige Spannung getrieben. Das fehlerhafte oder gestörte Schnittstellengestell wird somit von seinem zugehörigen Empfänger/Sender 35 bis 38 durch Sperrung des UND-Glieds 31 bis 34 abgeschaltet oder entkoppelt. Obwohl die Stellglieder, des auf diese Weise entkoppelten Schnittstellengestells in dem Zustand gelassen v/erden, der gerade existierte, als der Fehler oder die Störung festgestellt wurde, kann man die Gesamtanordnung so treffen, daß in jedem Schnittstellengestell 12 bis 15 ein Wächter-Zeitgeber vorhanden ist, der ausläuft, wenn vom E/A-Abtaster 9 keine Daten mehr

709827/0711 original inspected

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empfangen werden, und der das Schnittstellengestell und alle von ihm gesteuerten Stellglieder außer Betrieb nimmt.

Obwohl der Abschaltvorgang auf das Schnittstellengestell begrenzt sein kann, das dem erfaßten Fehler direkt zugeordnet ist, kann die Gesaintanordnung so getroffen werden, daß auch die Stellglieder von Maschinen abgeschaltet werden, die von anderen Schnittstellengestellen angesteuert werden. Eine solche quasi unabhängige Operation wird dadurch erreicht, daß auf die Stellglieder eines Schnittstellengestells gerichtete Programmbefehle innerhalb des abgezäunten Programmbefehlssatzes eines anderen Schnittstellengestells vorgesehen werden. Dies ist besonders zweckmäßig, wenn das Abschalten einer gesteuerten Maschine auf die Arbeitsweise einer anderen gesteuerten Maschine einwirkt. So ist beispielsweise eine von einem Schnittstellengestell gesteuerte Transferstraße davon in Kenntnis zu setzen, daß eine von einem anderen Schnittstellengestell gesteuerte Bormaschine ausgefallen ist und daher die Bormaschine keine Teile mehr für die Transferstraße liefert.

Unter besonderer Bezugnahme auf die Fig. 4B wird bemerkt, daß nach der Behebung einer Störung die programmierbare Sperrschaltung entweder örtlich durch den E/AAbtaster 9 oder aus der Ferne von dem beeinträchtigten Schnittstellengestell zurückgesetzt werden kann. Eine Rücksetzdrucktaste 375 ist vorgesehen, die einerseits mit einem Anschluß 376 verbunden ist, an dem eine im logischen Sinn hohe Spannung liegt, und die andererseits an je einen Eingang der vier ODER-Glieder 377 bis 380 angeschlossen ist. Die Ausgänge der ODER-Glieder 377 bis führen zu den Rücksetzanschlüssen 381 bis 384 der Flipflops 339 bis 342. "Wenn daher die Drucktaste 375 niedergedrückt wird, werden alle Flipflops 339 bis 342 zurückgesetzt.

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Wie es insbesondere aus den Fig. 2 und 4B hervorgeht, ist die programmierbare Sperrschaltung so ausgebildet, daß sie von den Schnittstellengestellen 12 bis 15 Rücksetzimpulse empfangen kann. Zu diesem Zweck sind die betreffenden EingangsSchaltungen 48 bis 51 des E/A-Abtasters 9 über vier Leitungen 385 bis 388 mit den Taktanschlüssen von Flipflops 339 bis 392 vom D-Typ und mit Eingangsanschlüssen von jeweils zugehörigen Zeit verzögerungsschaltungen 393 bis 396 verbunden. Die Zeitverzögerungsschaltungen 393 bis 196 sind handelsübliche monostabile Multivibratoren, die für ein vorbestimmtes Zeitintervall nach dem Auftreten einer im logischen Sinn hohen Spannung an ihren Eingängen einen im logischen Sinn hohen Spannungsimpuls an ihren Ausgängen 397 bis 400 abgeben. Die Ausgänge bis 400 sind an die D-Eingänge der jeweils zugeordneten Flipflops 389 bis 392 angeschlossen. Die Q-Ausgänge der Flipflops 389 bis 392 sind an zweite Eingänge der ODER-Glieder 377 bis 380 angeschlossen. Wenn von einer der Eingangsschaltungen 48 bis 51 ein Rücksetzimpuls ausgewählter Länge empfangen wird, wird das zugehörige Flipflop 389 bis 392 gesetzt, und dem zugehörigen Flipflop 339 bis 342 wird eine im logischen Sinn hohe Spannung zugeführt, um die programmierbare Sperrschaltung zurückzusetzen. Die programmierbare Sperrschaltung kann somit entweder örtlich durch Niederdrücken der Drucktaste 375 oder von der Ferne durch Niederdrücken einer in jedem Schnittstellengestell 12 bis 15 angeordneten entsprechenden Drucktaste zurückgesetzt werden.

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Claims (13)

1. Patentansprüche

   Λ J Steueranlage mit einem Prozessor zur Steuerung von Maschinen,

   gekennzeichnet durch

   eine industrielle digitale Steueranlage mit einem zentral aufgestellten Prozessor (10), einem entfernt aufgestellten Schnittstellengestell (12, 13, 14 oder 15), das mit- einer gesteuerten Maschine (27, 28, 29 oder 30) verbunden ist, um aufgrund von empfangenen digitalen Datenbytes Vorrichtungen in der Maschine zu betätigen und um digitale Datenbytes zu erzeugen, die dem Zustand von Fühlvorrichtungen in der gesteuerten Maschine entsprechen, und Einrichtungen (9) zum zyklischen Übermitteln einer Reihe digitaler Datenbytes zwischen dem Prozessor (10) und dem Schnittstellengestell (12, 13, 14 oder 15) sowie mit einem Fehlerprozessor (251; 300), der sich auszeichnet durch;

   Mittel (167; 252; 35, 36, 37 oder 38; 304; 322) zum Erfassen des Auftretens eines Übertragungsfehlers bei der Übermittlung eines Byte digitaler Daten zwischen dem Schnittstellengestell (12, 13, 14 oder 15) und dem Prozessor (10);

   Speichermittel (257; 306), die an die Erfassungsmittel angeschlossen sind und zum Speichern eines ausgewählten logischen Zustands dienen, wenn bei der Übermittelung eines Datenbyte ein Übertragungsfehler festgestellt wird;

   Datentoreinrichtungen (176; 71), die zwischen das Schnittstellengestell und den Prozessor geschaltet sowie an die Erfassungsmittel angeschlossen sind und die auf einen erfaßten Übertragungsfehler ansprechen, um dasjenige Byte der digitalen Daten, das dem erfaßten Übertragungsfehler zugeordnet ist, von der Übermittlung auszunehmen, so daß es auf die Betriebsweise der industriellen digitalen Steueranlage keinen Einfluß nimmt;

   Mittel (276; Fig. 4B), die die gesteuerte Maschine von der Steuerung ausschließen, wenn ein Fehler angezeigt wird; und

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   Toreinrichtungen (258; 313), die mit einem ersten Eingang an die Erfassungsmittel, mit einem zweiten Eingang an die Speichermittel und mit ihrem Ausgang an die die Steuerung ausschließenden Mittel angeschlossen sind und die derart betreibbar sind, daß sie den die Steuerung ausschließenden Mitteln einen Fehler anzeigen, wenn mehrere aufeinanderfolgende Ubertragungsfehler in bezug auf eines der Bytes in der genannten Reihe digitaler Datenbytes festgestellt werden.
2. 2. Steueranlage nach Anspruch 1,
   dadurch gekennzeichnet, daß die Speichermittel (257; 306) Speicherplätze enthalten, die einzelnen Datenbytes in der genannten Reihe digitaler Datenbytes zugeordnet sind.
3. 3. Steueranlage nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Fehlerprozessor (300) in dem zentral aufgestellten Prozessor (10) angeordnet ist und daß die Erfassungsmittel (35, 36, 37 oder 38; 304) Ubertragungsfehler feststellen, die bei der Übermittlung von Datenbytes von dem entfernt aufgestellten Schnittstellengestell (12, 13, 14 oder 15) zum Prozessor (10) auftreten.
4. 4. Steueranlage nach Anspruch 3,
   dadurch gekennzeichnet, daß in dem entfernt aufgestellten Schnittstellengestell (12, 13, 14 oder 15) ein zweiter Fehlerprozessor (251) angeordnet ist und daß die im Schnittstellengestell enthaltenen Erfassungsmittel (167, 252) Ubertragungsfehler feststellen, die bei der Übermittlung von Datenbytes vom Prozes sor (10) zum Schnittstellengestell (12, 13, 14 oder 15) auftreten.

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   - 26583Ί3
5. 5. Steueranlage nach Anspruch 4,
   dadurch gekennzeichnet, daß die die Steuerung ausschließenden Mittel in dem im Schnittstellengestell (12, 13, 14 oder 15) angeordneten Fehlerprozessor (251) Mittel (276) zum periodischen Übermitteln eines Zustandsworts zu dem in dem Prozessor (10) angeordneten Fehlerprozessor (300) enthalten, wobei dieses Zustandswort anzeigt, ob ein Fehler aufgetreten ist oder nicht, und daß die Erfassungsmittel (322) des im Prozessor (10) angeordneten Fehlerprozessors (300) derart geschaltet und ausgebildet sind, daß sie eine im Zustandswort enthaltene Fehleranzeige empfangen können und aufgrund des Empfangs einer solchen Fehleranzeige die gesteuerte Maschine (27, 28, 29 oder 30), die an das entfernt aufgestellte Schnittstellengestell (12, 13, 14 oder 15) angeschlossen ist, von der Steuerung ausschließen.
6. 6. Steueranlage mit einem Prozessor zur Steuerung von Maschinen,

   gekennzeichnet durch

   ein programmierbares Steuergerät mit einem Prozessor (10), der in einem Steuergerätarbeitsspeicher (1) gespeicherte Steuerprogrammbefehle ausführt, um in gesteuerten Maschinen (27 bis 30), die an den Prozessor (10) über mehrere Steuergerät-Schnittstellengestelle (12 bis 15) angeschlossen sind, Vorrichtungen zu betätigen, und mit einem Fehlerprozessor (251; 300), der sich auszeichnet durch:

   Mittel (Fig. 4A, Fig. 7) zum Erfassen von Fehlern, die den Schnittstellengestellen zugeordnet sind;

   eine Vielzahl von Speichereinrichtungen (339 bis 342), von denen jeweils eine einem der Schnittstellengestelle (12 bis 15) zugeordnet ist und alle an die Erfassungsmittel angeschlossen sind, um einen mit dem zugehörigen Schnittstellengestell erfaßten Fehler zu speichern;

   eine Sperrleitung (18), die mit dem Steuergerätprozessor (10) verbunden ist, um, wenn sich die Sperrleitung in einem ausgewählten Logikzustand befindet, die Abschaltung

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   von zu betätigenden Vorrichtungen zu erzwingen, die durch ausgeführte Programmbefehle adressiert sind;

   eine Gruppe von Logiktoreinrichtungen (347 "bis 350, 355 bis 358), von denen jeweils eine einem der Schnittstellengestelle (12 bis 15) zugeordnet ist und jede mit einem Eingang an jeweils eine der Speichereinrichtungen (339 bis 342) angeschlossen ist und alle mit ihrem Ausgang mit der Sperrleitung (18) verbunden sind; und

   einen Decodierer (368), der mit dem Steuergerät-Arbeitsspeicher (1) verbunden ist, um darin gespeicherte Steuerprogrammbefehle zu empfangen, und der eine Gruppe von Ausgängen (364 bis 367) aufweist, von denen jeweils einer an eine der Logiktoreinrichtungen (34-7 bis 350, 355 bis 358) angeschlossen ist, wobei der Decodierer auf spezielle Programmbefehle anspricht, die aus dem Steuergerät-Arbeitsspeicher (1) ausgelesen werden, um die Logiktoreinrichtungen selektiv freizugeben und dadurch den ausgewählten Logikzustand an der Sperrleitung (18) zu erzeugen, wenn ein erfaßter Fehler in den zugehörigen Speichereinrichtungen (339 bis 342) gespeichert ist.
7. 7. Steueranlage nach Anspruch 6,
   dadurch gekennzeichnet, daß jede der Logiktoreinrichtungen ein Flipflop (355 bis 358) enthält, das aufgrund von einem der ausgewählten freigebenden speziellen Befehle in den einen von seinen beiden Logikzuständen gesetzt wird; und daß das Flipflop mit dem Decodierer (368) verbunden ist und aufgrund eines anderen dieser speziellen Befehle in seinen anderen Logikzustand zurückgesetzt wird, wobei durch eine freigegebene Logiktoreinrichtung der ausgewählte Logikzustand an der Sperrleitung (18) so lange anliegt, bis das zugehörige Flipflop zurückgesetzt wird c

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8. 8. Steueranlage nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Prozessor (10) des programmierbaren Steuergeräts Mittel enthält, die eine Entscheidung darüber treffen, ob adressierte Vorrichtungen in den gesteuerten Maschinen eingeschaltet werden sollen, und daß die Sperrleitung (18) mit diesen Entscheidungsmitteln verbunden ist, um Entscheidungen zu erzwingen, die eine Abschaltung der adressierten Vorrichtungen veranlassen, wenn sich die Sperrleitung in dem ausgewählten Logikzustand befindet.
9. 9. Steueranlage nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß das programmierbare Steuergerät Mittel (35 bis 38) enthält, die eine Reihe von Datenbytes von den Schnittstellengestellen (15 bis 18) empfangen und das Auftreten eines Übertragungsfehlers in jedem der empfangenen Datenbytes anzeigen, daß das programmierbare Steuergerät Toreinrichtungen (71) enthält, die die empfangenen Datenbytes zu dem Steuergerät-Arbeitespeicher (1) übermitteln, und daß sich die Erfassungsmittel auszeichnen durch:

   Übertragungsfehlerspeichermittel (306) mit Speicherplätzen, von denen jeweils einer einem der Datenbytes in der genannten Reihe von Datenbytes zugeordnet ist;

   an die Empfangsmittel (35 bis 38) und an die Übertragungsf ehlerspeichermittel (306) angeschlossene Mittel (301, 302, 303, 304), um in demjenigen Speicherplatz der Übertragungsf ehlerspeichermittel (306), der dem gerade empfangenen Datenbyte zugeordnet ist, eine Anzeige zu speichern, daß ein Übertragungsfehler aufgetreten ist; und

   an die Empfangsmittel (35 bis 38) und die Toreinrichtungen (71) angeschlossene Mittel (312, 314) zum Sperren der Toreinrichtungen (71), um die Übermittlung eines Datenbyte, in dem ein Übertragungsfehler vorkommt, zum Steuergerät-Arbeitsspeicher (1) zu verhindern.

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10. 10. Steueranlage nach. Anspruch 9,
    dadurch gekennzeichnet, daß die Fehlererfassungsraittel eine Hauptfehler-Logiktoreinrichtung (313) enthalten, die mit einem ersten Eingang an die Übertragungsfehlerspeichermittel (306) und mit einem zweiten Eingang an die Empfangsmittel (35 Ms 38) angeschlossen ist und deren Ausgang mit den Fehlerspeichereinrichtungen (339 Ms 342) verbunden ist, und daß die Hauptfehler-Logiktoreinrichtung (313) anspricht, um den Fehlerspeichereinrichtungen (339 Ms 342) einen erfaßten Fehler anzuzeigen, wenn die Empfangsmittel (35 Ms 38) das Auftreten eines Übertragungsfehlers während des Empfangs eines Datenbyte anzeigen und die Übertragungsfehlerspeichermittel (306) anzeigen, daß während des vorangegangenen Zyklus in bezug auf dasselbe Datenbyte ein Übertragungsfehler aufgetreten ist.
11. 11. Steueranlage mit einem Prozessor zur Steuerung von Maschinen,

    gekennzeichnet durch

    ein programmierbares Steuergerät, das sich auszeichnet durch:

    einen Steuergerät-Arbeitsspeicher (1), der eine Eingabebildtabelle (3), eine Ausgabebildtabelle (2) und ein Steuerprogramm (4) speichert;

    einen Steuergerät-Prozessor (10) zum Ausführen des Steuerprogramms, um aufgrund des Zustands von in der Eingabebildtabelle gespeicherten Eingabezustandsbits den Zustand von in der Ausgabebildtabelle gespeicherten Ausgabezustaridsbits zu steuern;

    einen E/A-Abtaster (9), der mit dem Steuergerät-Arbeitsspeicher verbunden ist und Mittel zum periodischen Unterbrechen der Operation des Steuergerät-Prozessors, Mittel zum Übermitteln eines Byte von Eingabezustandsbits zur Eingabebildtabelle während einer Unterbrechung und Mittel zum Übermitteln eines Byte von Ausgabezustandsbits von der Aus-

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    -99- 2653313

    gabeMldtabelle während einer Unterbrechung enthält;

    ein Schnittstellengestell (12, 13, 14 oder 15), das vom E/A-Abtaster entfernt aufgestellt ist und mit einer gesteuerten Maschine verbunden ist, um aufgrund des Zustande von empfangenen Ausgabezustandsbits Vorrichtungen der Maschine zu betätigen und um den Zustand von Fühlvorrichtungen der Maschine zu überwachen und entsprechende Eingabezustandsbits zu erzeugen;

    Kabel (19, 20, 21 oder 22) für eine Verbindung zwischen dem E/A-Abtaster und dem Schnittstellengestell;

    erste Sendemittel (35, 36, 37 oder 38), die beim E/A-Abtaster angeordnet und mit ihm verbunden sind, um Bytes der Ausgabezustandsbits zu empfangen, und deren Ausgang mit dem Kabel verbunden ist, um an es jedes empfangene Byte der Ausgabezustandsbits seriell auszusenden;

    erste Fernempfangsmittel (167), die beim Schnittstellengestell angeordnet und mit dem Kabel verbunden sind, um die vom ersten Sendemittel seriell ausgesandten Ausgabezustandsbits zu empfangen;

    erste Fernsendemittel (167), die beim Schnittstellengestell angeordnet und mit ihm verbunden sind, um Eingabezustandsbits zu empfangen, und deren Ausgänge mit dem Kabel verbunden sind, um jedes empfangene Eingabezus tandsbit seriell an das Kabel auszusenden; und

    erste Empfangsmittel (35, 36, 37 oder 38), die beim E/A-Abtaster angeordnet und mit dem Kabel verbunden sind, um die von den ersten Fernsendemitteln seriell ausgesendeten Eingabezustandsbits zu empfangen, und die tätig sind, um die seriell empfangenen Eingabezustandsbits in Bytes aus Eingabezustandsbits umzuwandeln, die vom E/A-Abtaster zum Steuergerät-Arbeitsspeicher übermittelt werden.

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    - 26^1313
12. 12. Steueranlage nach Anspruch 11, dadurch gekennzeichnet, daß weitere entfernt aufgestellte Schnittstellengestelle (12 bis 15)· vorgesehen sind, von denen jedes über ein getrenntes zugehöriges Kabel (19 bis 22) mit dem E/A-Abtaster (9) verbunden ist und jedes zugeordnete Sende- und Empfangsmittel (35 bis 38) aufweist, die beim E/A-Abtaster angeordnet sind, und daß der E/A-Abtaster (9) weitere Mittel zum sequentiellen Auslesen von Bytes von den betreffenden Schnittstellengestellen zugeordneten Ausgabezustandsbits aus der Ausgabebildtabelle des Steuergerät-Arbeitsspeichers (1) und Mittel zum sequentiellen Freigeben der betreffenden Sendemittel beim E/A-Abtaster aufweist, um die Bytes aus den den betreffenden Schnittstellengestellen zugeordneten Ausgabezustandsbits auszusenden.
13. 13. Steueranlage nach Anspruch 12, dadurch gekennzeichnet, daß der E/A-Abtaster (9) Mittel enthält, um die von den betreffenden Empfangsmitteln beim E/A-Abtaster empfangenen Bytes von Eingabezustandsbits zu solchen Plätzen in der Eingabebildtabelle des Steuergerät-Arbeitsspeichers (1) sequentiell zu übermitteln, die den betreffenden Schnittstellengestellen zugeordnet sind.

    OfUQlNAL INSPECTED

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