DE2644733C3 - Verfahren und Vorrichtung zum direkten Überprüfen des fehlerfreien Betriebs von Speichern bei der sequentiellen Datenverarbeitung - Google Patents

Description

innerhalb einer Zeitspanne erfolgt, die mit den Erfordernissen des ablaufenden Verarbeitungsvorgangs zeitlich vereinbar ist. Beim erfindungsgemäßen Verfahren werden die zu speichernden Daten einem Verarbeitungsvorgang unterworfen, der sie äquivalent den Kontrollfolgen macht.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen, Einzelheiten aus der folgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung. Es zeigt

Fig.) einen Blockschaltplan zur Veranschaulichung der Einfügung der erfindungsgemäßen Vorrichtung in eine zeitmultiplex arbeitende sequentielle logische Datenverarbeitungsanlage,

Fig.2 einen Blockschaltplan einer ersten Ausführungsform der Erfindung, die dann anwendbar ist, wenn der zu überprüfende Speicher nur synchron adressierbar ist,

F i g. 3 eine Abwandlung der Vorrichtung nach F i g. 2 zur Verwendung im Fall, daß der Speicher auch asynchron adressierbar ist,

F i g. 4A, 4B und 4C Zeittafeln der booleschen Werte der an einigen Verbindungsstellen gemäß F i g. 2 in drei möglichen Betriebsfällen vorliegenden Signale.

Die Schaltung nach Fig. I weist einen üblichen Multiplexer MXi mit η Eingängen und einem Ausgang auf, der auf der Basis eines geeigneten, von einem Zeitgeber BT erzeugten Zeitsignals die an seinen Eingängen anliegenden Signale in der Reihenfolge und nacheinander auf eine mit seinem Ausgang verbundene Leiterverbindung 1 überträgt. Von diesen Eingängen führen diejenigen, die mit Verbindungen a\, ai,... a„-\ verbunden sind, die zu verarbeitende Information, die von in der Zeichnung: nicht dargestellten peripheren Einheiten erzeugt wird, beispielsweise von peripheren Einheiten eines Fernübertragungssystems. Der verbleibende Eingang ist umgekehrt über eine Verbindung a„ an eine Logikvorrichtung LP angeschlossen, deren Funktionen später beschrieben werden.

Ein zeitmultiplex boolesch arbeitendes Verknüpfungs-Schaltwerk LC verarbeitet zu jeder Zeitlage oder Pulsphase Daten, die sich auf den in dieser Zeitlage mit der Verbindung 1 verbundenen Kanal beziehen, und gibt ausgangsseitig auf einer Verbindung 4 eine gegebene Signalkonfiguration ab, die sowohl von der zu diesem Zeitpunkt an der Verbindung 1 anliegenden Signalkonfiguration als auch vom Ergebnis der vorhergehenden Verarbeitungsoperation abhängt. Die abgegebene Signalkonfiguration wird in einem Speicher ME gespeichert und von diesem später über eine Verbindung 3 und 2 wieder zum Schaltwerk LC zurückübertragen. Der Aufbau des Speichers Λ/fwird später beschrieben.

Sequentielle Schaltwerke wie Schaltnetze oder Rechenwerke dieser Art sind an sich bekannt und können ohne weiteres dargestellt werden, wenn das die Ausgänge und die Eingänge einander zuordnende Gesetz festgelegt ist. Im vorliegenden Fall wird dieses Gesetz, das ersichtlich von der Art der Vorrichtung, in die das sequentielle Schaltwerk eingesetzt ist, und deshalb von der Art der zu verarbeitenden Daten abhangt, nicht beschrieben, da das Schaltwerk LC kein durch die Erfindung festgelegter Teil ist und im Rahmen der beschriebener. Vorgänge die Art der von ihm durchgeführten Verarbeitungsvorgänge der Daten nicht interessiert.

Der Speicher ME ist ein sogenannter »Kanaispeicher«, der die Daten, die das Schaltwerk LC verarbeitet, sammelt, speichert und fortschreibt. Er ist ein Schreib-Lese-Speicher von bekannter Art. Die Schreib- und Leseadressierung von ME erfolgt zyklisch unter Steuerung durch den Zeitgeber BT über eine Verbindung 5 in Synchronisation mit den zum Multiplexer MX 1 gesendeten Adressen. Er kann als horizontal in η Speicherstellen, die mit Ai, Al, ... An bezeichnet werden, aufgeteilt gedacht werden, wobei jede Speicherstelle starr eimer der Betriebsphasen des Schaltwerks zugeordnet ist, einschließlich der der to Verbindung a_n entsprechenden Phase.

Zur größeren Einfachheit wird die Stelle A 1 als der Zeitphase zugeordnet angenommen, zu der das Schaltwerk die auf der Verbindung a\ eintreffenden Signale verarbeitet, und wird die Stelle A 2 als der Zeitphase zugeordnet angenommen, zu der die Signale von 32 verarbeitet werden usw.

Zwischen das Schaltwerk Z-Cund den Speicher M£ist

eine das erfindungsgemäße Verfahren ausführende Speicherprüfvorrichtung PRM eingesetzt, deren Aufbau später unter Bezugnahme auf F i g. 2 und 3 beschrieben wird.

Die Logikvorrichtung LP überprüft den korrekten Betrieb des Schaltwerks LC, indem sie eine vorgegebene Folge von Signalen erzeugt und über die Verbindung a,, an einen der Eingänge des Multiplexers MX1 anlegt und andererseits vom Schaltwerk LC über die Verbindung 4 und eine Verbindung 4' das Ergebnis der in) Schaltwerk durchgeführten Verarbeitungsoperation empfängt. Die Logikvorrichtung LPüberprüft, ob dieses so Ergebnis mit der vom Verarbeitungsgesetz für diese gegebene Eingangskonfiguration vorhergesehenen Ausgangsfolge übereinstimmt Derartige Vorrichtungen sind an sich bekannt.

F i g. 2 zeigt den Aufbau der Speicherprüfvorrichtung PRMund ihre Verbindungen zum Speicher MEund zum Schaltwerk LC für den Fall, daß nur eine synchrone Adressierung vorgesehen ist, was der Fall ist, wenn sämtliche einen gegebenen Kanal betreffenden Vorgänge nur in der vom Zeitgeber BT diesem Kanal zur „-ordneten Zeitlage durchgeführt werden.

Der in dieser Figur dargestellte Speicher ME, das Schaltwerk LC und die Verbindungen 2, 3 und 5 sind bereits unter Bezugnahme auf Fig. 1 beschrieben worden. Die Verbindungen 2 und 3 bestehen aus Leitergruppen 25bzw. 35und 2L bzw. 3 L, die jeweils in den Speicher MEeinzuschreibende Daten bzw. aus dem Speicher ME ausgelesene Daten führen (»S«= Schreiben, »L«= Lesen). Die Parität sowohl der Lese- als auch der Schreibadresse des Speichers ME wird in einem üblichen Paritätsgenerator GPA berechnet, dem die Adressen über die Verbindung 5 und eine Verbin '.mg 6 eingespeist werden. Derartige Anordnungen sind an sich bekannt und brauchen nicht im einzelnen beschrieben zu werden. Ein weiterer Paritätsbitgenerator GPD. der ebenfalls von an sich bekannter Art sein kann und über die Leitergruppe 35und eine Verbindung 8 die in den Speicher einzuschreibenden Daten empfängt sowie über eine Verbindung 10 die Adressen einschließlich deren Paritätsbit empfängt berechnet die gesamte Parität des Daten-Adressen-Worts 'ind gibt auf dem Leiter einer Verbindung 9 ein Bit ab, das diese Parität angibt.

Eine in üblicher Weise aufgebaute Paritätskontrollvorrichtung CP führt die Paritätskontrolle sowohl an den im Speicher ausgelesenen, über die Leitergruppen 3i.und eine Verbindung Π empfangenen Daten ais auch an den vom Paritätsgenerator GPA über eine Verbindung 7 empfangenen Adressen aus. Zu jedem

Speicherzyklus gibt die Paritätskontrollvorrichtung CP ausgangsseitig auf einer Verbindung 12 ein Signal ab, das das Ergebnis der Überprüfung anzeigt. Derartige Vorrichtungen s^:nd an sich bekannt und brauchen hier nicht im einzelnen beschrieben zu werden.

Das Ergebnis der von der Kon !rollvorrichtung CP durchgeführten Paritätskontrolle wird in einer Alarmvorrichtung AM zwei aufeinanderfolgende Lesezyklen des Speichers ME hindurch gespeichert. Die Vorrichtung AM erzeugt ein Alarmsignal und sperrt den Betrieb des sequentiellen booleschen Schahwerks, wenn die Vorrichtung CP in beiden aufeinanderfolgenden Zyklen einen Paritälsfehler ermittelt. Eine alternative Voraussetzung für die Alarmauslösung wäre z. B., wenn der Fehler in zwei von drei aufeinanderfolgenden Zyklen auftritt od. dgl.

Vorrichtungen, die die beschriebenen Funktionen ausführen, sind für sich bekannt und brauchen deshalb hinsichtlich ihres inneren Aufbaus nicht weiter beschrieben zu werden.

Ein boolesches Schaltnetz TCS ist von der an sich bekannten Art »Basis/Komplement«, also ein Schaltwerk, das ausgangsseitig die an einem ersten Eingang anliegenden Signale entweder unverändert oder mit invertiertem booleschem Wert abgibt, und zwar in Abhängigkeit vom booleschen Wert eines weiteren Signals, das an einem zweiten Eingang anliegt. Das Schaltnetz TCS überträgt also die vom Schaltwerk LC über die Leitergruppe 25gelieferten Daten unverändert zur Leitergruppe 35, wenn ein an seinem weiteren Einrang, der mit einem Verbindungsleiter 135 verbunden ist, anliegendes Signal den booleschen Wert 0 hat. Hat umgedreht dieses Signal den booleschen Wert 1, so komplementiert das Schaltnetz TCS die auf der Leitergruppe 25 anliegenden Bits, indem es deren booleschen Wert invertiert.

Ein weiteres boolesches Schaltnetz TCL der Art »Basis/Komplement« führt die gleichen Operationen, die TCS an den dem Speicher ME im vorhergehenden Zyklus einzuschreibenden Daten durchführt, im folgenden Zyklus an den aus dem Speicher MD ausgelesenen Daten durch. Zu diesem Zweck empfängt das Schaltnetz TCZ. über einen Verbindungsleiter 13L ein Steuersignal, das demjenigen auf dem Verbindungsleiter 135 identisch ist, jedoch um einen Speicherzyklus verzögert ist.

Ein Pseudozufallsgenerator P5von an sich bekannter Art erzeugt zyklisch eine Folge von Signalen, die jeweils den booleschen Wert 0 oder 1 mit der Dauer eines vollständigen Abtastzyklus des Speichers ME haben. Er sendet diese Folge sowohl auf dem Verbindungsleiter 135 als auch mit der Verzögerung eines Abtastzyklus des Speichers ME auf dem Verbindungsleiter 13L Die Zahl der diese Folge zusammensetzenden Signale und das Alternieren der Signale innerhalb der Folge mit den booleschen Werten 0 oder 1 hängt von der Art des verwendeten Pseudozufallsgenerators ab. Jedenfalls muß die Zahl der die Folge zusammensetzenden Signale so hoch sein, daß die Wahrscheinlichkeit auf ein Minimum reduziert ist, daß während der Schreibphase des Speichers eine Datenfolge auftritt, die genau die gleiche Bitkonfiguration wie die Signale des Pseudozufallsgenerators aufweist; gleichzeitig muß die Anzahl so niedrig sein, daß die Fehlerfeststellung innerhalb einer begrenzten Anzahl von Speicherzyklen erfolgt. Für das beschriebene Beispiel sei angenommen, daß der Pseudozufallsgenerator PS eine Folge von 15 Signalen erzeugt, da sich diese Länge in der Praxis als

10

15

20

25

30

35

40

50

55

60

65 ausreichend für die verschiedenen Anforderungen erwiesen hat.

Fig.3 zeigt den erfindungsgemäßen Speicherprüfer PRM und seine Verbindungen zum Speicher ME und zum Schaltwerk LC\m Fall, daß der Speicher asynchron adressiert werden kann, was der Fall ist, wenn im Speicher die Schreib/Lese-Operationen auch bezüglich eines anderen Kanals durchgeführt werden können als dem, der zu diesem Zeitpunkt vom Zeitgeber des Systems abgetastet wird. Dies ist möglich aufgrund der Tatsache, daß der Speicher hier nur für die halbe Dauer der Zeitlage, die gewöhnlich 4 μβεΰ beträgt, für den Lese/Schreib-Vorgang an den vom Zeitgeber abgetasteten Adressen belegt ist und während der anderen Hälfte der Zeitlage, die für die vom Schaltwerk LC durchgeführten Verarbeitungsvorgänge gedacht ist. frei ist. Die Schaltung nach Fig.3 zeigt ebenso wie diejenige nach F i g. 2 den Speicher ME, das Schaltwerk LC, die Paritätsgeneratoren GPA und GPD, die Paritätskontrollvorrichtung CP, die Alarm-Vorrichtung AM, die Basis/Komplement-Schaltnetze TCL und TCS und den Pseudozufallsgenerator PS. Die Verbindungen zwischen diesen Vorrichtungen sind gleich bezeichnet wie diejenigen nach Fig. 2 mit Ausnahme der Verbindungsleiter 135, 13L, die PS mit TCS bzw. TCL verbinden und die nach F i g. 3 durch zwei Verbindungsleiterpaare 185, 195 bzw. 18L, 19L ersetzt sind. Ein üblicher Multiplexer MX 2 gibt an den Speicher MEm einer Zeitlage entsprechend einem vorgegebenen, vom Zeitgeber BT festgelegten Befehl die synchronen Lese/Schreib-Adressen und die asynchronen Lese/ Schreib-Adressen ab. Zwecks Einfachheit ist in der Zeichnung der Multiplexer MX 2 mit zwei Eingängen dargestellt, von denen einer, IA, die asynchronen Adressen empfängt und der andere, /5, für die synchrone Adressierung dient.

Ein üblicher Komparator CO empfängt in den Phasen des asynchronen Adressierens über Verbindungen 14 bzw. 15 die tatsächlich zum Speicher ME gegebene Adresse und die der Zeitlage, die gerade vom Zeitgeber abgetastet wird, entsprechende und am Eingang /5 de:, Multiplexers MX2 liegende Adresse und vergleicht diese beiden Adressen miteinander. An seinem Ausgang iriti ein das Ergebnis dieses Vergleichs anzeigendes Signal auf. Ist im einzelnen die an den Speicher gegebene asynchrone Adresse höher als die vom Zeitgeber gesendete, was bedeutet, daß sich die asynchrone Adresse auf einen Kanal bezieht, der innerhalb dieses Speicherzyklus noch verarbeitet werden muß, so liefert der Komparator CO ein Signal auf einer Verbindung 16. Ist umgedreht die asynchrone Adresse niedriger als die vom Zeitgeber gelieferte Adresse, so gibt der Komparator CO ein Signal auf einer Verbindung 17 ab.

Auf der Grundlage des Vergleichsergebnisses vom Komparator CO verbindet ein Schaltglied CC die vom Pseudozufallsgenerator PS ausgehenden Verbindungsleiter 185, 18Z. mit jeweils einer der Verbindungen 195, 19L· Die Bedeutung dieser Maßnahme wird später beschrieben. Im einzelnen kann das Schaltglied CC aus zwei Schaltern Cl und CI aufgebaut sein, von denen jeder zwei mit den Verbindungsleitern 185 bzw. 18Z. verbundene Eingänge und einen dritten Eingang hat, der mit der Verbindung 16 bzw. der Verbindung 17 verbunden ist. Der Ausgang der Schalter ist mit den Verbindungslcätern 195 bzw. !9Z. verbunden. Der Schalter Cl verbindet die Verbindungsleiter 195 und 185 so lange miteinander, ais kein Signal auf der

Verbindung 16 liegt, und verbindet die Verbindungsleiter 195 und 18L miteinander, wenn dort ein Signal vorliegt, das anzeigt, daß die asynchrone Adresse höher ist als die synchrone Adresse. Der Schalter Cl verbindet die Verbindungsleiter 19Z. und 185miteinander, solange kein Signal auf der Verbindung 17 liegt, und verbindet die V"rbindungsleiter 19Z. und 185 miteinander, wenn dort ein Signal liegt, das anzeigt, daß die asynchrone Adresse niedriger ist als die synchrone Adresse.

Ein Multiplexer MX 3 von üblichem Aufbau gibt über die l.eitergruppe 25 an das Schaltnetz TCS die Daten ab, die vom Schaltwerk Z-Cverarbeitet worden sind und auf einer Verbindung 20 liegen, oder die asynchron einzuschreibenden, von einer äußeren Quelle wie etwa einem Rechner über eine Verbindung DA kommenden Daten.

Fig.4 zeigt für drei mögliche Betriebsfälle die booleschen Werte der auf den Leitergruppen 25,2Z, 3S, 11 I1C ill /P i ir T\ währpnH einer cronoKonon tn

Ursprungs-Zeitlage einer Mehrzahl aufeinanderfolgender Abtastzyklen I, II, III, ... XV des Speichers ME liegenden Signale sowie das auf der Verbindung 12 liegende Ergebnis der Paritätskontrolle. In dieser Tabelle sind die Zeilen, in denen die Werte der auf die verschiedenen Verbindungen bezogenen Signale angegeben sind, mit der gleichen Bezugsbezeichnung wie die Verbindungen bezeichnet, und in der folgenden Beschreibung wird kein Unterschied zwischen der Verbindung und der gleichnamigen Zeile der Tabelle J0 gemacht.

Sämtliche Tabellen betreffen den Fall einer synchronen Adresse des Speichers ME Sie beziehen sich erstens auf einen Kanal, der eine stetige Konfiguration zeigt (Fig.4A) — zu jedem Zyklus werden also die J5 gleichen Signale im Speicher eingespeichert, ohne daß ein Nachstellen durch das Schaltwerk stattfindet — bzw. zweitens auf einen Kanal, dessen Zustand eine einzige Änderung durchführt, die es erforderlich macht, die Daten durch das Schaltwerk auf den neuesten Stand *o nachzustellen (F i g. 4B), bzw. drittens auf einen Kanal, in dem ein Zählvorgang stattfindet, der bewirkt, daß sich der Wert des vom Schaltwerk ausgehenden Signals in jedem Zyklus ändert (Fig. 4C).

Die aus Wörtern mit einer bestimmten Anzahl von *5 Bits zusammengesetzten Signale auf den Leitergruppen 2L, 25, 3L, 35 sind zur größeren Einfachheit nur durch eines ihrer Bits dargestellt, und es wird angenommen, daß der auftretende Fehler diejenige Speicherzelle betrifft, in der dieses dargestellte Bit gespeichert wird.

Als Ergebnis der Paritätskontrolle ist in Zeile 12 in Abhängigkeit davon, ob es positiv ist, also erkannte Parität, oder negativ ist, also fehlende Parität, OK bzw. OK angegeben.

Die Folge von 15 Signalen, die vom Pseudozufallsgenerator ASerzeugt wird, ist in den Zeilen 135,13Z. der Fig.4 dargestellt. Durch eine Folge dieser Länge sind die zwei Erfordernisse, nämlich einerseits einer niedrigen Wahrscheinlichkeit des Auftretens einer Datenbitfolge, die identisch der von PS erzeugten Datenfolge ist, und andererseits einer kurzen Zeit der Feststellung eines systematischen Fehlers, erfüllt Bezüglich des letzteren Gesichtspunkts ist zu beachten, daß im Fall eines sequentiellen booleschen Schaltwerks, das multiplex etwa 1000 Kanäle mit einer Kanal-Zeitlagendauer in der Größenordnung von 4 μ$εΰ verarbeiten muß, ein systematischer Fehler, der also in zwei aufeinanderfolgenden Speicherzyklen auftritt, in einer

Zeit von 8 bis 60 msec festgestellt wird.

fm folgenden wird unter Bezugnahme auf die Zeichnung die ßetriebsweise der Vorrichtung beschrieben. Hierbei sei zunächst die Feststellung eines systematischen Einschreibfehlers sowohl im Fall des synchronen als auch des asynchronen Adressierens beschrieben und dann die Feststellung eines Adressierfehlers.

Für das Feststellen des Einschreibfehlers sei angenommen, daß für einen gegebenen Kanal ein solcher Fehler nur eine einzige Speicherzelle betrifft, die beispielsweise nicht imstande sein soll. Bits mit dem booleschen Wert »1« zu speichern, sondern auf dem booleschen Wert 0 hängenbleibt. Wie dem Fachmann klar ist. kann unterstellt werden, daß für einen gegebenen Kanal der Fehler nur einmal auftritt, ohne daß durch diese Unterstellung der allgemeine Gesichtspunkt verlorengeht, da dies der häufigste Fehler ist, der beim Betrieb der allgemein mit den sequentiellen

Erzeugt jedoch andererseits ein Fehler im selben Kanal mehrere Einschreibefehler, die sich ohne Erzeugung eines Paritätsfehlers ausgleichen können, so ist doch zu bedenken, daß die Fehler im allgemeinen dasselbe Bit einer Mehrzahl von Kanälen betreffen und somit die Wahrscheinlichkeit, daß in keinem der Kanäle ein Paritätsfehler aufgefunden wird, extrem niedrig ist.

Vor Beginn der Beschreibung des Betriebs sei darauf hingewiesen, daß, wie es in der Technik der zeitmultiplex arbeitenden sequentiellen Schaltwerke bekannt ist, der Verarbeitungsvorgang für jeden Kanal das Ausspeichern von vorher in diesem Kanal gespeicherten Daten, das Weiterverarbeiten dieser Daten durch Verarbeitung mit neuen, von den peripheren Geräten gesendeten Daten und das Einspeichern der weiterverarbeitenden Datenkonfiguration umfaßt. Zur Vereinfachung der Beschreibung wird der Betrieb des gesamten sequentiellen Schaltwerks von seinem Anfangspunkt an beschrieben, zu dem noch keine Daten im Speicher ME eingespeichert sind, so daß der ersten wesentliche Vorgang das Einschreiben von vom Schaltwerk LC verarbeiteten Daten im Speicher ME ist. Es sei außerdem angenommen, daß der Anfang der vom Pseudozufallsgenerator PS erzeugten Datenfolge mit dem Anfang des Systembetriebs zusammenfällt.

Unter diesen Voraussetzungen sendet das Schaltwerk Z.Csequentiell zum Schaltnetz TCSüber die Leitergruppe 25 die zu speichernden Daten, die sich, auf die verschiedenen verarbeiteten Kanäle beziehen. Das Schaltnetz TCS gibt auf die Leitergruppe 35 die gleichen Daten, also Basisdaten, oder deren Komplementärkonfiguration in Abhängigkeit vom booleschen Wert des Signals am Verbindungsleiter 135 in diesem Speicherzyklus. Die Daten von 35 werden auch zum Paritätsgenerator GPD geleitet, der den vom Schaltwerk LC kommenden Daten das Bit hinzufügt, das die Parität von Daten und Adresse anzeigt. Die Daten mit dem betreffenden Paritätsbit werden in den Speicher ME eingeschrieben. Im nächsten Zyklus werden diese Daten im Speicher über die Leitergruppe 3Z. und die Verbindung 11 ausgelesen und zur Paritätskontrollvorrichtung CP geleitet, die wiederum die Paritätsberechnung durchführt und im Fall eines Fehlers das System in einen Voralarmzustand versetzt.

Die ausgelesenen, auf der Leitergruppe 3L liegenden Daten werden auch zum Schaltnetz TCL geleitet. Da das Schaltnetz 7"CL vom Pseudozufallsgenerator PS über den Verbindungsleiter 13Z. ein Signal empfängt.

das «tem von TCSin der Schreibphase des vorhergehenden Zyklus empfangenen Signa! identisch ist, invertiert oder nichtinvertiert es die auf der Leitergruppe 3L liegenden Daten in Abhängigkeit davon, ob diese Daten invertiert oder nichtinvertiert in den Speicher ME eingeschrieben worden sind. Auf diese Weise empfängt das Schaltwerk LC die Daten mit dem identischen booleschen Wert, den sie bei ihrer Erzeugung im vorhergehenden Zyklus hatten. In der Phase des Einschreibens in den Speicher A/Edieses zweiten Zyklus sendet das Schaltwerk LC wieder zum Schaltnetz TCS Kanal um Kanal die Ergebnisse der durchgeführten Verarbeitungsoperalionen. In Fall eines Kanals, der eine Mets gleiche Konfiguration zeigt, stimmen diese Daten mit den vorher gelesenen überein. In diesem zweiten Zyklus werden die Daten in den Speicher ME unverändert oder komplementiert eingeschrieben in Abhängigkeit davon, welchen neuen Wert das Signal auf 13,"? angenommen hat, und werden mit ihrem Paritätsbit versehen. Zu Beginn des nächsten Zyklus v/ird *.vieder aus dem Speicher ME in der bereits beschriebenen Weise auswiesen. Stellt auch diesmal die Paritätskontrolle beim Lesen eine Diskrepanz zwischen dem gelesenen Datum und dem Datum, das einzuschreiben war, fest, so sendet die Vorrichtung AM cm Alarmsignal, beendet den Betrieb des sequentiellen Schaltwerks und legt gegebenenfalls den Betrieb auf ein identisches Reservesystem um.

Wird umgekehrt der Paritätsfehler nicht wiederholt, »o wird angenommen, daß di» Fehlerspeicherung auf zufälligen Ursachen und nicht auf einem Speicherfehler beruht. Der Voralarm wird beseitigt, und der Betrieb geht normal weiter.

Zur klareren Veranschaulichung des Betriebs der Vorrichtung wird auf die drei praktischen Fälle gemäß den F i g. 4A, 4B und 4C Bezug genommen, in denen das Verhalten einer einzigen, ein Bit enthaltenen Zelle für einen gegebenen Kanal untersucht wird.

Gernäß F i g. 4A gibt das Schaltwerk LC(F i g. 2) zum Schaltnetz TCS über den dem betreffenden Bit lugeordneten Leiter der Leitergruppe 2S den booleschen Wert 1, wie in der gleichnamigen Zeile 2S der F i g. 4A angegeben ist. Am Verbindungsleiter 135 liegt ebenfalls ein Signal mit dem Wert 1 an. wie in der gleichnamigen Zeile angegeben ist. Das Datum wird deshalb vom Schaltnetz 7"CS invertiert, und am entsprechenden Leiter der Leitergruppe 35 erscheint eine 0. Da vorausgesetzt wurde, daß die Speicherzelle nicht in der Lage ist, den booleschen Wert 1 zu speichern, wird das am Leiter von 3S liegende Bit 0 korrekt in den Speicher eingeschrieben und beim Auslesen im Zyklus Il tritt am entsprechenden Leiter der Leitergruppe 3L wiederum eine 0 auf. Die Parität stimmt, und auf der Verbindung 12 wird das Signal OK gesendet.

Da im Zyklus I das Signal am Verbindungsleiter 135 den booleschen Wert 1 hat, führt im Zyklus II auch das Signal am Verbindungsleiter 13L den booleschen Wert 1, und die im Speicher MEausgelesene Ziffer 0 erscheint am Leiter der Leitergruppe 2L als 1. Das Schaltwerk LC empfängt also das Datum mit dem gleichen booleschen Wert, den es beim Aussenden hatte. Da angenommen wurde, daß der in der Tabelle nach F i g. 4A betrachtete Kanal eine stetige, bleibende Konfiguration führt, gibt das Schaltwerk LC diese 1 wieder unverändert auf den Leiter der Leitergruppe 25. In diesem Zyklus II sei das Signal am Verbindungsleiter 135 eine 0, so daß das Schaltnetz 7TC5 die Bits nicht komplementiert und am Leiter von 35eine I auftritt.

Aufgrund des Fehlers im Speicher ME wird dort jedoch anstelle des am Leiter der Leitergruppe 35 liegenden Bits 1 eine 0 eingeschrieben. Da die Einschreibparität auf der Basis des Vorliegens des Bits mit dem Wert 1 berechnet worden ist, verursacht das Vorliegen der 0 am Leiter der Leitergruppe 3L beim Lesen im Zykuls III, daß auf der Verbindung \2 ein Fehlersignal OK auftritt. Das Bit 0 am Leiter von 3L wird als solches zum Leiter von 2L und wiederum vot. 25übertragen. In diesem dritten Zyklus ist das Signal am Verbindungsleiter 135 wieder 0. so daß die 0 vom Leiter von 25 unverändert zum Leiter von 35 und dann im Zyklus IV zum Leiter von 3L übertragen wird. Die Parität ist wieder richtig und der Vorgang beginnt wieder für die Schreibphase im Zyklus IV und die Lesephase im Zyklus V. In diesem Zyklus liegt eine 0 am Leiter von 25. Da nun das Signal auf 135den Wert 1 hat, tritt am Leiter von 35 eine 1 auf. Beim Auslesen im 7wI/|mc Vi jig»* srn Leiter v°p "^L ^ip*¹ ^ ^i** im ^vMu^ III, und es erscheint wieder ein Paritätsfehlersignal.

Da im Zyklus VI das Signal am Leiter 13Lden Wert 1 hat, wird die 0 auf 3L als 1 auf IL zum Schaltwerk LC und zum Leiter der Leitergruppe 25 übertragen. In diesem Zyklus hat das Signal auf 135den Wert 0, so daß eine 1 am Leiter von 25 und auch auf 35 auftritt. Beim Lesen im Zyklus VII erscheint eine weitere 0 am Leiter ■ von 3 L, und ein neues Paritätsfehlersignal OK tritt auf.

Zu diesem Zeitpunkt ist das Fehlersignal OK in zwei aufeinanderfolgenden Speicherzyklen, nämlich d?n Zyklen VI und VII, aufgetreten, und die Alarm-Vorrichtung AM beendet den Betrieb des Systems.

Wie gesagt, ist in den Fig. 4B und 4C der Fall beschrieben, bei dem der Speicherwert nur ein einziges Mal geändert wird, beim dargestellten Beispiel im Zyklus V, bzw. der Fall, bei dem sich der betrachtete Kanal in einem Zählvorgang befindet, der bewirkt, daß das Schaltwerk LC ausgangssei tig beispielsweise ein regelmäßiges Alternieren von 0 und 1 abgibt. Auch gemäß diesen Tabellen ist es klar, daß das Paritätsfehlersignal jedesmal dann auftritt, wenn das am Leiter der Leitergruppe 35 auftretende Bit den booleschen Wert 1 aufweist, und daß der Betrieb beendet wird, SnhalH Ηίρςρτ Fehler in 7wpi aufeinapHprfHijpriHen Zyklen auftritt, bei den dargestellten Beispielen in den Zyklen XI und XII bzw. VIII und IX.

Sofern der zu überprüfende Speicher auch innerhalb jeder Kanal-Zeitlage den asynchronen Betrieb ermöglicht, wird der Multiplexer MX 2, wie gesagt, alternativ auf einen seiner Eingänge /5 und IA gestellt. Beispielsweise wird er in der ersten und vierten Mikrosekunde jeder Zeitlage auf /5 gestellt, um synchrone Lese- bzw. Schreibvorgänge zu ermöglichen, und wird er in der zweiten und dritten Mikrosekunde derselben Zeitlage auf IA gestellt, um asynchrone Lese- und Schreibvorgänge zu ermöglichen. Während der Zeitphasen, zu denen MX 2 auf /5 gestellt ist, ist die Operation identisch der bereits in Verbindung mit Fig. 2 beschriebenen: Da die Adresse auf der Verbindung 5 die gleiche wie die am Eingang /5ist, liegt sowohl auf der Verbindung 16 als auch auf der Verbindung 17 kein Signal vor. Das Schaltglied CC verbindet deshalb die Verbindungsleiter 185 und 195 miteinander und die Verbindungsleiter 18L und 19L miteinander. Die Schaltnetze TC5und TCL empfangen normal die Signalfolgen für die Steuerung der möglichen Inversion des booleschen Werts in den Schreib- bzw. Lesephasen.

Während der Phasen, in denen der Multiplexer MX 2 auf seinen Eingang IA gestellt ist, muß die Tatsache berücksichtigt werden, daß die asynchron im Speicher ME geschriebenen oder gelesenen Daten vom Schaltwerk LC während desselben Speicherzyklus verwertet werden, sofern c"ie Kanal-Zeitlage, auf die sich das asynchrone Schreiben oder Lesen bezieht noch vom Zeitgeber abgetastet werden muß, wenn also die asynchrone Adresse höher ist als die vom Zeitgeber gelieferte Adresse. Umgedreht werden die Daten im nächsten Zyklus verwendet, wenn der ICana.f im Rahmen der synchronen Operation bereits bearbeitet worden ist, wenn also die asynchrone Adresse niedriger ist als die vom Zeilgeber gelieferte Adresse.

Zu diesem Zweck werden sowohl die wirklich auf der Verbindung 5 liegende Adresse als auch die vom Zeitgeber getastete synchrone Adresse über die Verbindungen 14 bzw. 15 dem Komparator CO eingespeist Wie gesagt, gibt der Komparator CO ein Signal auf der Verbindung 16 oder der Verbindung 17 in Abhängigkeit davon ab, ob die asynchrone Adresse höher oder niedriger ist als die vom Zeitgeber gelieferte Adresse.

Ist die asynchrone Adresse höher als die vom Zeitgeber gelieferte, so stellt das Vorliegen eines Signals auf der Verbindung 16 den Schalter Cl so, daß er die Verbindungsleiter 195 und 18Z- miteinander verbindet. Empfängt der Schalter C 2 kein Signal von der Verbindung 17, so hält er die Verbindungsleiter 19/. und 18/. miteinander verbunden. Besteht die asynchrone Operation in einem Einschreiben in den Speicher ME, so entspricht also die mögliche Inversion des booleschen Werts der Signale, die die auf der Leitergruppe 25 übergehenden Daten steuern, derjenigen, die bei der synchronen Operation die mögliche Inversion dec booleschen Werts der in diesem Speicherzyklus in ME gelesenen Daten steuert. Diese Signalfolge ist also diejenige, die für das diesen Kanal betreffende synchrone Schreiben im vorhergehenden Speicherzyklus verwendet worden ist Zur Zeit, da der Zeitgeber das synchrone Lesen dieses Kanals tastet, stimmen die Daten hinsichtlich des booleschen Werts mit denen überein, die im vorhergehenden Speicherzyklus eingeschrieben worden sind. Ist die asynchrone Operation ein Lesevorgang, so wird dieser in gleicher Weise wie die synchrone Operation dieser Speicherzyklus durchgeführt

Ist andererseits die auf der Verbindung 5 liegende Adresse niedriger als die vom Zeitgeber angegebene Adresse, so liegt ein Signal auf der Verbindung 17. aufgrund dessen der Schalter Cl die Verbindungsleiter 185 und 19/, miteinander verbindet, so daß die Folge der das Schaltnetz TCL steuernden Signale derjenigen gleicht, die im Speicherzyklus das Schaltnetz TCS gesteuert hat Da kein Signal auf der Verbindung 16 eintrifft, verbindet der Schalter Cl die Verbindungsleiter 185 und 195 miteinander. Somit wird eine asynchrone Schreiboperation in gleicher Weise wie eine synchrone Schreiboperation durchgeführt, und das neue Einschreiben ersetzt das vorhergehende, das im gleichen Zyklus stattgefunden hat Eine asynchrone

s Leseoperation wird umgekehrt durch das Signal gesteuert, das das synchrone Einschreiben in diesem Speicherzyklus gesteuert hat wodurch die Tatsache berücksichtigt wird, daß die Daten nicht im nächsten Zyklus, sondern im gleichen Zyklus im Speicher gelesen werden, in dem sie eingeschrieben worden sind.

Die Einschreibfehlerfeststellung findet in gleicher Weise statt wie es bereits für den synchronen Betrieb beschrieben wurde.

Im FaJl des asynchronen Betriebs muß auch die

ts Möglichkeit ins Auge gefaßt werden, daß während der Schreibphase nur einige Datenbits im Speicher ME nachgestellt werden. Da die Parität nur aufgrund der Bits beim synchronen Einschreiben berechnet wird, könnte in diesem Fall die Paritätsüberprüfung beim synchronen Lesen ein negatives Ergebnis abgeben, selbst wenn im Speicher alles ordnungsgemäß arbeitet Zur Behebung dieses Nachteils wird dann, wenn das synchrone Lesen des am asynchronen Einschreiben interessierten Kanals stattfindet die Paritätskontrolle für diesen Kanal abgeschaltet Dies kann in an sich bekannter Weise erfolgen und braucht hier nicht näher beschrieben zu werden.

Ein solches Sperren der Paritätskontrollvorrichtung CP für eine Kana!-Zeitlage verzögert in keiner Weise die Feststellung eines möglichen Fehlers, da zu berücksichtigen ist daß ein Speicherfehler, wie erwähnt eine Mehrzahl von Kanälen beeinträchtigt und daß bei der beschriebenen Ausführung nur ein einziger Fehler pro vollständigem Speicherzyklus festgestellt wird.

Bezüglich Adressenfehlern interessiert die Feststellung der Unmöglichkeit eine oder mehrere Speicherstellen zu erreichen. Dies bedeutet daß eine selbe Speicherstelle Daten empfangen kann, die sich auf eine Mehrzahl von Kanälen beziehen, die jedesmal dem Paritätsbit zugeordnet sind, das auf der Basis der tatsächlich geforderten Adresse berechnet ist

Hierbei wird beim Lesen das zuletzt eingeschriebene Datum in dieser Stelle ausgelesen: Da diese Fehlerart im allgemeinen nur ein einziges Bit in der Adresse betrifft wird die beim Lesen erneut, und zwar diesmal auf der Grundlage der Adresse der tatsächlich ausgelesenen Zelle berechnete Parität nicht derjenigen entsprechen, die eingeschrieben worden ist. und die Paritätskontrollvorrichtung CP signalisiert die Abweichung. Auch in diesem Fall tritt nach zwei aufeinanderfolgenden Fehlern der Alarm auf.

Ein aus einem einfachen Vertauschen zwischen zwei Stellen bestehender Adressenfehler wird nicht entdeckt, sofern er sowohl beim Lesen als auch beim Schreiben auftritt. Ein solcher Fehler beeinträchtigt auch nicht den richtigen Betrieb der sequentiellen Datenverarbeitung.

Hierzu 4 Blatt Zeichnungen

Claims (9)

1. Patentansprüche:

   J. Verfahren zum direkten Überprüfen des fehlerfreien Betriebs von Speichern bei der zeitmultiplex arbeitenden sequentiellen Datenverarbeitung, wobei ein Zeitgeber in aufeinanderfolgenden Speichereyklen die auf sämtliche Speicherstellen bezogenen Adressen abtastet, man je Speicherzyklus und Speicherstelle in einer Schreibphase die aus der Datenverarbeitung resultierenden Daten in den Speicher einschreibt und in einer Lesephase die zur Datenverarbeitung abzugebenden Daten aus dem Speicher ausliest und man Einschreibfehler und Adressierfehler als Fehler der Gesamtparität der zu is speichernden Daten und der Adressen, auf denen die Daten zu speichern sind, feststellt und jedes Mal ein Alarmsignal erzeugt, wenn ein Paritätsfehler in einer gegebenen Zahl von aufeinanderfolgenden Speicherzyklen in gegebener Häufigkeit, insbesondere in zwe· aufeinanderfolgenden Speicherzyklen jedesmal, ju/ftritt, dadurch gekennzeichnet, daß man eine erste und eine zweite Pseudozufallsfolge von Binärsignalen, von denen jedes die Dauer eines Speicherzyklus hat und die zweite Folge der ersten Folge identisch, jedoch zeitlich um die Dauer eines Speicherzyklus verzögert ist, erzeugt, und daß man die Speicherdaten mit den Pseudozufallsfolgen verarbeitet und aus ihnen für die Überprüfungsvorgänge äquivalente Datenfolgen macht, indem man während der Schreibphase die in den Speicher einzuschreibenden Daten für den gesamten Speicherzyklus in Abhängigkeit vom booleschen Wert dei Signa.s der ersten oder «weiten Pseudozufallsfofge in diesem Speicherzyklus mit demselben booleschen Wert, mit dem sie erzeugt worden sind, oder mit einem hierzu komplementären booleschen Wert einschreibt und Während der Lesephase die zur Datenverarbeitung bus dem Speicher ausgelesenen Daten für den gesamten Speicherzyklus in Abhängigkeit vom booleschen Wert des Signals der ersten oder zweiten Pseudozufallsfolge in diesem Speicherzyklus mit dem booleschen Wert, mit dem sie im Speicher gewesen sind, oder mit einem hierzu komplementären booleschen Wert abgibt.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man die Wahl zwischen der ersten und der zweiten der in der Schreibphase und der Lesephase zu verwendenden Pseudozufallsfolgen aufgrund des Ergebnisses eines Vergleichs zwischen der Adresse der Speicherstelle, auf die sich die Schreib- und/oder Leseoperation bezieht, und der vom Zeitgeber getasteten Adresse so trifft, daß die Daten zur Datenverarbeitung mit dem gleichen booleschen Wert abgegeben werden, mit dem sie erzeugt worden waren.
3. 3. Verfahren nach Anspruch 1 oder 2. dadurch gekennzeichnet, daß man im Fall, daß die Adresse ier für die Lese- und/oder Schreiboperation bestimmten Speicherstelle mit der in der gleichen Zeitlage vom Zeitgeber getasteten Adresse übereinstimmt, in jedem Speicherzyklus den booleschen Wert der in den Speicher einzuschreibenden Daten auf der Basis des booleschen Werts der Signale der *>■> ersten der Pseudozufallsfolgen unverändert läßt oder invertiert, während man den booleschen Wert der im Speicher gelesenen und zur Datenverarbeitung abzugebenden Daten auf der Basis des booleschen Werts der Signale der zweiten der Pseudozufallsfolgen unverändert läßt oder invertiert
4. 4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß man in den Fällen, in denen die Adresse der für die Schreib- und/oder Leseoperation bestimmten Speicherstelle von der in der gleichen Zeitlage vom Zeitgeber getasteten Adresse unterschiedlich ist, den booleschen Wert de, in den Speicher einzuschreibenden und/oder der zur Datenverarbeitung abzugebenden Daten auf der Basis der ersten der Pseudozufallsfolgen unverändert läßt oder invertiert, sofern die Adresse der Schreib- und/oder Leseoperation im Speicherzyklus früher als die vom Zeitgeber soeben getastete Adresse getastet worden ist, und auf der Basis der zweiten der Pseudozufallsfolgen unverändert läßt oder invertiert, sofern die Adresse der Schreib- und/oder Leseoperation im Speicherzyklus später als die vom Zeitgeber soeben getastete Adresse getastet wird.
5. 5. Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 4 zum Anschluß an einen Speicher und an ein datenverarbeitendes Schaltwerk, mit einer die Gesamtparität der in den Speicher zu schreibenden Daten und der Adresse, auf der die Daten -abzuschreiben sind, berechnenden Einrichtung, einer die Parität in der Lesephase kontrollierenden Einrichtung und mit einer das Ergebnis dieser Kontrolle für eine gegebene Zahl aufeinanderfolgender Speicher-Abtastzyklen speichernden und im Fall, daß die Paritätskontroll-Einrichtung eine gegebene Häufigkeil des Paritätsfehlers in den gespeicherten aufeinanderfolgenden Zyklen feststellt, ein Alarmsignal abgebenden und den Betrieb des datenverarbeitenden Schaltwerks anhaltenden Einrichtung, gekennzeichnet durch :

   — einen Pseudozufallsgenerator (PS), der die erste und die zweite der zueinnder identischen Pseudozufallsfolgen von Binärsignalen, die jeweils die Dauer eines Abtastzyklus des Speichers (ME) haben, erzeugt, wobei die zweite Folge zeitlich in bezug zur ersten Folge um einen kompletten Abtastzyklus des Speichers (ME) verzögert ist;

   — ein erstes boolesches Schaltnetz (TCS), das an einem ersten Eingang die im Speicher (ME) zu speichernden Daten empfängt und an einen zweiten Eingang die Signale von einer der Pseudozufallsfolgen empfängt und ausgangsseitig an die Einrichtung (GPD)zur Paritätskontrolle die an seinem ersten Eingang anliegenden Daten mit unverändertem oder invertiertem booleschem Wert entsprechend dem booleschen Wert des an seinem /weiten Eingang anliegenden Signals erzeugt;

   — ein zweites boolesches Schaltnetz (TCL), das an einem ersten Eingang die im Speicher (ME) gelesenen Daten und an einem /weiten Eingang die Signale einer der Pseudozufallsfolgen empfängt und äusgäügsseitig für die das dätenveräfbeitende Schaltwerk (LC) die an seinem ersten Eingang liegenden Daten mit unverändertem oder invertiertem booleschem Wert entsprechend dem booleschen Wert des an seinem zweiten Eingang anliegenden Signals erzeugt.
6. 6. Vorrichtung nach Anspruch 5, gekennzeichnet

   durch einen Komparator (CO), der wahrend der Schreib- und der Lesephase die Adresse der für die Schreib- und/oder Leseoperation bestimmten Speicherstelle (A 1, A2, ... An) und die vom Zeitgeber (BT) der sequentiellen Verarbeitungsanlage abgetastete Adresse vergleicht, und durch ein Schaltglied (CC), das den Obergang der ersten und der zweiten dieser Pseudozufallsfolgen zu den beiden Schaltnetzen (JCS, TCL) entsprechend dem Ergebnis des Vergleichs zwischen den Adressen steuert
7. 7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß zu jedem Speicherzyklus der die Adressen vergleichende Komparator (CO) und das das Zuteilen des Pjeudozufallsfolgen steuernde Schaltglied (CC) ein Signal der ersten Pseudozufallsfolge zum ersten booleschen Schaltnetz (TCS) und ein Signal der zweiten Pseudozufallsfolge zum zweiten booleschen Schaltnetz (TCL) senden, wenn die verglichenen Adressen gleich sind, und den beiden booleschen Schaltnetzen (TCS. TCL) ein Signal der gleichen Folge senden, wenn die verglichenen Adressen unterschiedlich sinr¹-
8. 8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der die Adressen vergleichende Komparator (CO) an zwei Eingängen (14, 15) diese Adressen empfängt und ein Signal an einem ersten Ausgang (16) erzeugt, wenn die für die Lese- und/oder Schreiboperation bestimmte Adresse der Speicherstelle (A 1, A 2, ... An) im Abtastzyklus jo später liegt als die vom Zeitgeber (BT) abgetastete Adresse, und ein Signal an einem zweiten Ausgang (17) erzeugt, wenn die Adresse der Speicherstelle (A 1, A 2,... An) im Abtastzyklus früher liegt als die vom Zeitgeber (57} abgetastete Adresse; und daß y, das das Zuteilen der Pseudozufallsfolgen steuernde Schallglied (CC) einen ersten und einen zweiten Schalter (Cl, C2) umfaßt, von denen der erste Schalter (Cl) an einem ersten Eingang (185,) die Signale der ersten und an einem zweiten Eingang (i8L) di" Signale der zweiten Pseudozufallsfolge sowie an einem dritten Eingang das gegebenenfalls am ersten Ausgang (16) des Komparators (CO) auftretende Signal empfängt und an das erste boolesche Schaltnetz (TCS) während jedes Speicherzyklus die Signale der zweiten oder die Signale der ersten Pseudozuf&'lsfolge abgibt in Abhängigkeit davon, ob das Ausgangssignal des Komparators (CO) am dritten Eingang anliegt oder nicht, und von denen der zweite Schalter (C2) an einem ersten Eingang (iSS) die Signale der ersten und an einem zweiten Eingang (18ZJ die Signale der zweiten Pseudozufallsfolge sowie an einem dritten Eingang das möglicherweise am zweiten Ausgang (17) des Komparators (CO) auftretende Signal empfängt und an das zweite boolesche Schaltnetz (TCL) während jedes Speicherzyklus die Signale der ersten oder die Signale der zweiten Pseudozufallsfolgen abgibt in Abhängigkeit davon, ob das Ausgangssignal des Komparators (CO) am dritten Eingang anliegt oder nicht.
9. 9. Vorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß das zweite Schaltnetz (TCL) an das datenverarbeitende Schaltwerk (LC) Daten sendet, die den gleichen booleschen Wert b^r> haben, den sie beim Gesendetwerden an das erste boolesche Schaltnetz (TCS)hatten.

   Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des Anspruchs I und auf eine Vorrichtung zur Durchführung des Verfahrens nach dem Oberbegriff des Anspruchs 5.

   Bei der Verwendung sequentieller Jogischer Schaltwerke, z. B. Rechenwerke, für die Datenverarbeitung können möglicherweise aufgrund eines Schaltungsausfalls oder anderer Ursachen anormale Funktionen des Speichers oder eines seiner Teile auftreten. Es ist dann notwendig, so schnell als möglich herauszufinden, ob dieser Fehler einmalig ist und auf äußeren zufälligen Ursachen beruht oder ob er ein systematischer Fehler ist, der vom Speicher selbst verursacht wird und in diesem Fall die Ergebnisse der gerade stattfindenden Datenverarbeitung beeinflussen kann, was das Umschalten auf eine mögliche Ersatzgarnitur erforderlich macht Diese systematischen Fehler beruhen im allgemeinen auf der konstanten Unfähigkeit einiger Speicherzellen, den hohen booleschen Wert oder den niedrigen booleschen Wert aufzuzeichnen, oder auf der konstanten Unfähigkeit, festgelegte Stellen bzw. Adressen des Speichers zu erreichen.

   Zur Feststellung dieser systematischen Ursachen sind bereits Verfahren bekannt, die auf einer sowohl an den zu speichernden Daten als auch an den Adressen, in denen die Daten gespeichert werden sollen, durchgeführten Paritätskontrolle (US-PS 37 89 294) beruhen, sowie auch Verfahren, die auf der sogenannten »Echo-Kontrolle« (US-PS 37 68 071) beruhen, also auf dem Vergleich zwischen dem, was in eine Speicherstelle eingeschrieben werden soll, und dem, was tatsächlich eingeschrieben wird. In beiden Fällen wird das System außer Betrieb gesetzt, wenn der Fehler in mehreren aufeinanderfolgenden Zyklen einer logischen Operation wiederholt wird.

   Diese bekannten Verfahren haben jedoch schwerwiegende Nachteile. Vor allem kann mit Hilfe der Paritätskontrolle ein Adressierfehler oder die Anwesenheit eines falschen Bits in einer Speicherzelle gewöhnlich festgestellt werden, sobald der Fehler stattfindet. Beim Wiedereinschreiben dessen, was ausgelesen wurde, in den Speicher auf derselben Adresse wird die Parität wiederum auf der Basis der Adresse oder der tatsächlich gelesenen Datenbits berechnet, und die nächste Paritätskontrolle ergibt ein positives Ergebnis: Das Andauern des Fehlers kann also ruf diese Weise nicht festgestellt werden, und es ist unmöglich, zwischen systematischen Fehlern und gelegentlichen Fehlern zu unterscheiden.

   Das Verfahren der Echokontrolle ermöglicht es, die Genauigkeit der durchgeführten Aufzeichnung zu überprüfen. Damit lüese Kontrolle zuverlässig durchgeführt werden kann, werden zwei aufeinanderfolgende Adressierungen für jedes in den Speicher einzuschreitmuc Wort benötigt, was wiederum eine Zeitdauer beansprucht, die mit der vom logischen Schaltwerk geforderten Verarbeitungsgeschwindigkeiien nicht kompatibel ist. Außerdem ermöglicht das auf der Echokontrolle basierende System nicht, zu erkennen, ob das Datum tatsächlich an der richtigen Adresse eingeschrieben worden ist.

   Diese Nachteile der bekannten Technik werden durch das im Anspruch 1 gekennzeichnete Verfahren und die im Anspruch 5 gekennzeichnete Vorrichtung nach der Erfindung überwunden, in deren Rahmen der Betrieb des gesamten Speie'iprs direkt, also »on-line«, kontrolliert wird, um in diesem mögliche systematische Fehler zu entdecken, wobei die Kontrolle zuverlässig und