DE2640731A1

DE2640731A1 - Dynamische decoderstufe

Info

Publication number: DE2640731A1
Application number: DE19762640731
Authority: DE
Inventors: Stanley Everett Schuster
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1975-09-25
Filing date: 1976-09-10
Publication date: 1977-04-07
Also published as: IT1071691B; GB1538290A; JPS5613048B2; NL7609703A; US4001601A; FR2326085A1; FR2326085B1; JPS5240933A

Description

Anmelderin: . International Business Machines

- Corporation, Arnonk, Li. Y-. 10504

Amtliches Aktenzeichen: g

Aktenzeichen der Anr-ieiderin: YO ?74 063

Dynamische Decoderstufe

Die Erfindung betrifft cine dynamische Decodcrstufe aus Feldeffekttransistoren, die zwischen einem !Singeing und einem den Ausgang bildenden Bootstrap-Treiber angeordnet ist und vorzugsweise zum Aufbau eines Swei-Bit-Decoderbaustoins für programmierbare Logikanordnungen verwendbar ist.

Programmierbare Logikanordnungen, sind Festspeicherstrukturen, die sowohl se-paontielle als auch koTnfoinatorische Logik bilden können. Line korobinatorische Logik erhält man dadurch, daß Produkts Ux.uaen-Funktionen, wie sie durch Anordnungen von üLiD-Schaltungen und Anordnungen -^οώ. ODDIl-Schaltungen in ICaacade aufgeführt werden, gebildet werden. Sine sequentielle Logik erhalt man rait Hilfe von Cpei eher elenenten in Fom vor· Fliy-Flops oder Tiegistern, die in Abhängigkeit von eineu in cinein Teil der ODDR-An-. Ordnung gespeicherten Inforraation. gesteuert werden. Dabei ist ein Rückführungsregister zwischen der Anordnung von Xfuü-3clialtmigon und internen Eing'lngen vorgesehen.

Uine prograniraierbare Logilianordnung basiert auf deui Tabellensuchs'ysten, vjobei die Anordnung der UIiD-Schaltungen die Suchbibliothek und die Anordnung der ODER-Schaltungen den Ausgang für das ^! Ergebnis liefern. Die Anordnung der UjJD-Schaltungen enthält eine Vielzahl von Produkten und ist in zwei Felder aufgeteilt, nämlich das externe Feld und das Rückführungsfeld von Rückführungsregister. Beide Felder arbeiten parallel und selektieren Uorte

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in der ODER-Anordnung. Die ODER-Anordnung führt logische ODER-Operationen an den in den selektierten Worten enthaltenen Werten aus. Auch die ODER-Anordnung ist in zwei Felder unterteilt, nämlich das eine Feld ist zu externen Ausgängen durchgeschaltet/ während das andere Feld auf das Rückführungsregister arbeitet.

Die Gesamtfunktion der Logikanordnung kann als Produktsummen-Ausdruck angesehen werden. Da die Produktbildung im Decoder erfolgt, wird dieser Teil der Anordnung als UND- oder SUCH-FeId bezeichnet. Entsprechend bezeichnet man den Teil, in dem die Summenbildung erfolgt, als ODER- oder LESE-FeId. In einer konventionellen programmierbaren Logikanordnungen werden dem UND- oder SUCH-FeId die echten und die komplementären Werte der primären Eingangssignale zugeführt. Aus zwei primären Eingangssignalen A und B werden also die Signale A, A, B und B~ gebildet und dienen als Eingangssignale für das SUCH-FeId. Man kann also die Eingangssignale des SUCH-Feldes definieren als

Un = Ali + Bn

Vn = An + Bn

Xn = An + Bn

Yn = An + Bn

Zur Erstellung dieser Signale ist eine Zwei-Bit-Decodierung erforderlich. Der Zusatz einer Zwei-Bit-Decodierung bringt im allgemeinen eine Erhöhung der Leistungsfähigkeit, da die Anzahl der benötigten Produkte reduziert wird.

Es ist die der Erfindung zugrundeliegende Aufgabe, eine Decoderstufe anzugeben, die einen einfachen, unaufwendigen Aufbau aufweist, nur einen geringen Leistungsverbrauch hat und die während einer Taktzeit zwei logische Pegel verarbeiten kann. Insbesondere ist es die Aufgabe der Erfindung eine derartige Decoderstufe anzugeben, die in einem Zwei-Bit-Decoderbaustein für eine programmierbare Logikanordnung verwendbar ist.

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Die Lösung dieser Aufgabe ist in den Ansprüchen niedergelegt.

Die Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1a ein Blockschaltbild eines Zwei-Bit-Decoderbausteins und

Fig. 1b das Schaltbild eines die Erfindung kennzeichnenden Pfades durch den Zwei-Bit-Decoderbaustein,

Fign. 2a - 2h zeigt Diagramme der Takt- und Ausgangssignale

an mehreren Punkten der Schaltung nach Fig. 1b und

Fig. 3a das Schaltbild eines konventionellen Bootstrap-

Treibers, dessen Struktur in den Fign. 3b und 3c in Schnittansicht für unterschiedliche Betriebs zustände betrachtet ist.

Das Blockschaltbild gemäß Fig. 1a eines Zwei-Bit-Decoderbausteins enthält eine erfindungsgemäße Decoderstufe. Diese Decoderstufe liegt jeweils innerhalb des gestrichelten Blockes 10 der Fign. 1a und 1b. Die zwei primären Eingangssignale A und B werden über Leitungen 14 und 16 zwei Invertern 18 und 20 zugeführt. Die primären Eingangssignale A und B und die invertierten Signale Ä und B, die vom Inverter 18 und 20 erzeugt werden, werden den als NOR-Schaltungen 20, 24, 26 und 28 ausgebildeten Decoderstufen zugeführt, die die Zwei-Bit-Decodierung durchführen und dabei die Signale A + B, A + B, A + B und A + B~ bilden. Die Ausgangssignale der Decoder 22, 24, 26 und 28 werden über Bootstrap-Treiber 30, 32, 34 und 36 der programmierbaren Logikanordnung zugeführt. Es sei nun die einzelne Decoderstufe 10, die schaltungsmäßig in Fig. 1B ausgeführt und zwischen den Eingangsleitungen 14 und 16 und der Ausgangsleitung 38 des Bootstrap-Treibers 32 angeordnet

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ist. Der Bootstrap-Treiber 32 führt zur programmierbaren Logikanordnung. Die Schaltung 10 ist zweistufig aufgebaut. Die erste Stufe enthält zwei aktive Bauelemente, nämlich die Feldeffekttransistoren (FET) 1 und 2 und eine Kapazität 7. Die erste Eingangsleitung 14 ist mit dem Gate des FET 1 verbunden. Die Kapazität 7 liegt am gemeinsamen Verbindungspunkt a der FETs 1 und Die zweite Stufe enthält drei aktive Bauelemente, nämlich die FETs 3, 4 und 5 und eine eine zweite Kapazität 8. Die Kapazitäten 7 und 8 sind zusätzlich mit C₁ und C_DC, bezeichnet. Im Rahmen des

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betrachteten Ausführungsbeispiels sei angenommen, daß es sich bei den FETs 1 - 5 um solche des N-Kanal-Anreicherungstyps handelt, die bei einer Spannung Null zwischen Gate und Source nichtleitend sind und durch einen positiven Impuls ausreichender Amplitude am Gate in den leitenden Zustand gebracht werden.

Die Kapazität C₁ liegt am gemeinsamen Verbindungspunkt a_ der FETs 1 und 2 und gleichzeitig am Gate des FET 4. Die FETs 3, 4 und 5 der zweiten Stufe sind an einem gemeinsamen Verbindungspunkt b_ zusammengeführt. Dieser gemeinsame Verbindungspunkt ist über eine Leitung 38 mit dem Gate des FETs 6 des Bootstrap-Treibers 32 verbunden. Das zweite primäre Eingangssignal B wird über eine Leitung 16 im Gate des FETs 5 in der zweiten Stufe zugeführt. Eine Taktimpulsquelle, angedeutet durch 01, liefert eine phasenabhängige Spannung an den gemeinsamen Verbindungspunkt d, der elektrisch mit den Gates der FETs 2 und 3 und jeweils mit einer der Elektroden der FETs 1,4 und 5, wie dargestellt, verbunden ist. Eine zweite Taktimpulsquelle, angedeutet durch 02, liefert eine phasenabhängige Spannung an den Knoten e, der mit einer der Elektroden des FETs 6 des Bootstrap-Treibers 32 verbunden ist. Jede der beiden Taktimpulsquellen 01 und 02 liefert zu entsprechenden Taktzeiten eine positive Spannung +V, wie es in den Signalverläufen gemäß Fign. 2a und 2b dargestellt ist. Die Drain-Elektroden des FETs 2 und 3 sind über eine Leitung 40 mit einer positiven Spannungsquelle V,, verbunden. Die Bootstrap-Kapazität C_ßS ist

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zwischen den Knoten e und dem Gate des FET 6 angeordnet. Der Ausgang des Treibers 32 ist über den Knoten c mit der programmierbaren Logikanordnung verbunden. Die Schaltung 10 gemäß Fig. 1b hat folgende Wirkungsweise. Wird 01 positiv, so werden die FETs 2 und 3 leitend und laden die Knoten a und b auf die Spannung V, ·, auf. Ein statischer Leistungsverbrauch tritt nicht auf, da die Source der FETs 1,4 und 5, d. h., der Knoten d, hoch liegt.

Um die Wirkungsweise der Schaltung zu zeigen, sind nunmehr die zwei primären Eingangsbedingungen zu berücksichtigen. Bei der ersten Eingangsbedingung liegt A und B auf dem niedrigen Pegel. Bei der zweiten Eingangsbedingung liegt A und B auf dem hohen Pegel. Betrachtet man zunächst die erste Eingangsbedingung, bei der beide Eingangssignale A und B den niedrigen Pegel einnehmen, so geht 0- zunächst auf den niedrigen Wert, so daß die FETs 2 und 3 gesperrt werden. Der FET 1 ist gesperrt, da das Eingangssignal A niedrig ist. Da der Knoten a hoch liegt, wird der FET 4 leitend, wenn der Knoten d unter den Schwellwert des FETs 4 fällt. Damit kann sich der Knoten b über den FET 4 entladen. Die Fign. 2a und 2b zeigen den Spannungsverlauf in den Knoten d und e_. Entsprechend zeigen die Fign. 2c, 2d und 2e den Spannungsverlauf in den Knoten a, b und c während der ersten Eingangsbedingung. Die gestrichelte Linie 42 gibt den Zeitpunkt an, in dem der Pegel im Knoten d (0..) unter den Schwellwert des FETs 4 fällt. Es ist festzustellen, daß genügend Zeit zur Verfügung stehen muß zwischen dem Abfallen des Wertes 0- und dem Ansteigen des Wertes 0₂# damit sich der Knoten b_ völlig entladen kann. Der Knoten b bleibt auch über den FET 4 auf dem niedrigen Pegelwert, wenn 0₁ abfällt, da der Pegel im Knoten a hoch bleibt.

In Fig. 3a ist die Anordnung der Kapazitäten des Bootstrap-Treibers und in Fig. 3b die Schnittansicht des Boots tr ap-Treibers während der ersten Eingangsbedingung dargestellt. Der Bootstrap-Treiber besteht in bekannter Weise aus einer FET-Struktur, die mit

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einer zusätzlichen Metallisierung über einer dünnen Oxidschicht ausgestattet ist, so daß die Bootstrap-Kapazitat C₀₀ entsteht, die

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sich aus der Kapazität einer Verarmungsschicht und der Kapazität einer Oxidschicht zusammensetzt.

Der weitere Ablauf der Wirkungsweise der Schaltung 10 während der ersten Eingangsbedingung, bei der der Knoten b auf dem niedrigen Pegel liegt, besteht darin, daß die Kapazität C des Treibers 32 in die Position 1 geschaltet wird, wie es sich aus den Figuren 3a und 3b ergibt. Als einzige Kapazität zwischen Knoten e_ und Knoten b wirkt die parasitäre Kapazität Cpgd zwischen dem Gate und der Drain, denn wenn 02 ansteigt, bleibt der Knoten b auf dem niedrigen Pegel, da die parasitäre Kopplung über die Kapazität Cpgd klein ist und der FET 4 zusätzlich leitend wird und den Knoten b_ auf Massepotential hält. Die parasitäre Kopplung ließe sich errechnen aus:

AVparasitic = V0 χ

Cpgd + Cpgs

wenn nicht die Wirkung des FETs 4 bestünde. Da der FET 6 gesperrt ist, bleibt der Knoten c auf dem niedrigen Pegel und der Treiber 32 liefert kein Ausgangssignal.

Es sei nun die Wirkungsweise für die zweite Eingangsbedingung, bei der das Eingangssignal A hoch und das Eingangssignal B niedrig ist, beschrieben. Die Spannungsverläufe in den Knoten a, b und £ sind in den Fign. 2f, 2g und 2h dargestellt. Fig. 3c zeigt im Querschnitt die Struktur des Treibers bei der zweiten Eingangsbedingung. 01 geht auf den niedrigen Pegel zurück, so daß die FETs 2 und 3 gesperrt werden. Ist die Spannung zwischen A und 0.. (d) und zwischen Knoten a und 0- (d) größer ist als die Schwellspannung der FETs 1 und 4, wird ein Zustand erreicht, bei dem so-

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wohl der FET 1 als auch der FET 4 versucht, in den leitenden Zustand zu kommen. Dabei ist die Kapazität des Knotens b etwa C , , da der Knoten b hoch liegt und die Bootstrap-Kapazität entsprechend Fig. 3a in der Stellung 2 angeordnet ist, was daraus zu ersehen ist, daß der Oberflächenbereich des Substrats unterhalb der Kapazität invertiert ist (s. Fig. 3c) und sie mit der den Knoten e bildenden Diffusion verbindet.

Gilt die Beziehung

G„„ C C
BS fr ox ^ 1

WjR, WLR₇. WLR₁
4 4 1

wobei WLR das Verhältnis von Breite zu Länge der entsprechenden
FETs angibt und für die Stromflußkapazität maßgebend ist, so wird sich der Knoten a schneller entladen als der Knoten b. Außerdem
ist die Spannung am Gate des FETs 1 fest, während die Spannung am Gate des FETs 4 abnimmt. Es entlädt sich also der Knoten a, während' der Knoten b auf dem hohen Pegel bleibt, was zu dem gewünschten,
in den Fign. 2f und 2g dargestellten Ergebnis führt.

Nach dem Abfall von 0.. liegt der Knoten b auf dem hohen Pegel und ■ der FET 6 ist leitend. Es bildet sich eine Inversionsschicht unter dem Gate. Die Kapazität C_ ist mit der den Knoten e bildenden
Diffusion verbunden, und zwar über diese Inversionsschicht, wie ! es in Fig. 3c dargestellt ist. Steigt 0_ (e) an, so wird das Gate des FETs 6 (Knoten b) aufgrund der Wirkung der Bootstrap-Kapazi- \ tat C pegelmäßig weiter angehoben, so daß der FET 6 auch bei ; steigender Spannung am Äusgangsknoten c leitend bleibt. Liefert ^! C den Großteil der Gesamtkapazität am Knoten b, so wird der ;

Knoten b auf eine ausreichend hohe Spannung angehoben, um den
FET 6 leitend zu halten und die Ausgangsspannung am Knoten £ auf
einen Wert von etwa dem doppelten Wert von 0₂ ansteigen zu lassen. Dies ergibt sich aus der Fig. 2h. Es ist zu bemerken, daß während j dieses Vorganges die FETs 3, 4 und 5 gesperrt sind, so daß der

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JiO

Knoten Jb auf eine Spannung von etwa Vdd + V0₂ angehoben wird.

Zusammenfassend ergibt sich für die Schaltung nach Fig. 1b folgende Wirkungsweise. Während des Anstiegs von 0.. sind die Knoten a und b auf V-,, aufgeladen. Die interessierenden Eingangsbedingungen bei abfallendem 0- sind Eingangssignal B niedrig und Eingangssignal A einmal niedrig und einmal hoch. Bei der ersten Eingangsbedingung mit Eingangssignal A niedrig, ist der FET 1 gesperrt, der Knoten a bleibt auf dem hohen Pegel und der Knoten b_ entlädt sich über den FET 4. Bei der zweiten Eingangsbedingung mit hohem Eingangssignal A und niedrigem Eingangssignal B entsteht der Ausnahmezustand, daß sich sowohl der Knoten a. als auch der Knoten b versuchen zu entladen. Die Schaltung ist so ausgelegt, daß in diesem Falle sich der Knoten sl entlädt und der Knoten b_ auf dem hohen Pegel bleibt. Dies wird durch zwei Ausnahmen erreicht. Einmal ist die Bootstrap-Kapazität C vorhanden, die bewirkt, daß der Knoten b höher aufgeladen ist und deshalb das Verhältnis C/WLR des Knotens b_ größer als das entsprechende Verhältnis des Knotens a^ ist. Zum anderen ist der Pegel des Eingangssignals A fest, während die Spannung am Knoten a abfällt, so daß auch dadurch der Knoten b_ auf dem hohen Pegel bleibt.

Die Schaltung gemäß Fig. 1b kann auch als Pufferstufe verwendet werden, die eine kapazitive Entkopplung bewirkt. Genauer ausge- _; drückt, ist die auf den Bootstrap-Treiber 32 zu koppelnde Eingangsleitung 14 (Fig. 1b) stark kapazitiv belastet, so kann die Schaltung 10 unter Weglassen der Leitung 16 und des FETs 5 als eine solche Pufferstufe verwendet werden. Es ist zu bemerken, daß \ bei der vorausgegangenen Beschreibung der Wirkungsweise der De- ' coderstufe zwei Eingangsbedingungen berücksichtigt wurden, wobei das Eingangssignal B niedrig und damit der FET 5 gesperrt ist. Das bedeutet aber, daß bei Verwendung der Schaltung 10 als Pufferstufe sich eine identische Funktionsweise ergibt. Bezeichnet man die Kapazität der Eingangsleitung 14 mit C, und die Kapazität im

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Knoten b mit C,, so sei angenommen, daß C- beträchtlich größer als C, ist. Würde man das Eingangssignal A direkt dem Bootstrap-Treiber 32 zuführen, so würde dieser nicht seine angestrebte Funktion erfüllen. Die große Kapazität C am Bootstrap-Treibereingang würde den erforderlichen regenerativen Effekt verhindern. Führt man jedoch die Schaltung 10 mit Ausnahme des FETs 5 ein, so erhält man
eine kapazitive Isolation zwischen der Eingangsleitung 14 für das Signal A und dem Knoten b, wobei die logischen Pegel jeweils
gleich groß sind. Diese kapazitive Isolation stellt die Funktion
des Bootstrap-Treibers sicher. Diese kapazitive Isolations- oder
Pufferstufe 10, wie sie in Fig. 1b dargestellt ist, in Verbindung mit dem Bootstrap-Treiber, läßt sich einsetzen zwischen einer Anordnung von UND-Schaltungen und einer Anordnung von ODER-Schaltungen einer programmierbaren Logikanordnung oder an den Ausgängen einer Anordnung von ODER-Schaltungen einer derartigen Logikanordnung.

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Leerseite

Claims

PAT EN TAN SP RÜ CH E '

1. Dynamische Decoderstufe aus Feldeffekttransistoren, die zwischen einem Eingang" und einem den Ausgang bildenden Boots tr ap-Tr eiber angeordnet ist, dadurch; gekennzeichnet, daß zwei jeweils aus der Reihenschaltung eines ersten und eines zweiten FETs bestehende Stufen parallel geschaltet sind, daß die Drain der beiden zweiten FETs (2, 3) an eine gemeinsame Betriebsspannungsguelle (V^^) und das Gate dieser FETs und die Source der beiden ersten FETs (1, 4) an eine gemeinsame Taktimpulsquelle angeschlossen sind, daß der gemeinsame Verbindungspunkt (a) der beiden FETs der ersten Stufe an eine erste Kapazität angeschlossen und mit dem Gate des ersten FETs (4) der zweiten Stufe verbunden ist, daß das Gate des ersten PETs (1) der ersten Stufe den Eingang bildet und daß der gemeinsame Verbindungspunkt der beiden FETs (3, 4) der zweiten Stufe mit dem Gate des den . Bootstrap-Treiber bildenden FETs (6) verbunden ist, dessen Bootstrap-Kapazitat größer ist als die erste Kapazität.

2. Deeoderstufe nach Anspruch T, dadurch gekennzeichnet, daß die Bootstrap-Kapazität zwischen dem Gate und der mit einer weiteren Taktimpulsquelle verbundenen Drain des den Treiber; bildenden FETs (6) angeordnet ist und daß die Source den ^: Ausgang bildet.

3. Deeoderstufe nach Anspruch 2, dadurch gekennzeichnet, daß das Verhältnis zwischen der Oxidkapazität des Bootstrap- , Treibers und dem Breiten/Längenverhältnis des ersten FETs ^! (4) der zweiten Stufe größer ist als das Verhältnis zwischen der ersten Kapazität und dem Breiten/Längenverhältnis des ersten FETs (1) der ersten Stufe. !

4. Deeoderstufe nach Anspruch 1- 3, gekennzeichnet durch die ^: Verwendung als kapazitive Pufferstufe zwischen einem stark i

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.ORIGiNALINSPKCTED

kapazitivbelasteten Eingang und dem Bootstrap-Treiber.

5. Decoderstufe nach, den Ansprüchen 1-3, gekennzeichnet durch die Verwendung in einem Zwei-Bit-Decoderbaustein für eine programmierbare Logikanordnung, wobei parallel zum ersten FET (4) der zweiten Stufe ein weiterer FET
(5) angeordnet ist, dessen Gate den weiteren logischen Eingang bildet.

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