DE2603154C3 - LSI-Baustein - Google Patents

Description

Die Erfindung betrifft einen speziellen elektronischen Baustein, der aufgrund von Großintegration z.B. 1000 oder 10 000 oder noch mehr IG-FETs (insulated gate FETs), also ζ. B. MOS-FETs, enthält Unter IG-FETs werden hier nicht nur solche Transistorstrukturen verstanden, die auf der Oberfläche eines Halbleiterträgers angebracht sind, sondern auch solche, die auf Isolatorkörper angebracht sind und z.B. ESFI-FET genannt werden. Bei der Erfindung handelt es sich also um einen LSI-Baustein mit IG-FETs.

Die Erfindung geht nämlich von dem in der US-PS 38 95360, Fig. 4 gezeigten LSI-Baustein mit p-Kanal-IG-FET-Matrix und IG-FET-Randelektronik aus, nämlich enthaltend eine Matrix mit gesteuerten, jeweils einen p-Kanal und ein steuerbares Steuergate aufweisenden, an den Steuergates mit Zeilensteuerleitungen verbundenen Steuer-FETs, ferner eine zur Steuerung dieser Steuer-FETs dienende IG-FET-Randelektronik, die, im Betrieb ziy Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FET verbunden ist, liefen und gleichzeitig zweite, gegenüber dem ersten Binärzeichen positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix liefert, wobei der in der Randelektronik enthaltene, mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer als Schaltstrecken mindestens Zn, also mindestens dreimal so viel IG-FETs, enthält, als n, nämlich die Anzahl der Zeilendekodiererausgänge, beträgt, und wobei die IG-FETs dieses Zeüendekodierers η UND-Glieder bilden, die jeweils au;» einer äcTienschaltung von Hauptstrecken von IG-FETs gebildet sind und deren Ausgang jeweils mit einer der η Zeilensteuerleitungen verbunden ist.

Es handelt sich bei diesem bekannten LSI-Baustein um einen Speicherbaustein mit einer Matrix aus p-Kanal-MNOS-FETs, die hier gleichzeitig jeweils die obengenannten Steuer-FETs darstellen. Alle MOS-FETs der Matrix und der Randelektronik dieses bekannten LSI-Speicherbausteins besitzen p-Kanäle. Solche p-Kanal-Bausteine haben aber den Nachteil, daß sie langsamer arbeiten als n-Kanal-Bausteine, da die freien Elektronen in η-Kanälen beweglicher sind als die freien Löcher in p-Kanälen. Darüber hinaus sind solche p-Kanal-Bausteine an ihren Eingängen und Ausgängen nicht TTL-kompalibel und auch nicht ohne weiteres kompatibel zu n-Kanal-Schallungen, weil dazu die Betriebsspannungen und die Signalbits ungünstige Polaritäten und/oder Größen aufweisen.

An sich ist in vielen Fällen möglich, zur Vergrößerung der maximalen Taktfrequenz, mit der der Baustein betreibbar ist, und/oder zur Erreichung einer TTL-Kompatibilität alle FETs in n-Kanal-Technologie herzustellen, vgl. z. B. IEEE ). of Sol. SL Circ, SC-4, Nr. 5 (Oktober 1969), S. 267-271. In vielen Fällen ist aber ein solcher Wechsel der Technologie unerwünscht, z. B. wenn die dann nötigen Betriebsspannungen zu hoch werden, was zumindest Änderungen des Lay-out erforderlich macht, — z. B. MNOS-FETs benötigen oft deut-

Hch veränderte Betriebsbedingungen, je nachdem, ob sie einen η-Kanal oder p-Kanal aufweisen — oder wenn der vorgesehene Betrieb mit Spannungen der entgegengesetzten Polarität gar nicht möglich ist Letzteres ist z, B. bei dem in IEEE-International Solid State Circuits Conference (ISSCC) 1971, S, 80,81 und 200, insbesondere Fig. 4 und 3 gezeigten p-Kanal-MOS-LSI-Speicherbaustein der Fall, welcher weitgehend dem durch die obengenannte US-PS bekannten p-Kanal-LSI-Baustein entspricht. Auch der durch diese IEEE-ISSCC be- kannte LSI-Baustein enthält nämlich eine großintegrierte Matrix mit 2048, jeweils über ein Steuergate gesteuerten p-Kanal-Enhancement-Steuer-FETs und mit weiteren 2048 ungesteuerten p-Kanal-Enhancement-Speicher-FETs.

Die Steuergates der Steuer-FETs sind mit den Zeilensteuerleitungen verbunden. Die zur Steuerung dieser Sieuer-FETs dienende IG-FET-Randelektronik liefert im Betrieb, zur Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FET verbunden ist. Gleichzeitig liefert diese Randelektronik zweite, gegenüber dem ersten Binärzeicherr positive Binärzeichen an die nicht ausgewählten Zeilenleitungen der Matrix.

Ein solcher LSI-Speicherbaustein wird übrigens von der Fa. Intel under der Bezeichnung 1702 vertrieben. Gemäß Fig. 3 der genannten Druckschrift IEEE-ISSCC bildet die Reihenschaltung der Hauptstrecken der p-Kanal-Steuer-FETs und der individuell den Steuer-FETs zugeordneten ungesteuerten p-Kanal-Speicher-FETs jeweils eine einzelne Speicherzelle. Der ungesteuerte p-Kanal-Speicher-FET weist jeweils ein rundum von einem Isolator isoliertes, in elektrischer Hinsicht floatendes, im programmierten Zustand negativ aufgeladenes Speichergate auf, wodurch dieser Speicher-FET im unprogrammierten Zustand nichtleitend und im programmierten Zustand leitend ist; es handelt sich hier also um einen p-KanaMG-FET mit floatendem Speichergate. Weitere Einzelheiten über den Aufbau und den Betrieb dieses Speicherbausteins sind auch in Sol. Su Electronics 17 (1974), S. 517-529, IEEE J. of Sol. St Circ SC-6, Nr. 5 (Oktober 1971), S. 301-306 und teilweise in DE-OS 21 29 181 angegeben, vgl. auch C a r r und Mice, MOS-LSI Design and Application, Mc-Graw Hill 1972, S. 195-228, besonders Fig. 73. Ein ähnlicher Baustein ist auch in INTEL, RR-6/1702A, Juni 1975 beschrieben. Würde man nun die zuletzt genannten LSl-Speicherbausteine jedoch mit n-Kanal-FETs so statt mit p-Kanal-FETs herstellen, dann würde die Programmierung der n-Kanal-Speicher-FETs, nämlich die Aufladung ihrer floatenden Speichergates, mit Löchern statt mit Elektronen durchgeführt werden müssen, was ganz erhebliche Schwierigkeiten bereiten würde. Es ist also unzweckmäßig, zur Verbesserung der Arbeitsgeschwindigkeit und der Kompatibilität die p-Kanäle durch η-Kanäle zu ersetzen; p-Kanal-Speicher-FETs mit floatendem Speichergate sind nämlich nicht ohne weiteres durch n-Kanal-Speicher-FETs mit floatenden Speichergate ersetzbar, ohne grundlegend die elektrischen Eigenschaften der Matrix zu beeinflussen.

Für den, der ähnliche, aber schnellere TTL- und n-Kanal-kompatible LSl-Bausteine in n-Kanal-Technologie herstellen wollte, hatte es zunächst den Anschein, es als hätte man in solchen besonderen Fällen einen anderen Malrixaufbaii, zumindest ein anderes Lay-out der Matrix anzuwenden; ein Teil der Aufgabe der Erfindung besteht jedoch darin, die Schnelligkeit und Kompatibilität des Bausteines zu verbessern und trotzdem die langsamen p-Kanal-Matrizen, vor allem die p-Kanal-Steuer-FETs, verwenden zu können, z.B. um weiterhin schon anderweitig benützte p-Kanal-Herstellungsmaßnahmen oder entsprechende Programmierverfahren auch beim schnelleren LSI-Baustein benützen zu können.

Es ist bekannt, 1-aus-n-Dekodierer als sog. Tannenbaumdekodierer aufzubauen, vgl. z. B. K e i s t e r et al.. Design of Switching Circuits, 7. Auflage, 1959, 113 und US-PS 26 82 043, Fig. 3 und 3a. Ein solcher Tannenbaumdekodierer stellt eine Vielzahl miteinander vermaschter UND-Glieder dar. Wegen der starken Vermaschung wirken die meisten Schaltstrecken des Tannenbaumdekodierers nicht nur auf einen einzigen Dekodiererausgang, sondern gleichzeitig auf viele Dekodiererausgänge. Durch diese Vermaschung ist eine Einsparung von Schaltstrecken möglich. Man benötigt nämlich eigentlich nur noch 2n— 1 Schaltstrecken, wobei η die Anzahl der Dekodiere;v'JSgänge darstellt Die Schaltstrecken können dabei auch durch die Hauptstrecken von IG-FETs, also z. B. von MOS-FETs, gebildet sein.

Diese Tannenbaumdekodierer, z. B. als Zeilendekodierer verwendet, können so konstruiert werden, daß ihr Energieverbrauch gering ist Man kann dazu nämlich vorsehen, daß verlustwärmeerzeugende Ströme niederohmig nur über den auf die ausgewählte Zeilenleitung wirkenden Zeilendekodiererausgänge fließen, wobei gleichzeitig über alle anderen Dekodiererausgänge keine Ströme niederohmig fließen.

Solche Tannenbaumdekodierer weisen bei der Herstellung in integrierter Technik mit MOS-FETs jedoch trotz der geringen Zahl von Schaltstrecken einen erheblichen Flächenbedarf auf. Der hohe Flächenbedarf ist hauptsächlich durch die Schwierigkeit bedingt, die Substratoberfläche optimal auszunutzen. Entweder muß man hier viele, verschieden lange Leitungen zwischen den einzelnen IG-FET-Hauptstrecken anbringen, wodurch im Betrieb die kapazitiven Komponenten des Hauptstreckenstromes verschieden groß und oft nicht mehr unbeachtlich groß werden, oder eine Vielzahl der IG-FETs ist mit außerordentlich breiten Kanälen, also mit außerordentlich ausgedehnten Drain- und Source-Bereichen auszustatten, wodurch sowohl der ohmsche als auch der kapazitive Leitwert zwischen diesen ausgedehnten Drain- und Source-Bereichen einerseits und dem Substrat andererseits stark zunimmt, so daß auch hier die entsprechenden Komponenten des Hauptstreckenstromes unangenehm groß sind. Überdies ist der Abstand der einzelnen Schaltstrecken auf der Substratoberfläche nicht beliebig verringerbar, um unerwünschte Kurzschlüsse über das Substrat zu vermeiden. Solche Tannenbaumdekodierer aus IG' FETs mit außerordentlich breiten Kanälen verbrauchen daher im Betrieb wegen des niedrigen Sperrwiderstan des auch relativ hohe ohmsche Verlustenergien, und bei hoher Arbeitsgeschwindigkeit vor allem auch hohe kapazitive Leistungen — letztere können aber Störspannunged auf den Gleichstromversorgungsleitungen erzeugen, wodurch der Betrieb aller an die gleichen Versorgungsleitungen angeschlossenen digitalen Schaltungen gefährdet ist, vgl. Elektronische Rechenanlagen 10 (1968) Heft 4, 177-179; AEÜ 24 (1970) 263-268; sowie DE-OS 22 4bGIl. Wie mikroskopische Betrachtungen des obengenannten Bausteins 1702A zeigen, enthält auch er einen Tannenbaumdekodierer.

Die F.rfindung löst die neue Aufgabe, die maximale Taktfrequenz zum Betrieb eines IG-FET-LSI-Bausteins mit einer steuerbare p-Kanal-Sleuer-FETs enthaltenden Matrix bei geringem Bedarf von ohmschen und kapazitiven Vcrlustströmcn zu erhöhen und zusätzlich den LSI-Baustcin TTL- und n-Kanal-kompatibel zu machen.

Man will z. B. weiterhin, zur Vermeidung einer aufwendigen Neuentwicklung, die bisher schon benützte p-Kanal-Matrix einschließlich ihres Lay-out verwenden, aber noch schneller betreibbar und kompatibel machen. Dabei kann es zusätzlich besondere Gründe geben, weswegen man p-Kanal-Steuer-FETs innerhalb der Matrizen anbringen will. z. B. we I man C-MOS-Speicherzellen mit p-Kanal-Sleuer-FETs und n-Kanal-Speicher-FETs anbringen will, die ah«) Speicherzellen z. B. gemäß der älteren deutschen Anmeldung P 24 45 077.9 (= DE-OS 24 45 077) oder gemäß dem luxemburgischen Patent 72 605 = deutschen Anmeldung P 24 45 137.4 mit negativ auflaclbarcn. an sich floatenden Speichergates darstellen.

F.s zeigte sich außerdem, daß der wegen der Großintegralion mindestens acht Ausgänge aufweisende 1-aus-n-Zeilendekodierer oft nicht nur besonders geringe Verlustströme, sondern im Vergleich zu Tannenbaumdekodierer oft auch einen relativ geringen Platzbedarf bei guter Platzausnutzung und geringen I.citungslängen zwischen den einzelnen Schaltstrecken, d. h. IG-FET-Hauptstrecken, aufweist. Vor allem wegen der geringen, im allgemeinen weitgehend konstanten kapazitiven Verlustströme im Bereiche des Zeilendekodierers sind die auf den Gleichstromversorgungsleiturigen auftretenden .Störspannungen relativ klein und weitgehend konstant.

Vorteilhafterweise können überdies die p-Kanal-Steucr-FETs nicht nur Bestandteile von Speicherzellen, sondern auch z. B. Bestandteile von Koppelpunkten einer Koppelmatrix, z. B. in einem gejren Störspannungen empfindlichen elektronischen FernsprechVermittlungssystcm. sein. Die Erfindung isi also nicht nur begrenzt auf einen LSI-Baustein mit einer Speicherzellen-Matrix. Die Erfindung ist nicht ajf einen einzigen beMiiniiiieri Zweck uesciiiäiiKi, ücii uic ücucMciiucn p-Kanal-Steuer-FETs erfüllen. Sie betrifft auch einen LSI-Baustein mit einer sonstigen matrixförmigen Baugruppe, die vom Zeilendekodierer gesteuerte, in den Matrix-Kreuzungspunkten angebrachte p-Kanal-Steuer-FETs enthält.

Die Erfindung geht von dem eingangs und im Oberbegriff des Patentanspruchs 1 angegebenen LSI-Baustein aus. Die Aufgabe der Erfindung wird durch die im Kennzeichen des Patentanspruchs 1 angegebene Maßnahme gelöst.

Beim erfindungsgemäßen Baustein ist also die Randelektronik mit n-Kanal-IG-FETs aufgebaut, welche schneller als p-Kanal-MOS-FETs sind. Darüber hinaus sind diese IG-FETs nicht zu einem nur 2n-FETs enthaltenden Tannenbaumdekodierer angeordnet, sondern zu einem die UND-Glieder enthaltenden Zeilendekodierer. der ausdrücklich mehr IG-FETs als ein Tannenbaumdekodierer enthält. Die J N D-Glieder des Zeilendekodierers sind daher unvermascht oder zumindest viel weniger vermascht als bei einem Tannenbaumdekodierer. Bei der Erfindung sind, wieder im Vergleich zu Tannenbaumdekodierern. die beim Betrieb des Dekodierers auftretenden, wechselnd großen Störspannungen auf den Gleichstromversorgiingsleitungen und evtl. auch auf den Leitungen der Adresseneingänge vermindert, und zwar insbesondere wegen der mangels starker Vermaschung gegebenen Möglichkeit, kurze, unter sich ähnlich lange Leitungen zu verwenden. I lohe, kapazitive Sperrleitwerte zwischen den Drain-Source-Bereichen einerseits und dem Substrat andererseits sind vermieden im Vergleich zu Tannenbaumdekodierern mit breitkanaligen IG-FETs. Dieser Vorteil ist trotz der höheren Arbeitsgeschwindigkeit und der erreichten TTL- und n-Kanal-Kompatibilität erreicht. Der Zeilcndekodierer hat zusätzlich trotz der Erhöhung der Anzahl seiner IG-FETs einen auffallend geringen Plat/.bedarf. vor allem weil große Leitungslängen zwischen den Hauptstrecken und große Kanalbreiten vermeidbar sind. Es zeigte sich außerdem, daß die p-Kandlc der in der Matrix enthaltenden Steucr-f ETs die Arbeitsgeschwindigkeit des Bausteins auffallend wenig beeinflussen, da dessen Arbeitsgeschwindigkeit im wesentlichen nur von der Arbeitsgeschwindigkeit des n-Kanal-Dekodierers abhängt.

Die Erfindung wird anhand der in den F i g. I bis 8 gezeigten Ausführungsbeispiele näher erläutert, wobei
F i g. 1 das Prinzip sowie

F i g. 2 und J je einen Teil eines erfindungsgemäßen Ausführungsbeispiels des erfindungsgemäßen LSI-Bausteins mit dreidimensionalem, elektrisch programmierbarem, optisch löschbarem Speicher für 8 χ 64 Byte.

Fig. 4 einen Ausschnitt aus dem in Fig. 2 und J gezeigten I.SIBaustein,

F i g. a und 7 Diagramme zur Erläuterung der Lese-

)o bzw. Programmiervorgänge,

F i g. 6 einen weiteren Abschnitt des in F i g. 2 und 3 gezeigten LSIBausteins und

Fig. 8 ein Beispiel für die Anbringung von Wannen auf diesem LSI-Baustcin zeigen.

>ί Die nebeneinander gelegten F i g. 2 und 3 zeigen gemeinsam ein erfindungsgemäß aufgebautes LSI-Bausteinbeispiel BS mit einem in elektrischer Hinsicht dreidimensionalen, nämlich 8 zweidimensional Matrixebenen enthaltenen Speicher, wobei die 8 verschiedene nen. zweidimensionalen Matrixebenen in räumlicher Hinsicht nebeneinander auf der Oberfläche des Bausteins angeordnet sind: jede Matrixebene enthält 8

. ι.

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Spaltenleitungen Vl... YSund entsprechend die achte Matrixebene der Spaltenleitungen V57... K 64 enthält. Die zweite Matrixebene enthält demnach die in F i g. 2 und 3 der Übersichtlichkeit wegen nicht gezeigten Spaltenleitungen Y9 ... V16. In jeder der acht Matrixebenen wird jeweils 1 Bit eines 8 Bit umfassenden Wortes, also jeweils 1 der 8 Bit eines Byte, jeweils mit der gleichen Spalten- und Zeilenadresse gespeichert. Da die Spalten- und Zeilenadressen jedes Bit des Byte gleich sind, sind die betreffenden Zeilen und Spalten der 8 Matrixebenen über einen einzigen, gemeinsamen Zeilendekodierer Zd und einen einzigen, gemeinsamen Spaltendekodierer Sd ansteuerbar, vgl. auch das in F i g. 1 gezeigte Prinzip dieses Bausteins BS. Der LSI-Baustein BS enthält also eine großintegrierte, dreidimensionale Matrix mit eigentlich 64, allen Matrixebenen gemeinsamen Zeilenleitungen ZL1 ... ZL64 und insgesamt 8x8 Spaltenleitungen Vl ... K64.

An den insgesamt 64 χ 64, also 4096 Kreuzungspunkten der Spaltenleitungen Kund Zeilenleitungen XIZL sind jeweils die gesteuerten, mit p-Kanal ausgestatteten Steuer-FETs T2 angebracht. vgL zum Beispiel in F i g. 1 und 2 den Steuer-FET T2, der am Kreuzungspunkt der Zeilenleitung X MZL 1 mit der Spaltenleitung YX in der

Speicherzelle Zi angebracht ist. Fig. I zeigt nur den einzigen Sleuer-FET 72 der einzigen Speicherzelle Z1. Die übrigen 4095 Steuer-FETs der übrigen, gleichartig aufgebauten 4095 Speicherzellen sind in F i g. 1 zur Förderung der Übersichtlichkeit der Figur nur symbolisch durch die den Zeilenleittingen ZL, Spaltenleitungen >' und dem StromversorgungsanschluB YZ entsprechend';? Vielfachzeichen und in Fig. 2 und 3 entsprechend detaillierter angedeutet. Da es sich im hier gezeigten Ausführungsbeispiel um Speicherzellen handell. die jeweils die Reihenschaltung iines vom l-aus-64-Zeilendekodierer Zd gesteuerten p-Kanal-Steuer-FET 7"2 und eines ein floatendes Speichergate aufweisenden p-Kanal-Speicher-FET Ti enthalten, vgl. F i g. I und 2, sind zum Betrieb dieser Speicherzellen an sich jeweils auch solche Spannungen und Ströme zuführbar, wie sie bei dem obengenannten, bekannten 2048-Bit-t.SI-Baustein 1702a innerhalb der einzelnen .^npirhpr/pljpn ?iim 1 ptpn nnH Prnijrammiprpn vprwpn-

det werden. M

Der LSI-Baustein Bs enthält die zur Steuerung der Steuer-FETs 7~2 dienende Randelektronik; hierzu gehört vor allem der Dekodierer Dek, welcher bei dem gezeigten Ausführungsbeispiel einen l-aus-64-Zeilendekodicrcr Zd mit 64 Ausgängen Xl ... XfA und 6 Adreßeingängen aO ... a 5, sowie einen 1-aus-8-Spaltendekodierer Sd mit 8 Ausgängen 51 ... S8 und 3 Adreßeingängen a 6 ... a% enthält. Jeder Zeilendekodiererausgang X ist über eine eigene Zeilenleitung ZL mit den Steuergates von jeweils 8 χ 8 = 64 Steuer-FETs *> verbi· 'den. nämlich mit jeweils 8 Steuer-FETs pro Matrixebene, leder Spaltendekodiererausgang S. z. B. S 1, ist über jeweils 8 verbundene Spaltenleitungen Y, in diesem Falle Vl. V9... V57 mit jeweils 8 χ 64 = 512 Speicherzellen Z und damit mit der Hauptstrecke von " deren Steuer-FETs 7~2 verbunden, nämlich mit jeweils 64 Speicherzellen pro Matrixebene.

Wird also einer der Ausgänge .V des Zeilendekodierers Zd sowie gleichzeitig einer der Ausgänge des Spaltendekodiercrs Sd gleichzeitig aktiviert, vgl. Fi g. I ^M> und 2. dann werden in jeder der 8 Matrixebenen jeweils eine einzige Speicherzelle, vor allem der in dieser bpeicnerzeiie jeweils entnaitene Meuer-htl, angesteuert. Der aktivierte Ausgang des Spaltendekodierers Sd steuert nämlich jeweils über einen Spannungsteiler TAITl den Spaltenschalter Γ3 der betreffenden Spaltenleitung in jeder Matrixebene. Gleichzeitig steuert der aktivierte Ausgang 5 des Zeilendekodierers Zd jeweils eine ausgewählte Zeilenleitung X in jeder Matrixebene, so daß gleichzeitig die 8 jeweils an den Kreuzungspunkten angebrachten Speicherzellen, nämlich deren Steuer-FET und deren Speicher-FET angesteuert sind, vgl. auch Fig. 1. Je nachdem, welche Potentiale dabei an die 8 so ausgewählten Speicherzellen über die Zeilenleitung ZL, Spaltenleitung Y und Stromversorgung YZ gelegt werden, wird nun der Speicher-FET der betreffenden Speicherzelle über seinen jetzt leitenden, in Reihe geschalteten Steuer-FET und über die Spaltenschalter T3 gelesen, programmiert oder evtl. auch gelöscht, letzteres, falls es sich um einen ^a elektrisch löschbaren Speicher-FET handelt, vgl. zum Beispiel J. of Sol. Sl Circ. SC 7. Nr. 5. OkL 1972. 369-375.

Der Zeilendekodierer Zd enthält soviele UND-Glieder Zd 1 bis Zd 64, als die Anzahl der Zeilendekodierer- ausginge X beträgt — wegen der Übersichtlichkeit ist in Fig. 1 und 2 nur ein UND-Glied Zd ¹I gezeigt; die UND-Glieder Zd2 ... Zd64 weisen hier den gleichen

^ä5 Aufbau wie das UND-Glied Zd I auf. Die UND-Glieder bestehen daher aus der Reihenschaltung der Schaltstrecken 7*11 ... Γ16 sowie einem Arbeitswiderstancl Γ10 und der Stromversorgung über die Vielfache VSZ, nämlich 0 V/ V'S5und + 12 V/ VDD. Am UND-Gliedausgang Xbzw.ZLtritt + I Voder + IO Vauf.

Bei dem in Fig. 2 gezeigten Beispiel sind also insgesamt 64 solche UND-Glieder Zd 1 angebracht, wobei immer nur bei einem dieser 64 Glieder alle Schaltstrecken Γ11 ... Γ16 gleichzeitig leitend sind, wenn nämlich dessen Adresse den Adreßeingängen aO ... a 5 zugeleitet wird.

Im Unterschied zu Tannenbaumdekodierern wirkt hier also jede der Schaltstrecken Γ11 ... 7" 16 der UND-Glieder mangels jeglicher Vermaschung der UND-Glieder jeweils nur auf einen einzigen Ausgang X des Zeilendekodierers Zd, statt, wie bei einem Tannenbaumdekodierer, oft gleichzeitig auf mehrere Ausgänge Xdipips Zpilp.nripkndierers 7.d7\\ wirken.

AHen~64 UND-Gliedern des Zeilendekodierers Zd wird die kodierte Zeilenadresse aO ... a5 über die Vorverstärker EO bis E5 zugeleitet. Da die einzelnen Schaltstrecken der aus UND-Gliedern aufgebauten Dekodierer teilweise mit dem originalen Signalbit, jedoch teilweise mit dem invertierten Signalbit gesteuert werden müssen, sind bei dem in F i g. 2 gezeigten Ausführungsbeispiel den Vorverstärkern EO ... E5 Inverter nachgeschaltel. Dadurch können die betreffenden Schaltstrecken Ti 1 ... T16 der UND-Glieder nach Bedarf vom originalen Signalbit aO ... a5 oder vom interiierten Signalbit aü... a 5 gesteuert werden — bei dem in Fig. 2 gezeigten UND-Glied ist angenommen, daß jede einzelne Schaltstrecke vom invertierten Signalbit äU ... F5 gesteuert wird. Weil jedem UND-Glied eine andere Adresse zugeordnet ist, werden die Schaltstrecken der übrigen UND-Glieder dieses Zeilendekodierers höchstens zum Teil von solchen invertierten Signalbits gesteuert. Die Vorverstärker EO ... E5 verringern nicht nur die zur Adressierung notwendige, von außen zugeführte Adressensignalleistung. sondern können auch zum Schutz des LSI-Bausteins gegen parasitäre Spannungen an den Adreßsignaianscniussen au ... a 5 aes Bausteins dienen, wie fur sich z. B. durch die DE-OS 23 48 432 bekannt ist. vgl. auch gleichartige Vorverstärker, die an den in F i g. 3 gezeigten Anschlüssen CS und Oi ... O8 angebracht sind.

Die Serienschaltung der n-Kanal-MOS-FETs Γ11 ... Π6 eines UND-Gliedes liefert an den betreffenden UND-Glied-Ausgang Xi ... X64 ein erstes Binärzeichen von +1 V. falls alle in Reihe geschalteten n-Kanal-MOS-FETs dieses UND-Gliedes gleichzeitig leitend sind. Alle übrigen Serienschaltungen, d. h. alle übrigen UND-Glieder des Zeilendekodierers Zd, sind zur gleichen Zeit nichtleitend, weil zumindest einer der n-Kanal-MOS-FETs Γ11 ... 7"16 dieser UND-Glieder nichtleitend ist: ihr UND-Gliedausgang X liefert dann jeweils das zweite Binärzeichen von +10V. Alle diese nichtleitenden übrigen UND-Glieder verbrauchen dann nahezu keinen Strom in ihren Schaltstrecken TW ... T16. Nur das erste Binärzeichen von +1V, das gegenüber dem zweiten Binärzeichen von +10V negativ ist steuert die p-Kanäle von Steuer-FETs T2 in den leitenden Zustand. Die zweiten, vergleichsweise positiven Binärzeichen von +10 V aller übrigen UND-Güederausgänge steuern jedoch die übrigen Steuer-FETs T2 in den nichtleitenden Zustand:

An der Source aller Steuer-FETs T2 liegt nämlich die

Spannung VDC von +8V, die über das Vielfach YZ. vom Spannungsteiler 740/Γ4Ι geliefert wird. Am Substrat aller p-Kanal-FETs liegt die Spannung VDD von +12V, wie in der Speicherzelle Zl. Fig. 2 symbolisch angedeutet ist. An dem Drain des Steuer-FET T2 liegt bei leitendem Speicher-FET T\ über den Spaltenschalter Γ3 und den Lesewiderstand ein im Vergle'":h zur Source negatives Potential, vgl. VÖÖ=-5V in Fig.2 und 1. Bei nichtleitendem Speicher-FET TX floatet das Drainpotential des Steuer-FET T2. Daher ist das erste Binärzeichen von +1 V vergleichsweise negativ und steuert alle mit der betreffenden, ausgewählten Zeilenleitung XIZL verbundenen p-Kanäle der Enhancement-Steuer-FETs T2 in deren leitenden Zustand. Die gleichzeitig über die übrigen, nicht ausgewählten Zuleitungen X gelieferten zweiten, gegenüber dem ersten Binärzeichen und gegenüber dem Sourcepotential von +8V positiven Binärzeichen von +10V steuern alle mit diesen nichtausgewählten Zeilenleitungen verbundenen p-Kanäle von Steuer-FETs T2 in deren nichtleitenden Zustand. Es kann also nur durch einen solchen Steuer-FET T2 Strom fließen, der jeweils über die einzige ausgewählte Zeilenleitung ZL angesteuert ist, der nämlich ein gegenüber dem Sourcepotential von -^L8V negatives erstes Binärzeichen, hier von +1 V, geliefert erhält.

Wegen des Aufbaues des Zeilendekodierers Zd aus solchen n-Kanal-UN D-Gliedern verbraucht nur jenes UND-Glied der 64 UND-Glieder des Zeilendekodierers Zd über seine Schaltstrecken Γ11 bis Γ16 einen durch seinen hohen Arbeitswiderstand TiO bestimmten, ohmschen Strom, welcher das erste Binärzeichen von + I V an die ausgewählte Zeilenleitung XIZL liefert. Da das erste Binärzeichen nur zu den Steuergates der Steuer-FETs T2 geliefert wird, und da diese Steuergates von ihren p-Kanälen isoliert sind, verbrauchen diese Steuergates nur einen kapazitiven Steuerstrom. Alle übrigen 63 UND-Glieder mit FETs 7Ί0 ... Γ16, die wegen ihrer schmalen Kanäle nur kleine Drain- und Sourcebereiche mit entsprechend kleinen pn-Übergängen zum Substrat benötigen, verbrauchen über ihre FETa 7"JO — 7"iS nur cnicit cmsprcLMcnu kleinen uiw.

keinen ohmschen Verluststrom und auch entsprechend wenig kapazitiven Verluststrom. Sobald nämlich den Adreßeingängen aO ... a 5 eine neue abweichende Zeilenadresse zugeführt wird, wird das bisher in den leitenden Zustand gesteuerte UND-Glied in den nichtleitenden Zustand gesteuert.

Nur ein einziges der übrigen UND-Glieder wird in den leitenden Zustand gesteuert und damit nun dessen Schaltstrecken TlI bis 7Ί6 und Arbeitswiderstand Γ10 erwärmt, weil nur bei diesem einzigen UND-Glied sämtliche in Reihe geschalteten Schaltstrecken gleichzeitig leitend sind Die Verluste in dieser Randelektronik sind daher gering, wodurch auch die Erwärmung und wegen der Verminderung der kapazitiven Verlustströme auch die Störspannungen in der Gleichstromversorgung im Betrieb entsprechend gering sind

Der Zeilendekodierer Zd enthält mindestens dreimal soviel n-Kanal-IG-FETs für Schaltstrecken Ti 1 bis Γ16, als die Anzahl der Ausgänge Xi ... Λ"64 des Zeilendekodierers Zd beträgt Bei dem in Fig.2 gezeigten Ausführungsbeispiel enthält der Zeilendekodierer Zd sogar 6 χ soviel Schaltstrecken als die Anzahl der Zeüendekcdiererausgänge X beträgt Deswegen ist hier im Gegensatz z. B. zu Tannenbaumdekadierem keine Vermaschung der einzelnen UND-Glieder nötig, und jede einzelne Schaltstrecke dieses Ausführungsbeispiels beeinfluß' jeweils nur das an einen einzigen Zeilendckodiererausgang X gelieferte Binärzeichen. Daher können hier die einzelnen UND-Glieder — abgesehen von der Steuerung mit dem originalen oder dem invertierten Signalbit — unter sich sogar völlig identisch aufgebaut und daher platzsparend eng nebeneinander auf der Substratoberfläche nach einem einheitlichen Schema angebracht sein, ohne daß lange Leitungen zwischen den einzelnen Hauptstrecken der Schalter angebracht sein müssen und ohne daß breitkanalige IG-FETs als Schaltstrecken gewählt werden müssen. Zusätzlich ist nicht nur die Eigenkapazität von Drain und Source zum Substrat der hier schmalkantigen Schaltstrecken besonders gering; insbesondere wegen der evtl. angebrachten Vorverstärker EO ... £5 sind auch die an den Adreßeingängen a 0 ... aS wirksame Eigenkapazität und damit die' zur Adressierung nötigen kapazitiven Verlustströme ent sprechend klein. Entsprechend kann auch die Arbeitsge schwindigkeit des Zeilendekodierers erhöht werden. Die Arbeitsgeschwindigkeit des erfindungsgemäß aufgebauten Zeilendekodierers ist zusätzlich wegen der Verwendung von n-Kanal-FETs als Schaltstrecken 7"Il bis Γ16 statt p-Kanal-Schaltstrecken verbessert, weil freie Elektronen in den Kanälen beweglicher sind als freie Löcher. Außerdem ist wegen der geringen, auf den Gleichstromversorgungsleitungen erzeugten Störspannungen die Betriebssicherheit dieses Bausteins und die Betriebssicherheit von weiteren, an eine gemeinsame Gleichstromversorgung angeschlossenen, gegen Störungen der Gleichstromversorgung empfindlichen Schaltungen verbessert. Eine solche n-Kanal-Randelektronik ist zusätzlich kompatibel sowohl mit TTL-Schal- tungen, besonders, wenn die Vorverstärker £0 ... £8 eingefügt sind, als auch mit sonstigen n-Kanal-Schaltungen.

Bei dem in F i g. 2 und 3 gezeigten Ausführungsbeispiel handelt es sich also um einen eine Vermaschung vermeidenden Zeilendekodierer aus η ■ m IG-FETs, wobei η die Anzahl von Zeilendekodiererausgängen X und m die Anzahl der Adreßeingänge a 0 ... a 5 dieses

Zcnciiuckuüicrcts beil igt. Es ibt jcuucn αucμ i:iüg!n_ii,

weniger als η ■ m IG-FETs als Schaltstrecken im

*5 Zeilendekodierer anzubringen, wenn man eine gewisse Vermaschung der einzelnen UND-Glieder zuläßt. In diesem Falle muß jedoch die Kanalbreite solcher auf mehrere Dekodiererausgänge wirkenden Schaltstrekken und/oder die Leitungslängen zwischen solchen

so Schaltstrecken oft erhöht werden, wodurch zwar die Anzahl der Bauteile sinkt, aber manchmal der Aufwand an kapazitiven Verlustströmen und ohmschen Verlustleistungen sowie die Störspannungen auf den Gleichstromversorgungsleitungen etwas ansteigen — gele- gentlich ist jedoch dabei eine, wenn auch kleine Verbesserung hinsichtlich des Aufwandes an Substratoberfläche durch Verminderung des Platzbedarfes erreichbar. Gleichzeitig soll der Informationsinhalt von 8 Speicherzellen gelesen werden mit jeweils einer Speicherzelle pro Matrixebene. Beim Lesen sind alle Programmierschalter T5 nichtleitend vgl. auch F i g. 6 hinsichtlich der Funktionen des Spaltendekodierers und F i g. 4 hinsichtlich der der Speicherzelle. Je nachdem, ob in den beim Lesen ausgewählten Speicher-FETs Ti eine »0« oder eine »1« gespeichert ist, fließt durch die ausgewählten Speicherzellen über die leitenden, von Spaitendekodierern ausgewählten Spaltenschalter 7"3,

über die Leseleitung Li... L 8 und die Lesewiderstände R 1 ... R 8 ein Strom oder nicht. Dieser Strom erzeugt über die Leseverstärker Lv 1 ... LvS die gelesenen Ausgangssignale Oi ... O8, siehe Fig. 1 und 3. Die Spaltenleitung Y dient hier also gleichzeitig als s Leseleitung.

In Fig.3 sind die Ausgangsverstärker Lv2 ... LvS nur schematisch angedeutet. Ein Beispiel für den Aufbau eines einzelnen Leseverstärkers ist in Fig. 3 für Lv 1 angegeben. Dieser zwischen seinem Eingang und Ausgang nicht invertierende Leseverstärker enthält die Eingangsstufe T22/T2X, die Umkehrstufe Τ24/Γ23 und die Ausgangsgegentaktstufe Γ27/Γ26, dessen Mittelabgriff das nichtinvertierte Ausgangssignal an den Anschluß U1 abgibt. Auf die Steuergates der normalerweise nichtleitenden Blockierschalter T2S/T29, welche im leitenden Zustand die Verbindung zwischen einerseits der Eingangs- und Umkehrstufe und andererseits der Ausgangsgegentaktstufe unterbrechen, wirkt das Enablesignal C3i das hier zur Chip-Wahl dienen kann, vgl. auch Tig. 7. Solange im Lesezyklus Rz die Blockierschalter Γ28/Γ29 aufgrund des Enablesignals CS = z. B. 0 V nichtleitend sind, gibt die Ausgangsgegentaktstufe T27/T26 nach der Zugriffszeit Zz niederohmig entweder die binäre »I« oder die binäre »0« an den Anschluß 01 ab, je nachdem, ob die ausgewählte Speicherzelle der Matrix programmiert oder nicht programmiert ist. Beim Enablesignal CS = z. B. 2,4 V ist jeder der beiden FETs der Ausgangsgegentaktstufe Γ27/ »"26 nichtleitend; der Ausgang 01 hat dann einen sehr hochohmigen Innenwiderstand. Ein Ausgang O!,der 1 hochohmigen und 2 binäre niederohmige Zustände annehmen kann, wird allgemein als Tri-State-Ausgang bezeichnet, vgl. zum Beispiel Motorola, Mc MOS-Handbook, Okt. 1973, Seiten 6.2076.21. Entsprechend haben auch die anderen Leseverstärker Lν2... Lν8Tri-State-Ausgänge O2 ... O 8. Die Blockierschalter Γ28/Γ29 aller Leseverstärker^ LvX ... LvS werden durch das Enablesignal CS synchron gesteuert, wie in F i g. 3 angedeutet ist. Daher sind alle Ausgänge Ol ... OS entweder gleichzeitig hochohmig und geben keine Signale ab, oder gleichzeitig iiieüerunmig und geben das aus den S Speicherzellen gelesene Byte gleichzeitig ab.

Ohne Eingangsstufe Γ22/Γ21, also nur mit Umkehr- und Ausgangsgegentaktstufe wurde ein invertierender Verstärker gebildet.

Selbst, wenn die Ausgänge Oi ... OS hochohmig sind, finden bei Anlegen von Adressensignalen an die Anschlüsse a0 ... a8 Lesevorgänge in der Matrix statt so — die jeweils gelesenen Bytes werden aber wegen der Blockierung der Ausgangsgegentaktstufe T27/T2S nicht über die Ausgänge 01... OS abgegeben. Um die mit solchen Lesevorsängen und Adressierungen der Dekodiererteile verbundenen Energieverluste und Störspannungen auf den Gleichstromversorgungsleitungen, hier VDD/VCOVSS/VBB besonders während dieser Blockierung der Leseverstärker zu vermeiden, können auch (Stufen der) Vorverstärker Ei ... ES, aber auch (Stufen der) E und - E genannten Vorverstärker innerhalb der Steuereinheit Pr einen vom Enablesignal C5 mitgesteuerten, invertierenden oder nichtinvertierenden Verstärker, z. B. mit Tri-State-Ausgang, darstellen; diese Steuerung kann z. B. auch dadurch erfolgen, daß eines der Versorgungspotentiale VDD/VSS nicht mehr diesen Verstärkern zugeführt wird, indem ein von C5 gesteuerter Schalter die Potentialzuführung unterbricht In Fig.3 ist dies der Übersichtlichkeit wegen nicht gezeigt. Dadurch' wird verhindert, daß Lesevorgänge, Adressierungen und Dekodierungen sowie Steuerungen der später erläuterten Steuereinheit Pr statlfinden, solange gar kein Enablesesignal CS ■» 0 V vorliegt — dadurch entstehen aber in dieser Zeit keine Verluste und auch weniger Störspannunj,en au! den Gleichstromversorgungsleitungen VDD/VCC/VSS/ VBB.

Beim Lesen sind also nur 8 Spaltenschalter T3 der insgesamt 8x8 verschiedenen Spaltenschalter T3 leitend, weil hier der Spaltendekodierer Sd gleichartig wie der Spaltendekodierer aufgebaut ist, so daß die über die betreffenden Spaltenleitungen Y gelesenen 8 Signalbits den 8 verschiedenen Leseverstärkern Lvi ... LvS zugeführt werden. Alle Spaltenlcitungen Vl ... YS der ersten Matrixebene, vgl. YR in Fi g. 2, sind daher über jeweüs eigene Spaltenschalter 7"3, über eine eigene gemeinsame Leseleitung L i mit einem Lesewiderstand R i verbunden. Die über diesem Lesewiderstand R 1 erzeugte Lesespannung steuert den Leseverstärker Lvi. In entsprechender Weise sind die Spaltenleitungen Y der anderen Matrixebenen jeweils über eigene Spaltenschalter Γ3, über eigene Leseleitungen L2... L8und über eigene Lesewiderstände R2... RS mit den übrigen Leseverstärkern Lv2 ... LvS verbunden. Die Lesewiderstände Ri ... RS können gemäß F i g. 4 durch FETs, z. B. auch scheinbar langsame p-Kanal-FETs T50 gebildet werden, ohne die Arbeitsgeschwindigkeit des Bausteins zu stören.

Die zur Randelektronik gehörenden Leseverstärker Lv sind hier aus n-Kanal-MOS-FETs aufgebaut, so daß auch die Signalausgänge Oi ... OS kompatibel mit TLL-Schaltungen und mit n-Kanal-Schaltungen sind. Darüber hinaus sind solche n-Kanal-Leseverstärker schneller als p-Kanal-Leseverstärker.

Bei dem in Fig.2 und 3 gezeigten Beispiel eines LSI-Speicherbausteins sind also im wesentlichen nur die Speicherzellen selbst mit p-Kanal-MOS-FETs aufgebaut, wohingegen die Randelektronik im wesentlichen nur n-Kanal-MOS-FETs enthält. Es zeigte sich, daß die Verwendung von p-Kanal-Steuer-FETs in den Matrizen die Arbeitsgeschwindigkeit des erfindungsgemäßen

LSi-BaUblCTIli HlLMl WCaCIIMlI-M UCCIIItIäl_MUgi, neu UlC

Arbeitsgeschwindigkeit im wesentlichen vom Aufbau der Randelektronik, z. B. des Dekodierers, abhängt Es ist also ohne wesentliche Beeinträchtigung der Arbeitsgeschwindigkeit möglich, erfindungsgemäß eine n-Kanal-Randelektronik mit einer p-Kanal-Steuer-FET-Matrix auf einem LSI-Baustein zu vereinigen.

Bei dem in Fi g. 1, 2, 3 und 6 gezeigten Beispiel sind die Spaltenschalter Γ3 mit p-Kanälen ausstattbar, weil diese Schalter von einem aus n-Kanal-MOS-FETs aufgebauten Spaltendekodierer gesteuert werden, wobei die Arbeitsgeschwindigkeit der p-Kanal-MOS-FETs T3 im Vergleich zur Arbeitsgeschwindigkeit des Spaltendekodierers ausreichend ist Die p-Kanal-Spaltenschalter Γ3 verhalten sich nämlich im Vergleich zum n-Kanal-Spaltendekodierer Sd wie die p-Kanal-Steuer-FETs T2 im Vergleich zu dem n-Kanal-Zeilendekodierer Zd Der Spaltendekodierer Sd enthält dabei soviele, jeweils durch Reihenschaltungen von n-Kanal-MOS-FETs gebildete UND-Glieder, wie insgesamt Spaltenleitungen vorgesehen sind. Da der Spaltendekodierer auch sonst gleichartig wie der Zeilendekodierer aufgebaut ist, hat der Spaltendekodierer im Prinzip die gleichen Vorteile wie der Zeüendekcdicrcr.

Durch die Einfügung der Spaltenschalter 7"3 in die Spaltenleitungen sind die Spaltendekodiererausgänge

Si ...SH galvanisch von den Spaltenlei tungen getrennt, vgL auch F "t g. 6. Die in F i g. 2 gezeigten Arbeitswiderstände 710, 7Ί7 der UND-Glieder beider Dekodiererteile können mit einem n-Kanal ausgestattet sein, was besonders wenigSzhwierigkeiteRbei den Herstellungen mit sich bringt Diese Arbeitswiderstände ΓΙΟ, 7Ί7 können jedoch auch mit einem p-Kanal ausgestattet sein, wobei zweckmäßigerweise das Steuergate dieser Arbeitswiderstände jeweils mit einem Steuergate einer zum gleichen UND-Glied gehörenden, benachbarten n-Kanal-SchaJtstrecke TIl, TiS verbunden wird. UND-Glieder mit n-Kanal-Schaltstrecken und p-Kanal-Arbeitswiederständen können daher in CMOS-Technik nergestellte UND-Glieder bilden, welche, was für sich bekannt ist, einen besonders geringen Stromverbrauch aufweisen.

Auch senstige Teile der Randelektronik können zur Einsparung von Verlusten in CMOS-Technik aufgebaut werden, z. B. die Vorverstärker £"0 ... £8, Fig.Z So können z. B. die Widerstände dieser Verstärker einen M p-Kanal aufweisen, wobei man dann die Kurzschlüsse Bf durch die Kurzschlüsse Bg ersetzen sollte, ura die gleichen Gleichstromversorgungsspannungen VDD/ VSS verwenden zu können.

In jedem Falle ist eine Isolation zwischen jener Substratoberfläche, die die p-Kanal-MOS-FETs enthält und jener Substratoberfläche, die die n-Kanal-MOS-FETs enthält, anzubringen, um unerwünschte Kurzschlüsse zwischen den verschiedenen Kanälen über das Substrat zu vermeiden. So sind z. B. die Kanäle der ^M n-Kanal-MOS-FETs Tn der Randelektronik von den Kanälen der p-Kanal-MOS-FETs Tp der Matrix zu isolieren, z.B. indem man gemäß dem in Fig.8 gezeigten Schema alle n-Kanal-MOS-FETs Tn der Randelektronik innerhalb einer gemeinsamen Isolationswanne auf einem n-Halbleiterträger anbringt Die Isolationswanne und der Halbleiterträger können jeweils an eigene Vorspannungen Vflßund VDZ? gelegt werden, die untereinander verschieden sind, vgl. auch die Zuführung dieser Vorspannungen in Fig.3. Solche *° Vorspannungen können auch über ringförmig angebrachte Anschlüsse Dr angelegt werden. Die Anschlüsse können auch durch leitende pn-Übergänge gebildet werden, vgl. Dr in F i g. 8.

Die Anbringung von FETs mit verschiedenen Kanaltypen auf dem gleichen Halbleiterkörper erfordert also keinen sehr hohen zusätzlichen Flächenaufwand auf der Substratoberfläche, weil eine Vielzahl von FETs des gleichen Kanaltyps gemeinsam in der gleichen Isolationswanne angebracht werden können. Dement- ^Μ sprechend kann der gesamte in Fig.2 und 3 strichpunktiert umrahmte Bereich, der die p-Kanal-MOS-FETs enthält, für sich in einer gemeinsamen Isolationswanne angebracht sein. Da bei dem in F i g. 2 und 3 gezeigten Beispiel alle übrigen MOS-FETs jeweils nur η-Kanäle enthalten, brauchen für diese übrigen n-Kanal-MOS-FETs im Regelfall keine besonderen, zusätzlichen Isolationswannen angebracht sein.

Im folgenden soll die Wirkung der Steuereinheit Pr beschrieben werden, die den Lesebefehl R und den ^M Programmierbefehl W verarbeitet.

Der Steuereinheit Pr werden ständig Gleichstromversorgungen zugeleitet, z. B. VSS — 0 V dem FET T34 und VDD = 12 V den Widerständen T31/T33, vgl. Electronics, 4. Okt. 1965, S. 84 bis 95. besonders S. 85. linke Spalte.

Beim Lesen, vgl. den Lesezyklus Rz in F i g. 7, liegt am Steueranschluß RW/.. B. 2,4 V an, beim Programmieren, vgl. den Programmierzyklus Prz, hingegen z.B. OV. Beim Lesen liegt am ProgrammieranschluB VP 12V= VDD, Wegen des dem Steueranschluß R/W nachgeschalteten, invertierenden Vorverstärkers E sperrt Γ34 beim Lesen, aber leitet 7*34 beim Programmieren. Beim Lesen wird also über den Widerstand T46 ca. 10 V - nämlich VDO= 12 V minus der Schwellenspannung des 7*46 von ca. 2 V — am Verbindungspunkt zwischen T44/T34 angelegt wodurch T45 leitet Ob die Blockierschalter Γ28/Τ29 leitend sind oder nicht hängt dann nur vom Enablesignal CS ab_;_GIeichzeitig liegt unabhängig vom Enablesignal CS, also unabhängig vom Zustand des FET Γ44, ebenfalls ca. 10 V am Vielfach T wegen T33, da über die 8 mit dem Vielfach Γ verbundenen FETs 7*32 ebenfalls nur ca. IO V von den 8 Spannungsteilern 7*31/7*6/7*8 geliefert werden kann. An den Steuergates der 8 Programmierschalter T5, von denen jeder jeweils 1 der 8 Leseleitungen H ...LS und damit jeweils 1 der 8 Matrixebenen zugeordnet ist, liegt also jeweils ca. 10 V beim Lesen, weswegen beim Lesen alle Programmschalter T5 unabhängig vom Enablesignal ZS nichtleitend sind; dies wurde oben bei der Beschreibung der Lesevorgänge in der Matrix auch ausdrücklich vorausgesetzt

Beim Programmieren, vgl. Prz in Fig.7, liegt am Steueranschluß R/Wz. B. 0 V, weswegen nun 7*34 leitet die Verbindung zwischen 7*34/7*46 also ca. 1 V aufweist und der FET 7*45 nichtleitend ist Unabhängig vom Enablesignal CS sind also alle Tri-State-Ausgänge der 8 Leseverstärker Lv i... LvS blockiert, also hochohmig.

Erst nach dem Enablesignal CS, nach der Dekodierung der Adresse a 0... a 8 und erst nach dem Anlegen des zu speichernden Byte Oi ... O8, vgL Fig.7, wird beim Programmieren Prz dem Programmieranschluß VP - 36 V zugeleitet, vgl. auch F i g. 3, wodurch an den 8 Spannungsteilern 7*8/7*6/7*31_jnsgesamt 50 V liegen. Man muß nun abhängig von CS zwei Fälle unterschei den:

Falls CSpositiv ist also z. B. 2,4 V beträgt ist der FET Γ44 nichtleitend. Am Vielfach T und daher an den Steuergates der 8 über die T32 und über die 8 Steuerleitungen Di... DS verbundenen Programmierschalter 7*5 können daher wegen der Dimensionierung der Kanäle der TS, 7*6, 7"31, Γ33 nur Spannungen weit über I V auftreten; vor allem soll 7*8 einen besonders schmalen und langen Kanal aufweisen. Die 8 Programmierschalter TS leiten daher nur relativ wenig Ström durch die 8 vom Dekodierer ausgewählten Speicherzellen der Matrix, so daß dort keine Programmierung stattfindet; vgl. auch F i g. 7, in der CS - 2,4 V dem Zustand des »nichtausgewählten Bausteins« naB ent spricht.

Falls hingegen das Enablesignal GS => 0 V beträgt also programmiert werden soll, leitet der FET 7*44, wodurch über TMITAA niederohmig ca. +IV am Vielfach T liegt. Die 8 FETs 7*32 werden von dem Bitmuster jenes Byte gesteuert, das den 8 Anschlüssen Oi ... OS zugeleitet wird. Nur ein positives Bit an einem Anschluß OX ... 08, verstärkt durch defl im Steuerteil Pr angebrachten, zugeordneten, hier nichlinvertierenden Vorverstärker - E. steuert den zugeordneten FET Γ32 in seinen leitenden Zustand. Ein vergleichsweise negatives Bit würde den FET T32 hingegen nur in seinen nichtleitenden Zustand steuern, wodurch später der zugeordnete Programmierschaltcr T5 zu wenig Strom für eine Programmierung der zugeordneten Speicherzelle liefern würde. Also liefern

hier nur die positiven Bits an den Anschlüssen 01 ... O S niederohmig ca, t V über den jeweils zugeordneten, leitenden Γ32 und über Di ... D8 an das Steuergate des jeweils zugeordneten Programmierschalters T5, der später seinerseits relativ niederohmig ausreichend Strom über die zugeordnete Leseleitung L der zugeordneten Matrix zur Programmierung der darin vom Dekodierer ausgewählten Speicherzelle liefern soll. In den 8 vom Dekodierer ausgewählten Speicherzellen wird also gleichzeitig ein Bitmuster eingeschrieben, das dem Bitmuster des den Anschlüssen 0i... O 8 von außen dem Baustein zugeleiteten Byte entspricht

Das Programmieren Prz, vgl. Fig.7, wird also in folgender Weise erreicht:

Zunächst wählt der Zeilendekodierer und Spaltendekodierer mittels der Adressen aO ... a8 die 8 Speicherzellen aus; in denen das Byte gespeichert werden solL Gleichzeitig werden dem Enableanschluß CS (OV) und Steueranschluß R/W (OV) die zum Programmieren vorgesehenen Spannungen zugeleitet; dabei wird nur dem ausgewählten Baustein aus einer evtl. Vielzahl der insgesamt vorhandenen Bausteine dieses Enablesignal CS = 0 V zugeleitet An die Anschlüsse Ol ... O8 muß ebenfalls etwa in diesem Zeitpunkt Didas zu speichernde Byte angelegt werden.

Die Spannung am Programmieranschluß VP beträgt vorläufig noch +12V, vgl. Fig.7. Daher leitet jeder FET Γ32, der von einem positiven Signal am zugeordneten Anschluß der Anschlüsse Oi ... OS gesteuert wird, ca. +1 V über den nun leitenden Γ6 an das Steuergate vom zugeordneten TS, wobei TS als vorläufig noch relativ niederohmiger Widerstand wirkt. FETs T32, die vom negativen Signal am zugeordneten Anschluß der Anschlüsse Oi... OS gesteuert werden, sind nichtleitend und liefern Spannungen weit oberhalb von +1 V über den auch hier leitenden 7"6 an das Steuergate des jeweils zugeordneten T5, wobei auch hier TS als Widerstand wirkt. Es liegt also nur an den Steuergates jener TS eine vergleichsweise negative Spannung von +1 V, die ausreichend Strom zur Programmierung der zugeordneten Matrixebene. bi:w. deren ausgewählten Speicherzelle, liefern sollen.

Der Zeilendekodierer steuert nun — wie beim Lesen — nach einer der Zugriffszeit Zz, Fig.7, entsprechenden Zeit den Steuer-FET Tl der ausgewählten Speicherzelle in seinen leitenden Zustand. Der Spaltendekodierer steuert etwa gleichzeitig alle jene Spaltenschalter Γ3 der verschiedenen Matrixebenen in den leitenden Zustand, die den ausgewählten, bisher noch unprogrammierten Speicherzellen zugeordnet sind, — die übrigen Spaltenschalter 73 sind dann nichtleitend.

Erst jetzt — nach der Auswahl der Speicherzellen und spät-.lach der Zuleitung des Enablesignals CSund des zu speichernden Byte, also nach entsprechender Aufladung der Steuergates der 7*5 — wird die Programmierspannung von z. B. —36 V an den Anschluß VP gelegt, vgl. F i g. 7. Dadurch werden alle Widerstände TI und Ti wegen ihres besonders hohen Kanallänge/Kanalbreite' Verhältnisses besonders hochohmig und die auf den Steuergates der Ti und TS kapazitiv gebundenen Ladungen fließen langsam ab. teilweise über diese Widerslände, teilweise über die gesperrten pn-Übergiingc von deren Sourcebcreichen zum Substrat hin. Gleichzeitig sind nun clic Kanäle der FETs T% und TA nichtleitend, da sie nun negativ gegen ihre Steuergatespannung VSS = 0 V sind. Die Ladungen auf den Sieuergales der T5 können also nur sehr langsam abfließen.

Während dieses Abfließens sind jene T5 relativ niederohmig leitend, deren Steuergate ursprünglich auf + \ V aufgeladen war — über diese T5 fließt also nun ausreichend Strom zum Programmieren ihrer zugeordneten Speicherzellen. Jene TS, deren Steuergate ursprünglich weit über +IV positiv aufgeladen waren, bleiben nichtleitend oder sind nun zumindest so schlecht leitend, daß der durch sie fließende Strom nicht mehr zum Programmieren der ihnen zugeordneten Speicher zellen ausreicht

Sobald an den Programmieranschluß VP wieder +12 V gelegt werden, vgl. Fi g. 7, werden 7"7 und TS gesperrt Man kann nun durch Wechseln des Signals am Steuereingang R/W wieder Leseprozesse Rz einleiten, vgl. F i g. 7. Man kann jedoch erneut Programmierprozesse Prz, z. B. in anderen Speicherzellen, ei-ifeiten. In beiden Fällen müssen die FETs 7"4 und Γ6 nun möglichst rasch wieder leitend werden, weswegen es günstig ist, nun möglichst rasch die restlichen Ladungen von den Steuergates der FETs TS und T3 abzuleiten. Diese Ableitung kann z. B. dadurch beschleunigt werden, daß parallel zu allen Widerständen 7*7 jeweils ein FET T42 - in Fig.2 ist der Übersichtlichkeit wegen nur ein FET Γ42 eingetragen — und parallel zu allen Widerständen TS jeweils ein FET T43 — in F i g. 2 ist nur ein solcher FET eingetragen — geschaltet wird. Die T42 können z. B. vom Zeilendekodierer und die Γ43 von den Γ32 der Steuereinheit Pr gesteuert werden. Dadurch kann wahlweise der nächste Lesezyklus Rz oder der nächste Programmierzyklus Prz rasch eingeleitet werden. Durch die Verwendung von n-Kanal-FETs statt p-Kanal-FETs auch für die Steuereinheit können diese Zyklen besonders rasch ablaufen.

Die FETs T4 und T6 zwischen den Speichergates der den Programmierungs-Strom liefernden T3 und TS sind also durch ihre Steuergatespannung so gesteuert, daß sie zunächst dem Spaltendekodierer und der Steuereinheit gestatten, niederohmig und daher rasch und zuverlässig die Steuergates der FETs Γ3 und TS auf vorläufige Spannungen aufzuladen, und zwar unter Verwendung von den gleichen Gleichstromversorgungsspannungen VDD/VSS/VBB, vgl. auch F i g. 8, wie sie für den Lesezyklus benötigt werden. Die dem Progrartimieranschluß VP schließlich zugeführte Programmierspannung VP= -36 V macht dann automatisch alle FETs T4 und T6 nichtleitend, so daß die Spannungen an den Steuergates der FETs Γ3 und TS rasch ins Negative verändert werden, ehne daß dadurch an den Sleuergates von allen FETs T3 oder von allen FETs TS sofort gleich große Spannungen auftreten würden und damit alle FETs Γ3 unter sich und alle FETs TS unter sich gleich stark leitend würden. Statt dessen werden nur jene FETs 7"3 und TS leitend, deren Steuergates vorher entsprechend vom Spaltendekodierer oder von der Steuereinheit aufgeladen wurden.

Fig.5 erläutert die Wirkung des Widerstandes 7"50 als Lesewiderstand, vgl.die Lesewiderstände Ri... R8 in Fig.3 und TSO in Fig.4. Auf der Abzisse ist die

M> Spannung UL der Leseleitung R, also die um - VBB = 5 V verminderte Spannungs längs des Kanals des Γ50. und in der Ordinate der Strom durch diesen Kanal bzw. durch die Lcseleiuing R eingetragen. Bei nichileitendem Speicher-ΠΙΤ 7"I fließt wahrend des

^ Lesens nahezu kein Strom durch Γ50, vgl. den Punkt B in Fig. 5. Bei leitendem Speicher-FET fließt während des Lesens hingegen ein relativ hoher Strom durch Γ50, vgl. den Punkt A — /wischen Λ und B liegt die normale

Kennlinie dieses 750, die in A und övon den durch 7*1, 72, 73 gegebenen Widerstandsgeraden -+-8/S und +8M in A und B geschnitten wird, vgl. F i g. 4.

Während der Programmierspannung VP = -36 V liegt eine sehr hohe Spannung über dem dann nahezu nichtleitenden Kanal des 750, vgl. den 750-Strom entsprechend der Kennlinie fl/C— die Linie DI—36 ist die Kennlinie des Programmierschalters 75, durch den ein ansteigender Strom D während der Programmierung des Speicher-FET 71 fließt, wie in Fig.5 angedeutet ist Der Strom D durch 75 steigt dabei mit wachsend positiv werdender Spannung UL der Leseleitung L an, entsprechend einer wachsenden Aufladung des Speichergate vom Speicher-FET 71. Der Strom durch 750 beträgt dabei E/F. D/B ist die

Kennlinie der Serienschaltung der beim Programmieren leitenden 72, 73 und des anfänglich schlecht leitenden 71, Mit wachsender Aufladung des Speichergate von 71 verschiebt sich D sowie die Kennlinie D/B, wie in Fig.5 angedeutet ist Sobald VP wieder +12 V wird, werden 75 und 73 wieder nichtleitend. Dann entlädt sich die Eigenkapazität der Leseleitung L teilweise Ober 750, teilweise Ober gesperrte pn-Obergänge zum Substrat hin.

ίο Diese Entladung der Leseleitung L kann auch — analog zu 742/743 — durch FETs beschleunigt werden, die parallel zu 750 liegen und die z. B. von der Rückflanke der -36 V-VP-Spannung ähnlich wie der 742 oder 743 in den leitenden Zustand gesteuert worden.

Hierzu 5 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. LSI-Baustein mit p-Kanal-lG-FET-Matrix und IG-FET-Randelektronik, nämlich enthaltend eine Matrix mit gesteuerten, jeweils einen p-Kanal und s ein steuerbares Steuergate aufweisenden, an den Steuergates mit Zeilensteuerleitungen verbundenen Steuer-FETs, ferner eine zur Steuerung dieser Steuer-FETs dienende IG-FET-Randelektronik, die, im Betrieb zur Steuerung eines ausgewählten Steuer-FET in dessen leitenden Zustand, ein erstes Binärzeichen an jene Zeilenleitung der Matrix, mit der das Steuergate dieses ausgewählten Steuer-FET verbunden ist, liefert und gleichzeitig zweite, gegenüber dem ersten Binärzeichen positive Binär- 'S zeichen an die nicht ausgewählten Zeilenleitungen der Matrix liefert, wobei der in der Randelektronik enthaltene, mindestens acht Ausgänge aufweisende l-aus-n-Zeilendekodierer als Schaltstrecken mindestens 3/7. also mindestens dreimal soviel IG-FETs, enthält, ate n, nämlich die Anzahl der Zeilendekodiererausgänge, beträgt, und wobei die IG-FETs dieses Zeilendekodierers η UND'Glieder bilden, die jeweils aus einer Serienschaltung von Hauptstrekken von IG-FETs gebildet sind und deren Ausgang jeweils mit einer der η Zeilensteuerleitungen verbunden ist, insbesondere für einen Speicher eines elektronisch gesteuerten Fernsprechvermittlungssystems, dadurch gekennzeichnet, daß die IG-FETs des Zeilendekodierers (Zd) n-Kanal-IG-FETs sind.

2. LSI-Baustein nach Anspruch 1, dadurch gekennzeichnet, daß ein gleichartig wie der Zeilendekodierer aufgebauter Spaltendekodierer (Sd) angebracht ist, der nämlich j- -weils aus so vielen UND-Gliedern besteht, als er Ausgänge enthält, und daß diese UND-Glieder jeweils durch Reihenschaltungen der Hauptstrecken von n-Kanal-MOS-FETs (T18, T19, Γ20) gebildet werden.

3. LSI-Baustein nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Arbeitswiderstände der UND-Glieder einen p-Kanal aufweisen (G-MOS-Technik).

4. LSI-Baustein nach einem der Ansprüche 1 oder

2, dadurch gekennzeichnet, daß die Arbeitswiderstände der UND-Glieder jeweils einen n-Kanal aufweisen.

5. LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Vielzahl der mit η-Kanälen ausgestatteten MOS- so FETs (Tn) der UND-Glieder in einem an eine erste Vorspannung (YBB) gelegten, von der übrigen Substratoberfläche isolierten Halbleiter-Bereich angebracht sind und daß ein Halbleiter-Bereich, in dem MOS-FETs (Tp) mit p-Kanälen angebracht sind, an eine von der ersten. Vorspannung verschiedene zweite Vorspannung (VDD)ge\egi ist (F i g, 8),

6. LSI'Baustein, bei dem die Matrix eine Speichefmalnx ist, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß er einen so dem -Signalausgang (Oi) vorgeschalteten, aus n-Kanal-IG-FETs gebildeten Leseverstärker (Lv I) enthält, über den aus der Matrix gelesene Bitsignale geleitet werden.

7. LSI-Baustein, bei dem die Matrix eine Speichermatrix ist, nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Steuereinheit (Pr) n-Kanal-FETs enthält.

8, LSI-Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß alle MOS-FETs seiner auf ihm enthaltenen Randelektronik (LV \,,, LVi, Pr)jeweils mit η-Kanälen ausgestattet sind.