DE2552644A1 - Integrierte halbleiterschaltung und verfahren zu ihrer herstellung - Google Patents

Integrierte halbleiterschaltung und verfahren zu ihrer herstellung

Info

Publication number
DE2552644A1
DE2552644A1 DE19752552644 DE2552644A DE2552644A1 DE 2552644 A1 DE2552644 A1 DE 2552644A1 DE 19752552644 DE19752552644 DE 19752552644 DE 2552644 A DE2552644 A DE 2552644A DE 2552644 A1 DE2552644 A1 DE 2552644A1
Authority
DE
Germany
Prior art keywords
mos
memory
gate
transistors
fets
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19752552644
Other languages
English (en)
Other versions
DE2552644C2 (de
Inventor
Hiroto Kawagoe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2552644A1 publication Critical patent/DE2552644A1/de
Application granted granted Critical
Publication of DE2552644C2 publication Critical patent/DE2552644C2/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

PATENTANWÄLTE
SCHIFF v. FÜNER STREHL SCHÜBEL-HOPF
MÜNCHEN 9O. MARIAHILFPLATZ 2 & 3 POSTADRESSE: D-8 MÜNCHEN 9S, POSTFACH 95O16O
EBBINGHAUS
HITACHI LIMITED
DIPL. CHEM. DR. OTMAR DITTMANN (t137ß) KARL LUDWIG SCHIFF DIPL. CHEM. DR. ALEXANDER V. FÜNER DIPL. INe. PETER STREHL DIPL. CHEM. DR. URSULA SCHÜBEL-HOPF DIPL. ING. DIETER EBBINGHAUS TELEFON (OSS) 48 2OS4 TELEX 5-33 565 AURO D TELEGRAMME AUROMARCPAT MÜNCHEN
DA-11906 DE/bi
24. November
1975
Priorität: 4. September 1975, Japan, Nr. 107 350
stellung
Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung mit Feldeffekttransistoren (im folgenden als "integrierte MOS-Schaltungen" bezeichnet), sowie auf ein Verfahren zu deren Herstellung.
Bei MOS-Schaltungen wird im allgemeinen Aluminium oder Silicium als Material der Gate-Elektrode verwendet. Andererseits sind integrierte Schaltungen bekannt, bei denen als Inverterstufe, die eine innere Schaltung derselben bildet, ein Belastungs-MOS-Feldexfekttransistor (FET) vom Anreicherungstyp als Belastung eines treibenden MOS-FET verwendet wird, der im Anreicherungsbetrieb arbeitet (im folgenden als integrierte E/S-Schaltung bezeichnet), sowie ferner integrierte Schaltungen, bei denen ein Belastungs-MCS-FET (im folgenden als integrierte E/D-Schaltung bezeichnet) verwendet wird, der im Verarmungsbotricb arbeitet.
709811/OG2S
Immer häufiger werden integrierte KOS-Schaltungen mit SiIicium-Gate mit Verarmungsbelastung verwendet. Diese sind für viele Anwendungsfälle besser geeignet und haben eine höhere Integrationsdichte als integrierte KOS-Schaltungen mit Aluminium-Gate . Bei Versuchen wurde festgestellt, daß die von einem MOS-Transistor mit Si-Gate mit selbstausgerichteter Gateanordnung eingenommene Fläche etwa 20 bis 30 % geringer ist als die von einem MOS-Transistor mit Al-Gate eingenommene.
Bei Untersuchungen von integrierten MCS-Schaltungen verschiedener Hersteller wurde jedoch festgestellt, daß bei Speichern, aus denen nur ausgelesen wird (im folgenden als RO-Speicher bezeichnet), und die einen beträchtlichen Teil einer integrierten MOS-Schaltung einnehmen, die Größe des einzelnen Bits bei herkömmlichen RO-Speichern mit Si-Gate nicht immer merklich kleiner ist als bei solchen mit Al-Gate, wie aus der folgenden Tabelle hervorgeht.
Vergleiche von Bit-Größen bei RO-Speichern
ir-HerstPller RO-Speicher RO-Speicher . , . lL-Mersteiier mit Si-Gate mit Al-Gate Art des
—————
A - yum 336 yum dynamisch
B 616 650 statisch
C 525 - "
D 412 «
E 441 432 "
Der Erfindung liegt die Aufgabe zugrunde, einen RO-Speicher zu schaffen, der eine wesentlich kleinere Fläche beansprucht als bekannte RO-Speicher mit Al- oder Si-Gate, sowie ein Verfahren zur Herstellung eines solchen RO-Speichers. Weiter soll eine integrierte Schaltung geschaffen werden, bei deren Anwendung die von einem RO-Speicher beanspruchte Fläehe je Funktionseinheit beganntsr integrierter IIOS-E/D-Sohaitungen mit Si-Gate beträchtlich vermindert wird, sowie ein Verfahren zur Herstellung einer solchen integrierten Schal-
tung· 709811/0626
Die erfindungsgemäße, Feldeffekttransistoren mit isoliertem Gate aufweisende integrierte Halbleiterschaltung zeichnet sich dadurch aus, daß Feldeffekttransisotren mit isolientem Gate, die Gate-Isolationsfilme im wesentlichen gleicher Stärke aufweisen, auf einer Hauptfläche eines Halbleitersubstrats in Form einer Matrix angeordnet sind, daß die Eingangsspalten der Transistoren aus polykristallinen Siliciumschichten gebildet sind, und daß einige der Transistoren vom Anreicherungstyp und die anderen vom Verarmungstyp sind.
Der Stand der Technik und die Erfindung werden anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 das Prinzipschaltbild eines bekannten MOS-RO-Speichers;
Fig. 2a ·
und 2b in vergrößertem Maßstab eine Draufsicht bzw. einen Querschnitt eines Teils eines bekannten MOS-RO-Speichers;
Fig. 3 das Prinzipschaltbild eines erfindungsgemäßen MOS-RO-Speichers;
Fig. 4a,
4b u.4c in vergrößertem Maßstab die Draufsicht und Teilschnitte eines Teils eines erfindungsgemäßen M03-R0-Speichers;
Fig. 5 das Schaltbild einer Schaltung mit dem erfindungsgeniäßen MOS-RO-Speiclier;
Fig. 6a
bis 6f
und 7a
bis 7d in vergrößertem Maßstab Schnittbilder bzw. Draufsichten eines Teils des erfindungsgemäßen MOS-RO-Speichers zur Erläuterung eines Verfahrens zur Herstellung des MOS-RO-Speichers;
Fig. 8a
und 8b zum Vergleich die Draufsicht auf eine erfindungsge-
bzw. auf eine bekannte, in starkem Maße integrierte MOS-Schaltung;
709811/0626
BAD ORIGINAL COPY
Fig. 9b das Schaltbild einer Schaltung mit dein erfindungsgemäßen KOS-RO-Speicher; und
Fig. 9a ein Diagramm mit den Meßwerten der Arbeitsgeschwindigkeiten der Schaltung der Fig. 9b.
Fig. 1 zeigt das Prinzipschaltbild eines bekannten RO-Speichers mit Oi-Gfite. Fig. 2a zeigt die Draufsicht auf einen Teil des bekannten RQ-Spoichers mit Si-Gate in vergrößertem Maßstab und Fig. 2b den Schnitt Z-X1 der Fig. 2a.
Gemäß Fig.. 1 besteht der M03-R0-Speicher aus parallel zueinander geschalteten MOS-FETs. Die Zvistände der -jeweiligen Speicherzellen werden durch die Stärke der Gate-Oxidfilme diskriminiert. Ein Signal mit niedrigem Pegel in der Nähe einer Speisespannung wird einer gewählten Adressenleitung zugeführt, während ein Signal mit hohem Pegel in der'Nähe von O Volt einer nicht gewählten Adressenleitung zugeführt wird. Ist beispielsweise die Leitung IN2 gewählt, so hat der zugehörige MOS-FET einen starken Oxidfilm und ist üblicherweise ausgeschaltet, so daß die Ausgangsspannung niedrig ist. Gemäß Fig. 2a und 2b ist der bekannte RO--Speicher aus p+-leitenden Diffusionsschichten 2, 3 und 4, polykristallinen Siliciumschichten 7 und 8, Siliciunidioxidfilmen 5 und 6, Piiosphorsilicatglas 9, einem Durchgangs loch 11 und einer Aluminiumschicht 10 aufgebaut. Die polykristalline Siliciumschicht dient als Adressen-E-ingangsleitung, während die Aluminiumschicht als Ausgengsleitung verwendet wird. Die Durchgangslöcher zwischen der Al-Schicht und den p+-leitenden Diffusionsschichten sind notwendig zum gemeinsamen Anschluß der Drain-Elektroden der in einer Reihe angeordneten MOS-FETs. Wie die Fig. 1 und 2 zeigen, werden die Zustände der Speieherstellen an den Schnittpunkten zwischen den Eingangs- und den Ausgangsleitun^en durch die Stärke der Gate-Oxidfilme bestimmt. Wenn der die Ein-Aus-Opere.tion durch die der SinccanfGlcitunr x.wf^führtov) SIp.-
nalspcnnuri£'_'tt ausfuhr-j.jüc 1-iCo-i·^:,. a.ü <-.!.._;. i.e..· ^: -.-.ι
Schnittstelle notwendig ist, so wird der Gate-Oxidfilm unterhalb der polykristallinen Si-Schicht an der Stelle dünn
7098 11/0626
BAD ORIGINAL COPY
ausgeführt, während, wenn der diese Operation durch£U3irende MOS-FET an dieser Stelle nicht notwendig ist, der Oxidfilm unterhalb der polykristallinen Si-Schicht an dieser Stelle stark ausgeführt wird. Auf diese Weise wird ein ein bestiiamtes Bit-Muster aufweisender RO-Speicher hergestellt. Die Minimalgröße je Einheitsbit des derart aufgebauten RO-Speichers
mit Si-Gate beträgt etwa 410 Aim . Sie ist im wesentlichen gleich der des RO-Speichers iait Al-Gate.
Wie oben beschrieben, hat der herköjiimliche RO-Speicher folgenden Aufbau:
1. Die Zustände der einzelnen Speicherzellen v/erden durch die Stärke der Gate-Oxidfilme unterschieden.
2. Da der selbstausgerichtete Gate-Aufbau angewendet wird,
• kann die polycristalline Si-Schicht die p+-leitende Diffusionsschicht nicht kreuzen. Daher wird die Al-Anscklußschicht und das Durchgangsloch zwischen der p+-leitenden Diffusionsschiclrt und der Al-Schicht benötigt.
Demzufolge kann trotz Anwendung dos selbstausgerichteten Aufbaus die je Bit benötigte Fläche beim bekannten RO-Speicher mit Si-Gate nicht verkleinert werden.
Anhand der Fig. 3» 4a, 4b, 4c und Fig. 5 wird der erfindungsgemäße MOS-RO-Speicher mit Si-Gate näher erläutert.
Fig. 3 zeigt das Prinsipschaltbild des erfindungsgemäßen RO-Speichers. Er besteht aus mehreren MOS-FETs vom Anreicherungsund vom Verarmungstyp, die als Treiberelemente miteinander in Reihe geschaltet sind. Der Verarmungs-MOS-FET wirkt auch als ■Widerstandselement. Die Ausleslang wird stabil derart ausgeführt, daß ein Signal mit hohem Pegel in der Nähe von 0 Volt der gewählten Adressenleitung zugeführt wird. Gleichzeitig wird ein Signal mit niedrige«! Pegel der nicht gewählten Adressenleitung zugeführt.
Wird beispielsweise die Adressenleitung IKp gewühlt, so wird der an diese Leitung angeschlossene MOS-FET eingeschaltet,
709811/0628
wenn es sich uia einen Verarmungs-MOS-FET handelt. Ea die mit den anderen Adressenleitungen IN., IN* ... IN verbundenen MOS-FETs vom Anreicherungstyp sind, werden sie eingeschaltet, wenn ihren Gates eine niedrige Signalspannung zugeführt wird. Da der an die Adressenleitung IN _.. angeschlossene MOS-FET vom Verarisungstyp ist, ist er auch eingeschaltet, wenn seinem Gate ein niedriger Signalpegel zugeführt wird. In diesem Fall sind daher sämtliche Treiberelemente eingeschaltet, so daß an der Ausgangsklermne OUT ein hoher Signalpegel von etwa 0 Volt abgegeben wird.
Ist andererseits die Adressenleitung IN* gewählt, so wird der an diese Leitung angeschlossene MOS-FET durch ein Eingangssignal mit hohem Pegel ausgeschaltet, wenn es sich um einen Transistor vom Anreicherungstyp handelt. Daher- erscheint an der Ausgangsklemnie OUT ein Ausgangs signal alt niedrigem Pegel.
Wie sich aus der vorstehenden Erläuterung ergibt, hält bei dem erfindungsgemäßen RO-Speicher die vorzuladende Ausgangs-Datenleitung den niedrigen Pegel oder sie wird a\if einen hohen Pegel gebracht, je nachdem,ob ein Anreicherungs- oder ein Verärmungs-MOS-FET angewählt wird.
Fig. 5 zeigt eine auf der Basis der Grundschaltung der Fig. 3 aufgebaute integrierte MOS-RO-Speicherschaltung mit einer ersten KOS-Adresscndecodierms.trix und einer zweiten KOS-Matrix, der als Eingangssignal das Ausgangssignal dar ersten MOS-Matrix zugeführt wird. Ein Flip-Flop 21 besteht aus mehreren in Kaskade geschalteten Stufen (z.B. k/2 Stufen). Die Ausgangssignale der einzelnen Stufen werden direkt oder über Umkehrstufen 22 der ersten MOS-Matrix 23 zugeführt, deren Ausgänge an die zweite MOS-Matrix 24 angeschlossen sind. Die zweite MOS-Matrix ist mit Ausgängen OUT„ bis OUTn versehen. Die Matrizen 23 und 24 haben an allen Schnittstellen -ve^ Einr-'-:-:;-i- und. :\ur:r.^n^r.l-\. :·.·': my η ~nri eine-:: Verarmungs- oder Anreichsrungs-MOS-FET. Die FETs sind an jeder Spalte zwischen eine Speisespannung VßD und eine
7098 11/0626
BAD ORIGINAL COPY
Bezugsspannung (Masse) geschaltet. An die Matrizen sind als Belastungen der treibenden MOS-FETs Anreicherungs-MOS-FETs 27, 28 angeschlossen, deren Gates Taktsignale zugeführt werden. In Fig. 5 sind die mit einem Kreis gekennzeichneten Transistoren, z.B. der Transistor 25, Verarmungs-FETs, während es sich "bei den anderen um treibende Anreicherungs-KOS-FETs handelt. Die Umkehrstufen 22 bestehen je aus einem Anreicherungs-MOS-FET und einem hiermit in Reihe geschalteten Belastung-Verarmungs-KOS-FET. Sämtliche in dieser Figur gezeigten MOS-FETs haben Gate-Isolierfiims (z.B. SiO0 -Filme) mit im wesentlichen gleicher Stärke (etwa 500 bis 1.500 A), und zwar unabhängig,ob es sich um Verarmungs- oder Anreicherungstransistoren handelt. Die Verarmungs-MOS-FETs in den MOS-Matrizen werden gleichzeitig mit den Verarmungs-MOS-FETs in den Unikehrstufen 22 nach im wesentlichen dem gleichen Verfahren hergestellt. Die Eingangsleitungen der ersten und zweiten Matrix werden aus polykristallinen Silicium-Anschlußschichten hergestellt, während die Verbindung von der Ausgangsleitung der ersten Matrix zur Eingangsleitung der zweiten Matrix unter Verwendung einer Aluminiunverbindung ausgeführt wird, die eine ρ -leitende Diffusionsschicht mit der polykristallinen Si-Schicht verbindet. Vergleicht man Fig. 5 mit Fig. 3, so ist die Arbeitsweise der Schaltung der Fig. 5 ohne weiteres klar. Zu erwähnen ist, daß gegeneinander phasenverschcbene Taktinpulse 0. und 0^ den Gates der Belastungs-MOS-FETs der ersten bzw» zweiten Matrix zugeführt werden, und daß die Amplituden dieser Impulse (z.B. -12 bis -16 Volt) größer sind als die Amplitude der Speisespannung VDD (z.B. -6 Volt).
Anhand der Fig. 4a, 4b und 4c wird der erfindungsgemäße MOS-RO-Speicher erläutert. Fig. 4a zeigt die Draufsicht auf einen' Teil des MOS-RO-Speichers in vergrößertem Maßstab und die Fig. 4b und 4c die Querschnitte X-X' bzw. Y-Y1 der Fig. 4a. Die Anordnung sr.thölt ein n-leitoix'es Ein-
bis 34 und 37 bis 49, die unter Selbstausrichtung aus Si-
709811/0fi?6
BAD ORIGINAL
2552BU
Gate-Anschlüssen gebildet sind, Gate-Isolationsfilme 35, und 43 aus Siliciumdioxid mit im wesentlichen gleicher Stärke (etwa 1.000 S), Eingangsleitungen 37 und 38 aus polykristallinen Silicium, einen Isolierfilm 39 aus Phosphorsilicatglss, p-leitende Kau«!schichten 41 und 42, die durch Implantation von p-leitenden VerunreinigungsJonen in gev;ählte Boreiche der Oberfläche des Substrats gebildet sind; um die Verarmung«-!'5CS-FETs zu bilden, und Feldisolationcfilme 44 bis 46 aui; Siliciumdioxid mit verhältnismäßig großer Stärke (etwa 1 bis 2 n). An Jeder Schnittstelle zwischen den polykristallinen Si-Verdrahtungsschichte« 37 und 3S als Adressencingangsleitungen und'den ρ -leitenden Diffusionsschichten als selbstangcschlocsene Daten-Ausgangsleitungen befindet sich je eine Speicherzelle. Die Zustände der einzelnen Speicherzellen werden durch die Gegenwart oder das Fohlen des durch Ionenimplantation gebildeten p-leitendon Kanals bestimmt. Sämtliche Speichersellen haben dünne Gatc-Oxidfilme; sie arbeiten daher als Anreiche rungs- oder Ver~ ar-Kungs-KOS -FETs.
Wie aus den Figuren hervorgeht, hat die erfiridungsgeinüße KOS-Katrix eine selbstausgerichtete Gate-Anoi-dnung und benötigt keine Durchgangs]öcher, Die je Einseibit notwendige Fläche ist daher bei der erfindungsgemäßen MOS-Matrix beträchtlich kleiner als bei der bekannten.
Fig. Sa und 8b zeigen einen Vergleich der Halbleitertyp-Größen und der von den einzelnen Schaltungen eingenommenen Fläche bei Ausbildung der gleichen Schaltfunktion gemaß der Erfindung bsv/. nach der bekannten Si -Get e -MOS--I-ierstellunvr.teclmik. Bei Anwendung der e-rfindiaigsgercäßen I-iOS-Katrix wird iia Vergleich mit der Anwendung des lediglich selbstöusgerichteten Si-Gate-IiOS-Rö-Speichers der in der integrierten Schaltung eine vergleichsweise große
DoiLZUxöl&<~ Kann die Oesbi.-o-Typgi'öoe ue civa 2υ /:■ veriiiigert v/erden.
7 0 9 R 1 1 / 0 0 ? δ
: BAD ORIGINAL COPY
Anhand der P'.ig. 9a und 9b wird nun die Arbeitsgeschwindigkeit des crfindungsgeaiäßen RO-Speichers erläutert. Da eine· verhältnislcse Schaltung gercäiß Fig. 9b verwendet wird, hat der- Ausgangspogel dos RO-Speichers, wie ermähnt, zwei Zustände, Vfobs.1. die vorgeladene Datenleitvvng den niedrigen Pegel Mit oder auf den hohen Pegel gebracht wird. Die Arbeitsgeschwindigkeit dos RO-Speichers ist. hauptsächlich abhängig von der Entladezeit t^, in der die vorgeladene Datenleitung auf dan hohen Pegel gebracht wird. Fig. 9a zeigt die Messungen dor Beziehungen zwi sehen der Entlade ze it t, des MOS-RO-Speiehers der Fig. 9b (Ordinate) und der Amplitude V des dem Gate des Belastungs-Anreichcrungs-HOS-FET zuge-führten Taktinipulses (Abszisse)·, wobei der HOS-RO--Speicher 48 Adresscnleitungen und 48 miteinander in. Reihe geschaltete AnreicheruEgs- oder Verarinungs-I-IGS-FBTs aufweist. Die Ausgangskapazität des RO-Speicnars beträgt etwa 1,5 pF. Nach de ι« Diagramm ist die Entladezeit kleiner- als 1,5/js. Besonders für- eine integrierte Schaltimg für einen elektronischen Tischrechner bestehen im praktischen Betrieb keine Schwierigkeiten, weil Arbeitsgeschwindigkeiten in der GrSasenordnung von 100 kHz möglich sind.
Unter Bezugnahme auf die Fig. 6a bis 6f und 7a biß 7d wird nun ein erfindungsgesaäßes Verfahren zur Herstellung der Schaltung der Fig. 4a bis 4c und Fig. 5 erläutert. Zunächst wird ein SiOp-FiIa mit einer Stärke von etwa 1,4yu in der Oberfläche eines n-leitenaen Si-Sinltristall-Subßtrats 31 gebildet, dessen eine Hauptfläche die (1 1 1)-Fläche ist und dessen spezifischer Widerstand 5 bis 8 Ohis-cm beträgt. Darauf werden inform schnaler Schlitze diejenigen Teile de.:.· SiO^-Films auf der xlauptflache des Substrats entfernt, auf der die KOS-FETs ausgebildet werden sollen. Die freiliegende Substratoberfl=ehe wird oxidiert, so daß ein dünner SiO0-Filra 30 (Gate-Oxidfilm) von etwa 1.200 S Stärke an dieser
dünnen SiO5-FiIm 30 Kit einer Konzentration von e-tv/a 1,4
11 2
x 10 k/cm Borionen in die Substratoboi-flache implantiert.
709811/0626
BAD ORIGINAL COPY
Weiter wird ein Fotoresistmaterial 50 auf den Teil cIiü; dünnen Oxidfilras auf der Substratoberfläche aufgetragen, auf dem der Verarniungc-MOS-FET nicht ausgebildet v/erden soll. Unter Vervendung der Fotoresistnchicht und dea starken Oxidfilms als Maske v/erden.'wiederum durch den freiliegenden dünnen 5UO9-PiIIm Borionen mit einer Konzentration von 6,5 x 10 k/cn in die Substratoberfläche implantiert. Auf diese Weise entsteht der p-leitende Bereich 41, der den Kanal des D-MOS-FET (Verarmungs-KOS-FET) bildet (Fig. 6b und 7b). Darauf wird die Fotoresistschicht entfernt. Auf den gesamten Oxidfilissn wird polykristallines Silicium mit einer Stärke von etwa 5.000 Ä* abgelagert. Diejenigen Teile der polykristallinen Si-Schicht, die nicht zur Bildung der Adressenleitungen 37 und 3C- dienen, werden entfernt (Fig. 6c).
Darauf w.1rd unter Verwendung der verbliebenen. Teile 37 und. 38 der polykristallinen Si-Schicht dor dünne SiOp-FiIn 30 entfernt, so daß die Substratoberflächs freigelegt wird (Fig. 6d, 7c). Darauf wird unter Verwendung der polykristallinen Si-Schicht 37, 38 und des dicken SiO2-FiImS 40 als Maske Bor unter Anwendung der herkömmlichen Dampfdiffusion in die freiliegende Substratoberfläche eindiffundiert. Auf diese V/eise bilden sich die p'^-leitenden Diffusionsbereiche 32, 33, 34, 47, 48 und 49, deren Stärke etv/a 0,8 ja beträgt (Fig. 6e, 7d). Darauf wird das Phosphor silicatglas 39 mit einer Stärke von etv/a 0,9 bis 1 /u aus der Dampfphase abgeschieden. Damit ist der in Fig. 6f gezeigte HOS-RO-Spedeher fertig.
Auf diese Weise wird die erfindungsgemäße MOS-Matrix hergestellt, die eine Kombination aus Anreicherung- und Vorarraungs-KOS-FETs enthält, deren Gate-Oxidfilme im wesentlichen die gleiche Stärke auf v/eisen. V/ie erwähnt, kreuzen sich bei der erfindungsger^üfen MOS-Matrix di;; Einganirslei-
den p+-leitenden Diffusionsschichten in wesentlichen rechtwinklig, und sämtliche Isolationsfilme unter den polykri-
7098 11/0626
BAD ORIGINAL COPV
25526U
stallinen SiIiciumschichten sind an jeder Schnittstelle etwa 1.200 S stark, so daß die Transistorfunktion mit Sicherheit ausgeführt wird. Welche Transistoren als Verarmungs-* transistoren ausgeführt werden, wird durch die Implantation der Borionen bestimmt (Fig. 6b). Diese Technik der Herstellung der Verarmungs-KOS-FETc "braucht nicht zusätzlich angewendet zu v/srdsn. Vielmehr werden bei dor Herstellung der in Fig. 5 oder Fig. 9b gezeigten Schaltung in der Oberfläche des Einkristall-Halbleitersubstrats die erwähnten MOS-FETs nach dem gleichen Verfahren hergestellt wie die anderen Veraraiungs-FETs, z. E. die Verarnuiigs-BslaLtungs-I-lOS-FETs der Umkehrstufen.
Zusammenfassend hat die erflndungsgemäße Schaltimg folgende Eigenschaften bzw. Vorteile:
1. Der erfindungsgcmäße RO-Spoichor enthält als Treib&releiaente Änreicherungs- und Verarinuti^T--KOS-FKTs.
2. Die Größe des erfindungs^emäßen RO-Speichers ist bensrkensv-'ert klein; sie wird gegenüber bekannten RO-ßpeicjicrn mit Si-Gate um etv;a 50 % abgesenkt.
3- Der erfindungsger-iäße Speicher wird nach einem Verfahren hergestellt, das mit der Herstellung von stcrk intogricrton KOS-Schaltungen mit Si-Gate, wie sie derzeit in starkem Maße angev/endet. werden, verträglich ist.
4. Die verhältnislose Kaskadenschalt.-ang ist beim erfinclungsgemäßen RO-Speicher anwendbar,und es können stark integrierte Schaltungen mit außerordentlich guten Eigenschaften hergestellt v/erden, inc?en auf die Abschätzung der Arbeitsgeschwindigkeit ausreichend geachtet wird.
Die Erfindung ist such bei anderen komplizierten logischen Schaltungen anwendbar, beispielsweise bei pro.^r.?m,Tierbnren logischen Reihen und vierphasigen verhaltnisloaen dynarni-
7 0 CJ 8 1 1 / 0 !. '?. Π
BAD ORIGINAL COPY

Claims (2)

  1. 25526U
    P_a_t e_n_t_a_nws_p__r ü_c_h_e
    ( 1. integrierte Halbleiterschaltung, gekennzei ch-
    ^n e t durch Feldeffekttransistoren mit isoliertem'Gate, deren Gate-Isolationsfilme im wesentlichen gleiche Stärke haben und die auf einer Hauptfläche eines Halbleitersubstrats (31) in Form einer Matrix angeordnet sind, wobei die Gate-Eingangsspalten der Transistoren aus polykristallinen Siliciumschichten bestehen, und wobei einige der Transistoren als Anreicherungs- und die anderen als Verarmungs-Transistoren ausgeführt sind.
  2. 2. Halbleiterschaltung nach Anspruch 1, dadurch g ekenn zeichnet, daß die jeweiligen Transistoren nach der Selbstausrichtungstechnik hergestellt sind, bei der die polykristallinen Siliciumschichten als Diffusionsmaske verwendet werden, und daß die Verarmungs-Transistoren durch Implantation von Ionen in gewählte Bereiche der Oberfläche des Substrats gebildet v/erden, deren Iieitfähigkeitstyp entgegengesetzt dem des Substrats ist.
    709811/06
DE2552644A 1975-09-04 1975-11-24 Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung Expired DE2552644C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50107350A JPS5851427B2 (ja) 1975-09-04 1975-09-04 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法

Publications (2)

Publication Number Publication Date
DE2552644A1 true DE2552644A1 (de) 1977-03-17
DE2552644C2 DE2552644C2 (de) 1983-10-27

Family

ID=14456816

Family Applications (2)

Application Number Title Priority Date Filing Date
DE2560425A Expired DE2560425C2 (de) 1975-09-04 1975-11-24
DE2552644A Expired DE2552644C2 (de) 1975-09-04 1975-11-24 Integrierter Halbleiter-Festspeicher und Verfahren zu seiner Herstellung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE2560425A Expired DE2560425C2 (de) 1975-09-04 1975-11-24

Country Status (10)

Country Link
US (3) US4235010A (de)
JP (1) JPS5851427B2 (de)
CA (1) CA1070436A (de)
DE (2) DE2560425C2 (de)
FR (1) FR2323233A1 (de)
GB (1) GB1529717A (de)
HK (1) HK35681A (de)
IT (1) IT1049770B (de)
MY (1) MY8200020A (de)
NL (1) NL185483C (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3115694A1 (de) * 1980-04-24 1982-02-18 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Halbleiter-festspeicher

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851427B2 (ja) * 1975-09-04 1983-11-16 株式会社日立製作所 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法
US4600933A (en) * 1976-12-14 1986-07-15 Standard Microsystems Corporation Semiconductor integrated circuit structure with selectively modified insulation layer
JPS5519851A (en) * 1978-07-31 1980-02-12 Hitachi Ltd Manufacture of non-volatile memories
JPS5647996A (en) * 1979-09-20 1981-04-30 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor memory device
US4336647A (en) * 1979-12-21 1982-06-29 Texas Instruments Incorporated Method of making implant programmable N-channel read only memory
JPS56125854A (en) * 1980-03-10 1981-10-02 Nec Corp Integrated circuit
US4328610A (en) * 1980-04-25 1982-05-11 Burroughs Corporation Method of reducing alpha-particle induced errors in an integrated circuit
JPS5752943A (en) * 1980-09-12 1982-03-29 Fujitsu Ltd Decoder
DE3108726A1 (de) * 1981-03-07 1982-09-16 Deutsche Itt Industries Gmbh, 7800 Freiburg Monolithisch integrierte referenzspannungsquelle
JPS5830154A (ja) * 1981-08-17 1983-02-22 Toshiba Corp 固定記憶半導体装置およびその製造方法
US4633572A (en) * 1983-02-22 1987-01-06 General Motors Corporation Programming power paths in an IC by combined depletion and enhancement implants
US4742019A (en) * 1985-10-30 1988-05-03 International Business Machines Corporation Method for forming aligned interconnections between logic stages
JP2723147B2 (ja) * 1986-06-25 1998-03-09 株式会社日立製作所 半導体集積回路装置の製造方法
US4847517A (en) * 1988-02-16 1989-07-11 Ltv Aerospace & Defense Co. Microwave tube modulator
US5623443A (en) * 1994-03-11 1997-04-22 Waferscale Integration, Inc. Scalable EPROM array with thick and thin non-field oxide gate insulators
US6498376B1 (en) * 1994-06-03 2002-12-24 Seiko Instruments Inc Semiconductor device and manufacturing method thereof
FR2730345B1 (fr) * 1995-02-03 1997-04-04 Matra Mhs Procede de fabrication d'une memoire morte en technologie mos, et memoire ainsi obtenue
US5644154A (en) * 1995-03-27 1997-07-01 Microchip Technology Incorporated MOS read-only semiconductor memory with selected source/drain regions spaced away from edges of overlying gate electrode regions and method therefor
CN1132252C (zh) * 1995-05-29 2003-12-24 松下电器产业株式会社 固体摄象器件及其制造方法
US5795807A (en) * 1996-12-20 1998-08-18 Advanced Micro Devices Semiconductor device having a group of high performance transistors and method of manufacture thereof
US5952696A (en) * 1997-01-30 1999-09-14 Advanced Micro Devices Complementary metal oxide semiconductor device with selective doping
EP0957521A1 (de) * 1998-05-11 1999-11-17 STMicroelectronics S.r.l. Speicherzellenanordnung hergestellt durch ein Self-Aligned-Source-Verfahren (SAS), die Festwertspeicherzellen (ROM) aufweist, und deren Herstellungsverfahren
US6703670B1 (en) * 2001-04-03 2004-03-09 National Semiconductor Corporation Depletion-mode transistor that eliminates the need to separately set the threshold voltage of the depletion-mode transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541543A (en) * 1966-07-25 1970-11-17 Texas Instruments Inc Binary decoder
DE2022256A1 (de) 1969-05-07 1970-11-19 Teletype Corp Permanentspeicher
DE2356446A1 (de) * 1973-11-12 1975-05-28 Licentia Gmbh Integrierte schaltung mit feldeffekttransistoren

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5410836B1 (de) * 1970-06-26 1979-05-10
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
US4011653A (en) * 1971-08-23 1977-03-15 Tokyo Shibaura Electric Co., Ltd. Method for manufacturing a semiconductor integrated circuit including an insulating gate type semiconductor transistor
JPS4871976A (de) * 1971-12-28 1973-09-28
GB1357515A (en) * 1972-03-10 1974-06-26 Matsushita Electronics Corp Method for manufacturing an mos integrated circuit
JPS5232557B2 (de) * 1972-03-14 1977-08-22
US3985591A (en) * 1972-03-10 1976-10-12 Matsushita Electronics Corporation Method of manufacturing parallel gate matrix circuits
US3873372A (en) * 1973-07-09 1975-03-25 Ibm Method for producing improved transistor devices
US3898105A (en) * 1973-10-25 1975-08-05 Mostek Corp Method for making FET circuits
US3874937A (en) * 1973-10-31 1975-04-01 Gen Instrument Corp Method for manufacturing metal oxide semiconductor integrated circuit of reduced size
JPS50142128A (de) * 1974-05-07 1975-11-15
US3914855A (en) * 1974-05-09 1975-10-28 Bell Telephone Labor Inc Methods for making MOS read-only memories
JPS5851427B2 (ja) * 1975-09-04 1983-11-16 株式会社日立製作所 絶縁ゲ−ト型リ−ド・オンリ−・メモリの製造方法
US4183093A (en) * 1975-09-04 1980-01-08 Hitachi, Ltd. Semiconductor integrated circuit device composed of insulated gate field-effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3541543A (en) * 1966-07-25 1970-11-17 Texas Instruments Inc Binary decoder
DE2022256A1 (de) 1969-05-07 1970-11-19 Teletype Corp Permanentspeicher
DE2356446A1 (de) * 1973-11-12 1975-05-28 Licentia Gmbh Integrierte schaltung mit feldeffekttransistoren

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Electronics Digert, Dez. 1973, S. 49/50 *
IBM Technical Disclosure Bulletin, August 1972, S. 717-718 *
IEEE J.S.S.C., Band SC-10, Nr. 4 (August 1975), S. 205-211 *
In Betracht gezogene ältere Anmeldung: DE-AS 26 05 184 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3115694A1 (de) * 1980-04-24 1982-02-18 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Halbleiter-festspeicher

Also Published As

Publication number Publication date
JPS5851427B2 (ja) 1983-11-16
US4514894A (en) 1985-05-07
DE2560425C2 (de) 1987-02-19
IT1049770B (it) 1981-02-10
NL185483C (nl) 1990-04-17
FR2323233B1 (de) 1979-04-06
CA1070436A (en) 1980-01-22
HK35681A (en) 1981-07-31
NL185483B (nl) 1989-11-16
GB1529717A (en) 1978-10-25
US4365263A (en) 1982-12-21
JPS5230388A (en) 1977-03-08
US4235010A (en) 1980-11-25
DE2552644C2 (de) 1983-10-27
MY8200020A (en) 1982-12-31
FR2323233A1 (fr) 1977-04-01
NL7513708A (nl) 1977-03-08

Similar Documents

Publication Publication Date Title
DE2552644A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE69133300T2 (de) Feldeffektanordnung mit einem Kanal aus polykristallinem Silizium
DE3542321A1 (de) Halbleiterspeichereinheit
DE2235801A1 (de) Monolithischer festwertspeicher und verfahren zur herstellung
EP0024311A2 (de) Verfahren zum Herstellen eines hochintegrierten Festwertspeichers
DE2356275C2 (de) Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht- FET
DE2338239A1 (de) Integrierte halbleiterschaltung
DE3224287C2 (de)
DE2647892A1 (de) Eingabepufferschaltung
DE3139846C2 (de)
DE2014649A1 (de) Elektronisches Zuordnernetzwerk
DE2823854A1 (de) Integrierte halbleiterspeichervorrichtung
DE4209364A1 (de) Cmos-sram und verfahren zu dessen herstellung
DE2904812A1 (de) Halbleiteranordnung
DE3046524A1 (de) &#34;halbleitervorrichtung und verfahren zu ihrer herstellung&#34;
DE3119288A1 (de) Halbleiteranordnung
DE2854994A1 (de) Halbleiteranordnung
DE1764578A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Feld-Effekt Transistor und durch dieses Verfahren hergestellte Halbleitervorrichtung
DE2540350B2 (de) Halbleiterschaltung mit einer Matrix aus Isolierschicht-Feldeffekttransistoren
DE2612754A1 (de) Halbleiter-festwertspeicher
DE19802056A1 (de) Isolierschicht-Feldeffekttransistoren mit unterschiedlichen Gate-Kapazitäten
DE2519323B2 (de) Statisches Drei-Transistoren-Speicherelement
DE2033260B2 (de) Kapazitiver Speicher mit Feldeffekttransistoren
DE3230067A1 (de) Permanentspeichervorrichtung
DE2543138B2 (de) Decoder, bestehend aus einem monolithischen, maskenprogrammierbaren Halbleiter-Festwertspeicher

Legal Events

Date Code Title Description
8172 Supplementary division/partition in:

Ref country code: DE

Ref document number: 2560426

Format of ref document f/p: P

Ref country code: DE

Ref document number: 2560425

Format of ref document f/p: P

AH Division in

Ref country code: DE

Ref document number: 2560426

Format of ref document f/p: P

Ref country code: DE

Ref document number: 2560425

Format of ref document f/p: P

Q171 Divided out to:

Ref country code: DE

Ref document number: 2560425

Ref country code: DE

Ref document number: 2560426

8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8181 Inventor (new situation)

Free format text: KAWAGOE, HIROTO, KODAIRA, TOKYO, JP

8126 Change of the secondary classification

Ipc: ENTFAELLT

AH Division in

Ref country code: DE

Ref document number: 2560425

Format of ref document f/p: P

Ref country code: DE

Ref document number: 2560426

Format of ref document f/p: P

D2 Grant after examination
8364 No opposition during term of opposition
AH Division in

Ref country code: DE

Ref document number: 2560425

Format of ref document f/p: P