DE2531846C2 - Schutzschaltungsanordnung für einen Isolierschicht-Feldeffekttransistor - Google Patents
Schutzschaltungsanordnung für einen Isolierschicht-FeldeffekttransistorInfo
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Description
60
Die Erfindung betrifft eine integrierte SchaltUngsan^
Ordnung mit einem lsolierschicht^Feldeffekttransistor (FET), dessen Source' oder Drain-Elektrode mit der
Ausgangsklemme verbunden ist, und einer Spannungsqueile für den FET, die mit der Source- bzw,
Drain-Elektrode des FET verbunden ist.
Eine derartige integrierte Schaltungsanordnung ist
65 aus SCP and Solid State Technology, März 1966,
Seite 23 bis 29 bekannt. Dabei handelt es sich um einen Inverterschaltkreis, bei dem ein Feldeffekttransistor als
Last bzw. zusammen mit einer Spannungsquelle als Spannungszuführungseinrichtung für einen als Inverter
benutzten Feldeffekttransistor dient.
Weiterhin ist aus der DE-AS 18 05 843 ein integrierter Schaltkreis mit einer Schutzeinrichtung zum Schutz
der Gate-Isolierschicht bekan.it. Dabei hat die Schutzeinrichtung
die Aufgabe, den FET gegen eine an seine als Eingangselektrode dienende Gate-Elektrode angelegte
Überspannung zu schützen, um einen Durchbruch der Gate-Isolierschicht und damit eine Zerstörung des
FETs aufgrund einer Überspannung an der Eingangselektrode zu verhindern. Dabei wird die Schutzeinrichtung
durch einen als Diode geschalteten Feldeffekttransistor gebildet, der zwischen der Gate-Elektrode und
der Source-Elektrode des zu schützenden Feldeffekttransistors liegt. Die Spannungsschutzwirkung wird
dadurch erreicht, daß der zwischen Gate-Elektrode und Source-Elektrode liegende Schutztransistor bereits bei
einer Spannung anspricht, die unterhalb der Durchbruchspannung der Gate-Isolierschicht liegt.
Ähnliche Schutzeinrichtungen, die mit der Eingangselektrode des zu schützenden Feldeffekttransistors
verbunden sind, sind außerdem aus der US-PS 33 95 290 bekannt.
Die Erfinder haben nun herausgefunden, daß bei dünnen Gate-Isolierschichten, wie sie in heutigen
IG-FETs für integrierte Schaltkreise verwendet werden, der FET auch durch eine an der Ausgangselektrode
anliegende Überspannung zerstört werden kann.
Dies wird wie folgt erläutert. Bei einer integrierten
Schaltungsanordnung mit einem Isolierschicht-Feldeffekttransistor,
beispielsweise einem n-Kanal-FET, soll als Eingangssignal an der Gate-Elektrode eine Spannung
anliegen, die von 0 Volt — im abgeschalteten Zustand des FET — bis zu einer positiven Spannung von
beispielsweise +5V reichen soll. Außerdem soll die
Ausgangsklemme der integrierten Schaltungsanordnung mit der Drain-Elektrode des FET verbunden sein.
Damit liegt beim Auftreten einer Überspannung von beispielsweise +25V an der Ausgangsklemme der
integrierten Schaltungsanordnung diese Überspannung an der Drain-Elektrode des FET an. Dies hat zur Folge,
daß am Drain-Übergang zum Substrat ein Oberflächenoder Avalanche-Durchbruch auftritt. Durch diesen
werden heiße Ladungsträger bzw. Ladungsträger mit hoher Beweglichkeit, und zwar Elektronen und Löcher
erzeugt.
Die Elektronen werden dabei durch das elektrische Felij in der Verarmungszone zur Drain-Zone angezogen.
Andererseits werden aber die freigewordenen Löcher in die Gate-Isolierschicht durch ein elektrisches
Feld injiziert, das bestimmt wird durch die an der Gate·Elektrode anliegende Spannung von 0 bis +5V
und durch die an der Drain-Elektrode anliegende Überspannung von +25 V. Durch diese beim Avalanche-Durchbruch
freiwerdenden heißen Ladungsträger kann die Gate-Isolterschichl zerstört werden.
Demnach liegt der Erfindung die Aufgabe zugrunde, eine Schutzeinrichtung für einen Isolierschicht-Feldef*
fekttransistor zu schaffen, die den Durchbruch der Gate-Isolierschicht und damit die Zerstörung des FET
aufgrund einer an der Ausgangselektrode (Drain- oder Source-Elektrode) anliegenden Überspannung verhindert.
Diese Aufgabe wird durch die Merkmale im
kennzeichnenden Teil des Anspruchs I gelöst.
Der Aufbau der Gate-gesteuerten Diode ist ähnlich einem Isolierschicht-FET, außer daß sie keine Source-Zone
aufweist. Die Gate-gesteuerte Diode weist demnach zwei benachbarte Halbleiterbereiche entgegengeselzten
Leitfähigkeitstyps auf, zwischen denen ein pn-Übergang besieht. Dabei kann die Durchbruchsspannung
»ies pn-Übergangs der Gate-gesteuerten Diode niedriger eingestellt werden als die des
Drain-Übergangs des Transistors, und zwar durch Steuerung zumindest einer der Dotierungskonzentrationen,
der Dicke der Gate-Isolierschicht und der Polarität sowie der Amplitude der an der Gate-Elektrode
der Schutzdiode angelegten Spannung. Dadurch ergeben sich bei der Herstellung des integrierten
Schaltkreises erhebliche Vorteile, da der pn-Übergang der Schutzdiode in dem gleichen Substrat ausgebildet
werden kann, in dem auch die Drain- und Source-Übergänge
des FET ausgebildet werden. Andererseits wird die isolierschicht der Schutzdiode nicht zerstört, da die
Diode nicht die beim zu schützenden FE"; auftretende bipolare Transistorwirkung eines parasitären Transistors
aufweist. Vielmehr weist der Avalanche-Durchbruch des Drain-Übergangs des FETs und der
Schutzdiode den gleichen Mechanismus eines Oberflächendurchbruchs eines pn-Übergangs auf. Damit kann
die Schutzdiode sofort den FET gegen eine an der Drain-Elektrode anliegende Überspannung schützen.
Dabei ist die Erfindung besonders vorteilhaft bei einer Dicke der Gate-Isolierschicht im Bereich von 30
bis 100 nm. Dies rührt daher, v/eil bei einer Schichtdicice
von über 100 nm die Zahl der beim Avalanche-Durchbruch
injizierten heißen Ladungsträger noch unterhalb der für die Zerstörung erforderlichen Anzahl von
injizierten Ladungsträgern liegt. Liegt dagegen die Schichtdicke unterhalb von 30 nm, so kann die
Gate-Isolierschicht bereits durch eine Überspannung zerstört werden, die unterhalb der Avalanche-Durchbruchspa.inung
liegt.
Weitere vorteilhafte Ausführungsformen der Erfin· dung sind in den Ansprüchen 2 bis 7 beschrieben.
Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen näher beschrieben. Es zeigt
Fig. 1 ein Diagramm der Durchbruchspannung eines
pn-Übergangs als Funktion einer Gate-Spannung sov'ohl vor als auch nach dem auslösenden Ereignis,
F i g. 2 ein Diagramrr der Durchbruchspannung eines pn-Übergangs einer Gate-gesteuerten Diode mit
Gate-Isolierschichten verschiedener Dicken als Funktion einer Gate-Spannung,
F i g. J die Beziehung zwischen der Durchbruchspannung eines pn-Übergangs und einer Konzentration der
Dotierung eines Substrates,
F i g. 4 ein Schaltbild eines Ausführungsbeispiels,
Fig. 5 (A) und (B) ein Beispiel des Aufbaus eines integrierten Halbleiterschaltkreises gemäß Fig. 4,
Fig. 5(A) eine Draufsicht auf einen Schaltkreis gemäß F i g. 4,
Fig. 5(B) einen Querschnitt entlang der Linie B-B'
der Fi g.5{A) in Pfeilrichtung, t>o
Fig-6 ein Schaltbild eines anderen Ausführungsbeispielsund
Fig. 7 einen Querschnitt eines Beispiels des Aufbaus
eines integrierten Halbleiterschaltkreises gemäß F i g. 6.
Der Zerstörungsvorgang eines IG-FET aufgrund e>5
einer Drain-Spannung unterscheidet sich von dem aufgrund einer Gate-Spannung, bei dem eine Gate-Isoliefschidht
durch Anlegen einer sehr hohen Gale-Spartnung zerstört wird. Wenn eine Spannung, die zumindest
höher ist als die Durchbruchspannung des Drain-Überganges, an eine Drain-Elektrode angelegt wird, tritt ein
Avalanche-Durchbruch an dem Drain-Übergang auf. Dadurch werden heiße Ladungsträger mit hoher
Beweglichkeit erzeugt und in die Gate-Isolierschicht injiziert. Wenn der Avalanche-Durchbruch durch die
Drain-Spannung auch noch nach dem Auslöseereignis anhält, wird wegen der bipolaren Transistorwirkung
eines parasitären Transistors ein starker Stromverstärkungsmechanismus ausgelöst, wobei der parasitäre
Transistor durch die Drain (n+)-Substrat (p)-Source (n+)-Struktur (im Falle eines n-Kanal-FET) gebildet
wird, und eine große Anzahl dieser Ladungsträger wird in die Gate-Isolierschicht injiziert Da die Menge der
injizierten Ladungen in der Gate-Isolierschicht zu keiner Sättigung führt, wird die Gate-Isolierschicht
thermisch zerstört. Um eine derartige Zerstörung der Gate-Isolierschicht zu verhindern :.t es notwendig,
1. den Durchbruch des Drain-Überganges zu verhindern und
2. die Source-Elektrode abzutrennen, um die Bildung r*es parasitären bipolaren Transistors zu verhindern.
Der Punkt 1 für den zu schützenden Transistor wird dadurch erreicht, daß eine Schutzeinrichtung verwendet
wird, in der Punkt 2 berücksichtigt wird.
Es wird eine Gate-gesteuerte Diode als Schutzeinrichtung verwendet, deren Durchbruchspannung des
pn-Überganges niedriger ist als die Durchbruchspannung des Drain-Überganges des FET. Damit tritt der
Übergangsdurchbruch nur bei der Gate-gesteuerten Diode auf, wenn eine große Spannung an der
Drain-Elektrode anliegt, und nicht am Drain-Übergang des FET wodurch die Zerstörung des FET verhindert
wird. Dabei tritt eine Injektion einer großen Anzahl von
Ladungsträgern mit hoher Beweglichkeit in die Tate-Isolierschicht der Diode nicht auf, so daß diese
nicht zerstört wird.
Die Durchbruchsspannung eines p.n-Überganges hängt von der Dotierungskonzentration uer Bereiche
auf beiden Seiten des Überganges ab. Wenn die Isolationsschicht auf der freien Seite des Überganges
dünn ist, hängt sie außerdem von der Dicke der Isolationsschicht ab. Außerdem hängt sie von der
Gate-Spannung ab, die an der Gate-Elektrode auf der dünnen Gate-Isolierschicht in der Gate-gesteuerten
Diode anliegt Daher kann die Durchbruchsspannung der Gate gesteuerten Diode durch Einstellung zumindes
< <jiner der Dotierungskonzentrationen, der Dicke
der Gate-Isolierschicht oder der Gate-Spannung niedriger eingestellt werden als die Drain-Du: chbruchsspannungdes
FET.
Die F i g. 1 bis 3 zeigen die Durchbruchsspannung von
pn-Übergängen der Gate-gesieuerten Diode und des n-Kanal-FET, C1Ie gleichzeitig durch Ausbildung von
n-dotierfn Zonen in dem gleichen p-dotierten Siliciumsubstrat
hergestellt werden. Gemäß Fig.2 betragen beispielsweise die Dotierungskonzentration (Cb) und die
Spannung (VSUa) des Substrates 1 · 1015Cm-3 bzw.
— 5 Vöjt, so daß die Übergahgsdurchbruchspannung (BV) niedriger vcird, Wenn die Dicke (T0x) der
SiO2-Gate-lsolierschicht dünner wird. Falls daher die Gate-Isolierschicht des FET 100 nm dick ist, kann die
BV der Gate-gesteuerten Diode dadurch niedriger gemacht werden als die BV der Drain-Elektrode, daß
die Dicke der Galclsolierschicht der Diode 50 nm dick
gemacht wird. Gemäß Fig. 1 und 2 wird die Übergangsdurchbruchspannung (BV) kleiner, wenn die
an der Gate-Elektrode angelegte Gate-Spannung niedriger wird, wobei die Dicke des Gate-Isolators die
gleiche ist. Daher ist es immer möglich, die BV der Gate-gesteuerten Diode geringer einzustellen als die
der Drain'Elektrode des FET, und zwar durch Anlegen einer negativen Spannung an die Gate-Elektrode der
Diode, da an der Gate-Elektrode des n-Kanal-FET eine
Null- oder eine positive Spannung anliegt. Bei p-Kanal-Transistoren nimmt ßVbei zunehmendem Vc
ab. und daher sollte eine positive Spannung zu dem genannten Zweck an der Gate-Elektrode der Diode
angelegt werden. F i g. 3 zeigt, daß die Übergangsdurchbruchsspannung abnimmt, wenn die Dotierungskonzentration
zunimmt, und zwar selbst dann, wenn die Dicke der Gate-Schicht und die Gate-Spannur e konstant sind
(100 nm bzw. 0 Volt). Falls die Drain-Zone des FET in
dem p-dotierten Siliciumsubstrat bei einer Dotierungskonzentration von 1 ■ 1O15Cm-3 ausgebildet ist, beträgt
die Durchbruchsspannung des Drain-Übergangs dieses FETs etwa 25 Volt, wie dies durch Punkt A gekennzeichnet
ist, wobei der FET in dem abgeschalteten Zustand ist; durch Bilden der η-dotierten Zone der
Gate-gesteuerten Diode in einer ρ *-dotierten Zone mit
der Dotierungskonzentration von I- 1016Cm-1 in
demselben Substrat ist es möglich, die Durchbruchsspannung der Diode auf etwa 18 Volt einzustellen, wie
dies durch den Punkt ß gekennzeichnet ist, also um 7 V kleiner als die Drain-Durchbruchsspannung. Da eine
hochdotierte Zone, oder sogenannte »Kanalsperre-« bzw. »Kanalschutz«-Zone mit gleichem Leistungstyp
wie das Substrat, jedoch mit einer höheren Dotierungskonzentration als dieses, oft an der Oberfläche des
Substrates, mit Ausnahme der aktiven Zonen, an denen Transistoren angeordnet werden, ausgebildet wird, um
die Erzeugung der Oberflächeninversionsschicht zu verhindern, ist es leicht möglich, die Übergangsdurchbruchspannung
der Gate-gesteuerten Diode ohne irgendeinen zusätzlichen Herstellungsschritt dadurch zu
verringern, daß der pn-übergang der Diode in dieser hochdotierten Kanalsperr-Zone ausgebildet wird. Da
der Durchbruch des Drain-Übergangs und des Übergangs der Gate-gesteuerten Diode den gleichen
Mechanismus des Oberflächendurchbruchs eines pn-Übergangs aufweist, der durch eine isolierte Gate-Elektrode
gesteuert wird, besteht kein Unterschied der Zeitkonstanten des Durchbruchs. Daher kann eine hohe
Spannung an der Drain-Elektrode des FET wirksam durch die Gate-gesteuerte Diode abgeschnitten werden.
Wenn die Gate-Isolierschicht sehr dünn ist, wird die Übergangsdurchbruchsspannung einmal durch Injektion
von Löchern in die Gate-Isolierschicht nach dem Avalanche-Durchbruch des Übergangs erhöht. Diese
Erscheinung wird als Verschiebungserscheinung (»pushing« oder »walk out«-phenomenon) bezeichnet Die
Zerstörung der Gate-Isolierschicht tritt zu dem Zeitpunkt auf, an dem diese Verschiebungserscheinung
abgeschlossen ist. Daher kann die Zerstörung der Gate-Isolierschicht dadurch verhindert werden, daß der
endgültige Durchbruch des Drain-Überganges nach der Verschiebung verhindert wird, oder indem die Enddurchbruchsspannung
des Übergangs der Gate-gesteuerten Diode nach der Verschiebung so gesteuert wird, daß sie niedriger ist als die Enddurchbruchsspannung
des Drain-Übergangs. Falls die anfängliche Durchbruchsspannung des Diodenübergangs vor dem
Auftreten der Verschiebung niedriger ist als die des Drain^Überganges, ist die Enddurchbruchsspannung
nach dem Auftreten der Verschiebung ebenfalls niedriger als die des Drain^Überganges. Fig. 1 zeigt,
daß die Enddurchbruchsspannung, gekennzeichnet durch eine Linie D1 höher ist als die anfängliche
Durchbfuchsspännung gemäß Linie C1 jedoch noch
abhängig von der Gate-Spannung.
Mit Bezug auf die Fig. 4 und 5 (A) und (B) wird eine
erste Ausführungsform beschrieben, Diese Ausfuhrungsform weist einen Isolierschicht-FET 71 auf, und zwar
mit einer Gate-Elektrode 5, einer Drain-Elektrode 6, einer Source-Elektrode 7 und einem Substrat 8, wobei
eine feldgesteuerte bzw. Gate-gesteuerte Schutzdiode D\ eine Gate-Elektrode 9, eine Zone 10 eines Leitungstyps und ein Substrat 11 des entgegengesetzten Leitungstyps aufweist. Die Gate-Elektrode 5 des FET Tx ist mit
einer Signalleitung 2 verbunden und seine Source-Elektrode 7 ist geerdet, während die Drain-Elektrode i mit
einem Ausgang oder einer Außenelektrode 1 und sein Substrat 8 mit einer Substrat-Elektrode 3 verbunden ist.
Die Zone 10 und das Substrat 11 entgegengesetzten Leitungstyps der Diode D\ sind mit der Drain-Elektrode
6 bzw. dem Substrat 8 des Transistors Ti verbunden, während die Gate-Elektrode 9 der Diode mit einer
Gate-Spannungsquelle 4 verbunden ist, die negative Polarität Ki einem n-Kanal-Transistor Ti aufweist. Der
Schaltkreis der Fig.4 kann auf einem und demselben Halbleitersubstrat 8 hergestellt werden, wie dies in den
Fig.5(A) und 5(B) beispielhaft dargestellt ist In dem
p-dotierten Siliciumsubstrat 8 sind zwei n-dotierte Zonen 7 und 13 mit der gleichen Tiefe ausgebildet. Einer
der η-dotierten Zonen 7 ist die Source-Elektrode des FET Ti. und ein Teil 6 der anderen Zone 13. der an die
Source-Zone 7 mit einer schmalen Lücke angrenzt, ist die Drain-Elektrode des FET Tl. Über dieser schmalen
Lücke sind eine dünne SiOrGate-Isolierschicht 14 und eine Polysilicium-Gate-Elektrode 5 des FET Γ, geschichtet.
Eine Aluminiumschicht 12 der Erdleitung steht in Verbindung mit einem Teil der Source-Zone 7,
und eine Signalleitung 2 aus Aluminium ist mit der Gate-Elektrode 5 verbunden. Ein verlängertes Ende 16
der η-dotierten Zone 13 ist mit einer Ausgangsleitung 1 der Aluminiumschicht verbunden, während ein anderes
Ende 10 der η-dotierten Zone 13 die Zone des einen Leitungstyps der Diode D\ bildet Auf der Seite dieser
Zone 10 und der benachbarten Substratzone, die ein Substrat 11 entgegengesetzten Leitungstyps der Diode
D\ bildet, sind eine dünne SiO2-Gate-Isolierschicht 15
und eine Polysilicium-Gate-Elektrode 9 der Diode Di geschichtet Eine Aluminiumschicht 4 steht in Berührung
mit der Gate-Elektrode 9 und dem Substrat 8. Die Substrat-Elektrode 3 ist an der Rückseite des Substrates
8 befestigt
Falls das Potential der Gate-SignaHeitung 2 Null Volt
beträgt so daß der FET T\ abgeschaltet ist, und falls das Potential der Substrat-Elektrode 3 und daher das der
Gate-Spannungsleitung 4 der Diode D1 bei —5VoIt
festgehalten wird, betragen die Durchbruchsspannungen des Drain-Überganges zwischen der n-dotierten
Zone 6 und dem Substrat 8 und des Überganges der Diode D\ zwischen der η-dotierten Zone 10 und dem
Substrat 8 etwa 25 Volt bzw. etwa 20 Volt, wie dies aus der Linie C der Fig. 1 hervorgeht Falls eine
Rauschspannung an der Ausgangselektrode ί anlieg!,
wird der Übergang der Diode D1 zunächst unterbrochen,
und seine Durchbruchsspannung steigt bis auf etwa 25 Volt durch die Verschiebungserscheinung, wie
dies aus der Linie D der Fig. 1 hervorgeht. Da keine
parasitären* ··- ρ — ή+ -Transistorstruktur in der Nähe
der Zone IO vorliegt, tritt keine große SlfomvefSläfkungswirkung
auf, und die Gate-Isolierschicht 15 der Diode wird nicht zerstört. Daher ist der Drain-Übergäp^des
FET Ti frei von einem Durchbruch, und dieser ist damit geschützt.
Bei einer anderen Ausführungsform der Erfindung
gemäß Fig.6 ist eine Source-Elektrode 7 eines
Ausgangs eines FET 7Ί mit isoliertem Gate geerdet, und seine Drain-Elektrode 6 ist über ein Impedanzelement
Z, das weggelassen werden kann, mit einer Ausgangs
elektrode verbunden. Eine Gate-Elektrode 9 einer Gate-gesteuerlen Diode D\ ist geerdet, und ein Bereich
13 des einen Leitungstyps und das Substrat des entgegengesetzten Leitungstyps sind mit der Drain-Elektrode
b bzw. einem Substrat des Ausgangslransistors Ti verbunden. Dieser Schaltkreis der Fig. 6 kann
beispielsweise gemäß Fig. 7 realisiert werden. Durch selektives Diffundieren von Phosphor in die Oberfläche
eines p-dotierten Siliciumsubslrates 8 mit einem spezifischen Widerstand von etwa 10 Ω-cm werden
η-dotierte Zonen 7,6 und 13 mit der Oberflächen-Phosphorkonzentration
von etwa 1019 cm-J gebildet, die als
Source- und Drain-Elektroden des Transistors Ti bzw. als η-dotierte Zone der Diode D\ verwendet werden.
Eine ρ+ -dotierte Zone 105 mit der Oberflächen-Dotierungskonzentration
von etwa 10l6cm-J wird durch
selektive Diffusion von Bor gebildet, so daß ein pn-übergang mit der η-dotierten Zone 13 der Diode D\
gebildet wird. Diese ρ+ -dotierte Zone dient außerdem als »Kanalsperre« zum Verhindern der Feldinversion.
Die aus S1O2 hergestellten Gate-Isolierschichten 106
und 116 des Transistors Ti und der Diode D\ werden
durch thermische Oxydation des Siliciumsubstraies 8 bis zu einer Schichtdicke von etwa 100 nm gebildet, und
eine Feld-SiOrSchicht 107 wird außerdem durch thermische Oxydation mit einer Dicke von etwa
1 Mikron gebildet. Polykristalline Siliciumschichien 5
und 9 für die Gate-Elektroden des Transistors T, und
der Diode D1 werden durch thermische Zersetzung von
SiH4 gebildet. Durch Verwendung einer aufgedampften Alumintumschicht werden Erdleitungen 12 und 113, die
jeweils in Kontakt mit der Source-Elektrode 7 des Transistors und mit der Gate-Elektrode 9 der Diode
stehen, eine Gate-Signalleitung 2. die mit derGate-Elek
trode 5 des Transiilors verbunden ist, und eine Ausgangsleitung 1 gebildet, die sowohl mit der
Drain-Elektrode 6 des Transistors als auch mit der n-doticrtcn Zone 13 der Diode in Verbindung steht. Mit
diesem Aufbau, bei einem Potential des Substrates 8 von
— 5 Voll und bei geerdeter Gate-Elektrode 5 des Transistors, betrugen die Durchbruchsspannungen des
Drain-Überganges zwischen der Drain-Elektrode 6 und dem Substrat 8 und des Überganges zwischen der
lü η-dotierten Zone 13 der Diode und der p + -dotierten
Zone 105 25 bzw. 18 Volt. Die Schwellenspannung, bei der eine η-artige Inversionsschicht unter dem Feldoxyd
107 gebildet wird, betrug 35 Volt, während die Hauptdurchbruchsspannung des Übergangs zwischen
is der Zone 7 oder 6 und dem Substrat 8 und des
Übergangs zwischen den Zonen 13 und 105 60 bzw. 30 Volt betrugen. Es trat keine Zerstörung des
Ausgangstransistors T\ wegen der auf der Äusgangseiektrode angesammelten Ladungen und wegen der an die
Ausgangselektrode während des Test- und des realen Betriebes angelegten Rauschspannung auf.
Unter Verwendung des Prinzips der ersten Ausführungsform
ist es möglich, die Durchbruchsspannung der Gate-gesteuerten Diode weiter zu verringern, indem die
Gate-Elektrode 9 der Diode nicht mit der Erde, sondern mit einer negativen Spannungsquelle, beispielsweise
dem Substrat 8, von —5 Volt verbunden wird.
Die Erfindung ist hauptsächlich in Verbindung mit einem n-Kanal-Feldeffekttransistor mit isoliertem Gate
jn beschrieben worden. Die Zerstörung der Gate-Isolierschicht
tritt, wie oben beschrieben, leicht bei n-Kanal-Transistoren auf, und zwar wegen des Unterschiedes im
injektionsvermögen. von Löchern und Elektronen in die Gate-Isolierschicht. Der gleiche Effekt tritt prinzipiell
Γι auch bei einem p-Kanal-Transistor auf. und daher ist die
Erfindung auch auf p-Kanal-Feldeffekttransisioren mit
isoliertem Gate anwendbar. Außerdem war die Beschreibung auf die Gate-Zerstörung wegen der
Drain-Spannung gerichtet. Falls jedoch eine Ausgang ,■
elektrode mit der Source-Elektrode verbunden ist. triu
die gleiche Gate-Zerstörung auf Grund einer großen, an
der Source-Elektrode angelegten Spannung auf. In diesem Fall wird die Gate-gesteuerte Diode gemäß der
Erfindung nicht mit der Drain-Elektrode, sondern mi:
: der Source-Elektrode verbunden.
Hierzu 3 Blatt Zeichnungen
Claims (7)
1. Integrierte Schaltungsanordnung mit einem
Isolierschicht-Feldeffekttransistor (FET), dessen Source- oder Drain-Elektrode mit der Ausgangsklemme
verbunden ist, und einer Spannungsquelle für den FET, die mit der Source- bzw. Drain-Elektrode
des FET verbunden ist, dadurch gekennzeichnet,
daß eine Schutzdiode (D\) zum Schutz der Gate-Isolierschicht (15) vorgesehen ist, die als
feldgesteuerte bzw. Gate-gesteuerte Diode (D{) ausgebildet und mit der Source- bzw. Drain-Elektrode
(6, 7) verbunden ist, wobei die Gate-Elektrode (9) der Diode (D1) mit der Spannungsquelle (4) und die
andere Elektrode (10) mit der Ausgangsklemme (1) is verbunden ist, und daß die Durchbruchspannung des
pn-Obergangs der Schutzdiode (DC) so eingestellt ist, daß bei Anliegen einer Oberspannung an der
Ausgangsklemme (1) der integrierten Schaltungsanordnung, die die Durchbruchsspannung des pn-Übergangs
der Drain- bzw. Source-Zone des FET (Ti) übersteigt, der Durchbruch des pn-Übergangs
der Diode (Di) rascher erfolg? als der Durchbruch
des pn-Übergangs der Drain- oder Source-Zone des FET (Ti) und daß außerdem die Gate-Isolierschicht
(15) des FET (Ti) eine Dickt, von 30—lOOnm
aufweist.
2. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Gate-Elektrode
(9) der Diode (D\) eine Spannung jo zugeführt wira, die gegenüber der Gate-Elektrode
des FET (Ti) /.ugeführter. Spani jng eine entgegengesetzte
Polarität aufweist
3. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate- J5
Elektrode der Diode (D\) elektrisch mit dem Halbleitersubstrat (8) verbunden ist, in dem der FET
(Ti) und die Diode (Di) ausgebildet sind.
4. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode
der Diode (D\) geerdet ist.
5. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß in einem Teil
des Substrats, in dem die Diode ausgebildet ist, eine Zone eines Leitungstyps mit einer höheren Dotierungskonzentration
als die des Substrats ausgebildet ist.
6. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate
Elektrode des FET mit einer Signalquelle für den ^ FET mit der einen Polarität und die Gate-Elektrode
der Diode mit einer Spannungsquelle der entgegengesetzten Polarität verbunden sind.
7. Integrierte Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Störstellenbereich
der Diode mit der Source- bzw. Drain-Zone verbunden ist.
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