DE2518078A1 - Logische mos-schaltungsanordnung - Google Patents
Logische mos-schaltungsanordnungInfo
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Description
Priorität: 23. April 1974; Japan; Nr. 46211/1974
Die Erfindung bezieht sich auf eine logische MOS-Schaltungsanordnung,
die als integrierte Schaltung ausführbar ist.
Bei der in Figur 1 dargestellten bekannten Inverterschaltung in integrierter MOS-Bauweise ist ein MOS-Treibertransistor
T1' mit einem MOS-Lasttransistor
T2' wirksam verbunden derart, daß, wenn ein Eingangssignal
der Steuerelektrode des MOS-Treibertransistors T1 ' über den Punkt A' zugeführt wird, ein Ausgangssignal
am Verbindungspunkt B1 der Transistoren T1' und T2f entnommen
werden kann. Die Kurve in Figur 2 zeigt die Eingangs-Ausgangscharakteristik einer solchen Inverterschaltung.
Wenn das Eingangssignal unterhalb eines vorge-
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HEG 3489 - 2 -
gebenen Wertes liegt, wird der MOS-Treibertransistor T1 '
nichtleitend, und das Ausgangssignal am Punkt B bleibt auf einem konstanten Wert. Wenn das Eingangssignal am
Punkt A' den Schwellwert des MOS-Transistors T1 ' überschreitet,
beginnt ein Strom durch den MOS-Transistor T1' am Punkt I zu fließen und dadurch die logische Inversion
des Eingangssignals einzuleiten. Wenn das am Punkt Λ' anliegende Eingangssignal den Punkt II erreicht,
nimmt das am Punkt B' anliegende Ausgangssignal den mit III bezeichneten Wert an, wodurch eine logische Inversion
bezüglich der mit dem Punkt B' verbundenen nächstfolgende Stufe durchgeführt wird.
Der Grenzwert zwischen -der logischen "1" und der logischen
"O" bezüglich der am Punkt A' anliegenden Eingangssignalen
liegt daher notwendigerweise nahe dem Schwellwert des MOS-Transistors T1', wobei dieser Schwellwert in hohem
Maße von den Fertigungsbedingungen der integrierten MGS-Schaltung abhängt. Eine Änderung des genannten Grenzwerter,
des am Punkt A' anliegenden Eingangssignales macht es notwendig,
den Schwellwert des MOS-Transistors T1' durch entsprechende
Änderung des Fertigungsprozesses zu ändern und somit einen zusätzlichen Fertigungsschritt vorzusehen.
Die Aufgabe der Erfindung ist es, eine als integrierte MOS-Schaltung ausgeführte logische Inverterschaltung zu
schaffen, bei der der zwischen der logischen "1" und der logischen "0" liegende Grenzwert des Eingangssignals
wesentlich über dem Schwellwert de3 MOS-Transistors liegt. In weiterer Ausbildung der Erfindung soll es ferner möglich
sein, verschiedene Stufen mit unterschiedlichen logischen Grenzwerten in derselben integrierten MOS-Schaltung unterzubringen
und dadurch eine sehr wirksame integrierte MOS-Eingangsschaltung zu schaffen.
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HEC 3489 - 5 -
Zur Lösung dieser Aufgabe ist gemäß der Erfindung vorgesehen, daß die Eingangssignale der Quelle eines MOS-Elements
vom Anreicherungstyp zugeführt werden, welches
hierfür mit einem als Last arbeitenden MOS-Element versehen
ist, während die Ausgangssignale von der Senke des MOS-Elements vom Anreicherungstyp der Steuerelektrode
einen als Treiber arbeitenden MOS-Elements zugeführt werden, welches als Qtiellenfolger geschaltet ist, und daß die Ausgangssignale
von der Quelle des MOS-Treiberelements der Steuerelektrode der invertierenden Endstufe zugeführt werden.
Die erfindungsgemäße Schaltungsanordnung ermöglicht es,
die Grenze zwischen der logischen "O" und der logischen "1" des Eingangssignals beliebig über dem für die MOS-Elemente
charakteristischen Schwellwort zu wählen.
Weitere Vorteile und Einzelheiten der Erfindung gehen aus der nachfolgenden Beschreibung von Ausführungsbeispielen
im Zusammenhang mit den beiliegenden Zeichnungen hervor, wobei in allen Zeichnungen gleiche Bezugszeichen
einander entsprechende Teile bezeichnen. Es zeigen:
Figur 1 die schon erörterte zum Stande der Technik gehörende MOS-Inverterschaltung;
Figur 2 die Eingangs-Ausgangs-Charakteristik der Schaltung von Figur 1;
Figur 3 ein bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen
Schaltungsanordnung;
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HEC 3489 - 4 -
Figur 4 ein Ersatzschaltbild eines Teils der Schaltungsanordnung von Figur 3;
Figur 5 eine Eingangs-Ausgangs-Charakteristik der
Schaltungsanordnung von Figur 3;
Figur 6 ein Teil eines weiteren erfindungsgemäßen Ausführungsbeispiels;
Figur 7 und 8 Ersatzschaltbilder der Schaltung von Figur 6;
Figur 9 einen Teil eines weiteren erfindungsgemäßen
AusführungsbeiSpieles;
Figur 10 und 11 Ersatzschaltbilder der Schaltung von
Figur 9;
Figur 12 ein Schaltdiagramm, welches eine Anwendung der Erfindung zeigt; und
Figur 13 bis 15 Schaltungsdiagramme von externen Eingangsschaltungen.
Die Schaltungsanordnung von Figur 3 weist ein MOS-Übertragungselement
1, welches im folg-enden als MOST0 bezeichnet
wird, MOS-Lastelemente 2, 4 und 5, die im
folgenden als MOST1 bzw. MOST5 bzw. MOST, bezeichnet
werden und MOS-Treiberelemente 3 und 6 auf, die im folgenden als MOST2 und MOSTc bezeichnet werden.
Die Quelle des Übertragers MOSTq empfängt ein über den
Punkt A zugeführtes Eingangssignal, und seine Senke ist
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HEC 3489 - 5 -
mit der Last MOST., gekoppelt. Der betreffende Verbindungspunkt ist mit B "bezeichnet und ist mit der Steuerelektrode
des Treibcrü MGST2 gekoppelt, dessen Quelle mit der Last
HOSl1V verbunden ist. Dieser Verbindungspunkt zwischen der
Quelle des Treibers MOST2 und der Last MOST5 ist mit C
bezeichnet und ist mit der Steuerelektrode des Treibers HOSlV verbunden, dessen Quelle mit der Last MOST, über den
Verbindungspunkt D verbunden ist. Wie in der Zeichnung gezeigt Y/ird, werden die den Schaltungselementen MOST^ ,
MOST2, MOST5 und-M0ST4 zugeführten Spannungen mit -VG(J1
bzw. -νΛΓ,ο bzw. -VTvn bezeichnet.
\i\sd
JJJJ
Das Eingangssignal wird am Punkt A angelegt und gelangt über den Übertrager MOSTq zum Punkt B in der Quellenfolgerstufe
enthaltend die beiden Schaltungselemente MOSTp und MOST-,. Da3 am Punkt C sich in der Quellenfolgerstufe ergebende
Ausgang3signal wird dann der Inverterstufe bestehend aus den beiden Schaltungselenieiiten MOSTr und MOST, zugeführt, und
diese Inverterstufe erzeugt als Ergebnis am Punkt D die Inversion des Eingang3 3ignalo.
Es sei nun zum besseren Verständnis der beschriebenen
Schaltungsanordnung angenommen, daß alle Elemente der Schaltung von Figur j5 übliche P-Kanal-MOS-Elemente vom
Anreicherungstyp 3ind und daß die Schwellwerte und die Substratspannungseffekte der jeweiligen MOS-Elemente
im wesentlichen dieselben Werte haben.
Die nachfolgendeBeSchreibung befaßt sich mit der Arbeitsweise
der Schaltung zwischen den Punkten B und D.
Wenn der Punkt B sich auf Erdpotential befindet, befindet sich der Punkt C ebenfalls auf Erdpotential, und der Punkt D
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HEC 3489 - 6 -
befindet sich dann auf dem Potential -V™,. Das Potential
am Punkt B wird dann in einen bestimmten negativen Bereich über den Schwellwert des MOSTp hinaus gebracht.
Bezeichnet man das Potential am Punkt B mit -V,,rno und
den Schwellwert des HOST2 mit -Vm2* so ist das Potential
am Punkt C durch die folgende Gleichung gegeben:
Potential am Punkt C=- V&T2 - ( - VT2 - ^V1302) (1)
dabei ist ^V-nnn das Inkrement des Schwellwertes aufgrund
des Spannungsabfalls im Substrat.
Die MOST2 und MOST, enthaltende Stufe kann durch das Ersatzschaltbild
von Figur 4 dargestellt werden, wobei die Widerstandswerte von MOST2 und MOST* durch R2 bzw. R- dargestellt
werden. Aus Figur 4 ergibt sich die folgende Gleichung:
Hz ( v %
Potential am Punkt C = *>——^— v DD; (2)
Das Potential am Punkt C geht jedoch beim Übergang in den
negativen Bereich nicht über den von Gleichung 1 bestimmten Wert hinaus. Daraus folgt, daß das Potential am Punkt C
immer höher ist als das Potential am Punkt D, und zwar um mindestens den Schwellwert V,,,^.
Im Ansprechen darauf, daß das Potential am Punkt C unterhalb des Schwellwertes -V^ von MOST,- liegt, fließt ein
Strom durch MOST,-. Unter diesen Bedingungen muß das Potential am Punkt B unterhalb ( - V^2 - V^1- ) liegen.
Wenn diese Forderung nicht erfüllt ist, fließt kein Strom durch MOSTc, und das Potential am Punkt D beträgt
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HSC 3489 - 7 -
Da alle MOS-Eleniente vom Anreicherungstyp innerhalb derselben
integrierten MOS-Schaltung im wesentlichen denselben Schwellwert haben, d. h. -V„2 = - V,nr = ^φη' ^a^
die Einganga-Ausgangs-Charakteristik zwischen den Punkten
B und D die in Figur 5 gezeigte Form.
Im Vergleich mit der in Figur 2 gezeigten Invertercharakteristik
sieht man, daß die potentialmäßige Grenze des Eingangssignals zwischen der logischen "1" und der
logischen "0" am Punkt B zweimal so hoch ist wie der Schwellwert V™,. des MOS-Elements, also 2Ym„ beträgt.
Wenn die logische "1" und die logische "0" als hohes Potential 11H" (Erdpotential) bzw. als niedriges
Potential "L" (Potential -Vt)J)) betrachtet werden, stellt
die Schaltung zwischen den Punkten B und D eine Inverterschaltung
dar, und der Grenzwert zwischen der logischen "1" und der logischen "0" beträgt -2V„,„. Berücksichtigt
man auf Fertigungstoleranzen beruhende Schwankungen + ^Vn1JJ der Schwellwerte der MOS-Elemente und das auf
Substratspannungsverluaten beruhende Inkrement - ^V™ der
Schwellwerte, so ergibt sich für die Grenze zwischen der logischen "1" und der logischen "0" angenähert:
- 2
Die Elemente MOSTq und MOST1 arbeiten in folgender Weise.
MOST1 ist zu dem Zweck vorgesehen, das Potential am Punkt B
zu sichern; in Abwesenheit von Eingangssignalen am Punkt A kann für das Potential am Punkt B geschrieben werden:
- VGG1
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HEC 3489 - 8 -
dabei ist V^1 der Schwellwert von
Der Wert von -VV1n., in der Gleichung 3 wird in folgender
Weise gewählt:
YGG1
Die obige Gleichung 4 kann unter der Annahme, daß Υ™,
A Vm und <ΔV-Γ,ρ der jeweiligen MOS-Elemente im wesentlichen
denselben Wert haben, in folgender Weise umgeschrieben
werden:
- VGG1 ^ * 3 ( VT ±
Die Steuerspannung V^ von MOSTq wird so gewählt, daß sie
unterhalb des betreffenden Schwellwerts liegt, also die folgende Beziehung befriedigt:
- V1
Die Widerstandswerte R^0 und R^1 von MOSTQ und MOST1
erfüllen die Beziehung ILq^ R^1
Wenn das Potential am Punkt A auf den Wert - V1 + V„, fällt,
ist MOSTq nichtleitend, und das Potential am Punkt B ist "L", so daß die sich ergebende Leitung von MOSTp das
Potential am Punkt C auf den niedrigen Wert "L" bringt. Im Ergebnis ist MOST5 leitend, und das Potential am
Punkt D ist "H". Dies führt dazu, daß der logische Wert am Punkt D "1" ist.
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HFiC 3489 - 9 -
Wenn umgekehrt das Potential am Punkt A erhöht wird in der V/eise, daß die Beziehung befriedigt wird:
Potential am Punkt A ( = Potential am Punkt B wegen HrpQ <£. Rf1I1 )
> - 2Vrjuj, wird MOS1IV in den nichtleitenden
Zustand gebracht, so daß das Potential am Punkt D
"L" ist. In anderen Worten, der logische Zustand am Punkt D ist "0".
Die Quellenfolgerutufe enthaltend MOST2 und MOSlV ist
in Figur 3 so dargestellt, daß sie eine einfache MOS-Laststufe ist; ihr Ersatzschaltbild wird jedoch unter
der Bedingung, daß MOSrAj unterteilt wird in MOST5 '
und HOSlV1' und HOSÜV, nichtleitend ist, durch die
Figuren 7 und 8 dargestellt. In diesen Figuren sind R^1 und R-.511 die jeweiligen Widerstandswerte von
MOSlV · und MOST-,I?. Figur 7 zeigt das Ersatzschaltbild,
wenn VGT2l<dVDD|f während Figur 8 den Fall zeigt, daß
IVGT2|^HVDdI * Auf d*ese Weise kann die potentialmäßige
Grenze zwischen der logischen "1" und der logischen "0" nach Wunsch dadurch gewählt werden, daß die R^ entsprechenden
Werte von Gleichung 2 entsprechend gewählt werden.
Falls mehrere,'also η MOS-Eleiaente vom Anreicherungstyp
mit dem Anreicherungstyp MOSTp in Serie geschaltet werden, wird das Ersatzschaltbild unter der Bedingung, daß MOST2
leitend ist, durch Figuren 10 und 11 dargestellt. Figur gibt das Ersatzschaltbild für den Fall an, daß|νβφ2|^ν;ητ) j»
während Figur 11 den Fall betrifft, daß iVGT2l<- IVDdI* In dieseu Figuren wird davon ausgegangen, daß
die mit MOST2 in Serie geschalteten MOS-Elemente vom Anreicherungstyp
extrem kleine Widerstandswerte haben im Vergleich mit dem Widerstandswert R^ von MOST^, daher werden
diese MOS-Elemente nicht gezeigt. Auf diese Weise kann die
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HKC 3489 - 10 -
potentialmäßige Grenze zwischen "1" und "0" nach Wunsch gewählt werden.
Es dürfte aus dem Vorangegangenen klar werden, daß zwar
MOSTq' vom Anroicherungstyp sein sollte, die restlichen
MOS-Elemente jedoch entweder vom Anreicherungstyp oder
vom Verarmungstyp sein können. MOSTq, MOST0 und MOSTc
sind vorzugsweise vom Anreicherungstyp, wobei es sich
hinsichtlich des Leitungstyps entweder um P-Kanaltypen oder um N-Kanaltypen handeln kann..
Eine bevorzugte Anwendung der wesentlichen Merkmale der erfindungsgemäßen Schaltungsanordnung wird nachfolgend
anhand eines Beispieles beschrieben.
Wenn die von außen an eine LSI-Schaltung, die aus MOS-Elementen
vom P-Kanaltyp mit niedrigem Schwellwert "L" besteht, angelegten Signalwerte "1" oder "0" voneinander
verschieden sind und die Schwellwerte der MOS-Elemente vom Anreicherungstyp - 1,5 - 0,5 Volt betragen, muß das
Eingangssignal hohen Wertes "H" oberhalb 1,0 Volt liegen, wenn man jede mögliche Abweichung berücksichtigt,
vorausgesetzt, daß die Eingangssignale direkt an die Inverter-Steuerelektrode angelegt werden, wie das beim
Stande der Technik der Fall ist.
Bei der erfindungsgemäßen Ausführungsform gemäß Figur 3
betragen die Spannungsversorgungswerte -18 Volt und -6 VoIt1
Der für die Anordnung von Figur 12 maßgebende Schwellwert kann durch die folgende Formel ausgedrückt werden unter
der Annahme, daß die Schwellwerte, die Substratspannungseffekte und die Schwankungen der Schwellwerte von einem
internen MOS-Element zum anderen im wesentlichen gleich sind.
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- 2
Wenn /\ V™ = O int, kann der Wert "H" der Eingangssignale oberhalb -2 Volt liegen, während der Wert "L"
unterhalb -4 Volt liegen kann.
JDa die S teuer spannung von MOSTq -6 Volt beträgt, wird,
wenn das Potential am Punkt A -6 - (1,5 + 0,5) Volt beträgt,
d. h. unter -5 Volt liegt, MOSTq eingeschaltet, so daß sich kein Stromweg über MOSTq und MOST1 ergibt,
selbst wenn der Wert "L" -5 Volt beträgt. Falls daher die Eingangsstufe gemäß Figur 13 ausgebildet wird, wobei ein
Transistor 11 und ein Widerntand 12 vorgesehen sind, fließt kein Strom von der Spannungsversorgung -5 Volt zu
der Spannungsversorgung -18 Volt über den Widerstand 12 und über MOSTq und MOST-j (Figur 12), auch wenn der
Transistor 11 in seinen leitenden Zustand gebracht wird.
Derartige Anwendungsfälle können sich häufig bei LSI-Rechnerbausteinen
ergeben, aus denen ein Satz von Zeitsteuerungosignalen abgeleitet wird, die sowohl
zur Wiedergabe als auch zur Signaleingabe mittels einer Tastatur dienen. Ein solcher Anwendungsfall ist in
Figur 14 dargestellt. Der rechts vom Punkt A befindliche Teil ist dabei äquivalent zu der Schaltung von Figur 12.
Die Symbole E und D bezeichnen in Figur 14 MOS-Elemente
vom Anreicherungstyp bzw. vom Verarmungstyp.
In Figur 14 sind ein MOS-Element 21 vom Anreicherungstyp,
im folgenden MOSTA genannt, eine Ausgangsklemme P für die
Zeitsteuerungssignale, eine Fluoreszenzanzeigeröhre 221
ein Widerstand 23, eine Diode 24, eine Taste 25 und eine Eingangsklemme Λ eines LSI-Elements, wie es in Figur 12
gezeigt wird, vorgesehen.
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TTiyiπ "Λ - — Ί O —
Π LiV/ ^i 'τ ->
J/ "·■»_ —
Die Anordnung von Figur 14 ist so getroffen, daß der Leitungszustand von MOST, die Fluoreszenzanzeigeröhre
Jn.
aktiviert, wobei der fließende Strom mit Ioiit bezeichnet
ist. Das Potential am Punkt P wird hei Vorhandensein des Stromes lout unter Erdpotential gebracht, und zwar
um den Spannungswert R^ x|lout|, wobei RTA der Widerstandswert
von MOST, .im leitenden Zixstand ist. Dieses Potential
am Punkt P wird in das LSI-Element über die Diode 24 und den Tastenschalter 25 eingeführt. Wenn das "Ringangspotential
an der Klemme Λ unter den Schwellwert des MOS-Elements vom
Anroicharimgstyp fällt, kann dieses Ejngangspotential nicht
abgetastet werden, wenn, wie nach dem Stande der Technik üblich war, das Eingangssignal direkt an die Steuerelektrode
- entsprechend dem Punkt C der Figuren 12 und 14 - einer
einfachen Inverterstufe angelegt wird. Es ist dann erforderlich, das Element MOSTA groß auszulegen und die Schwellwerte
der MOS-Elemente in der Eingangsstufe während der Fertigung des LSI-Elements entsprechend zu modifizieren. Dies erfordert
zusätzliche Maßnahmen bei der Fertigung.
Bei der erfindungsgemäßen Schaltung von Figur 12 fließt jedoch,
wie erörtert wurde, keinerlei Strom durch die Elemente MOSTq und MOST1 in Richtung zur Spannungsversorgung +Vqq.
von -18 Volt, auch wenn das Eingangspotential am Punkt A abfällt, und zwar um ejnen Spannungsschritt, der zweimal
so groß ist wie der Schwellwert des MOS-Elementn vom Anreicherungstyp.
Die erfindungsgemäße Anordnung ermöglicht es daher, die oben erwähnten Anforderungen hinsichtlich
einer großen Dimensioniorung des MOST^ und hinsichtlich
einer Modifizierung der Schwellwerte während der Fertigung auszuschalten.
Die bezüglich Figur 14 erörterten Vorteile können auch in dem Fall erhalten werden, in dem, wie in Figur 15 gezeigt
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^O ^5489 - 13 -
wird, mehrere Dioden 26, die auf Segmentsignale ansprechen, und ein Transistor 27 vorgesehen sind.
Legt man die Eingangssignale der Schaltungen von Figur und 15 an den Punkt Λ der Figur 12 an, so ist, auch wenn
die Eingangssignale an den Punkt B unter Entfernung von MOSTq von Figur 12 angelegt v/erden, die erfindungsgemäße
Schaltung immer noch funktionsfähig. Dies führt jedoch dazu, daß, wenn MOST« von Figur 14 nichtleitend ist, ein
Stromfluß von der Spannungsversorgung Vp ~ von -18 Volt
su der Spannungsversorgung V,, von -24 Volt stattfindet,
weil das Element MOST^ vom Verarmungstyp ist, so da3 das
Potential am Punkt P in einen mittleren Bereich zwischen V„ und Vp(, gelangt. Wenn MOST^ von Figur 14 nichtleitend
ist, wird das Potential am Punkt P in den Bereich zwischen V,T xind Vnn gebracht aufgrund des Stromflusses von der
Spannungsversorgung V,f von -6 Volt zu der Spannungsversorgung
Vp^ von -10 Volt.
Die Erfindung ist somit in weitem Umfang auf verschiedenste
Schaltungen anwendbar, die unterschiedliche Eingangssignalwerte, insbesondere hinsichtlich des "L"-Wertes, aufweisen,
und zwar durch geeignete Wahl der der Steuerelektrode des in Figur 12 gezeigten MOSTq.
Patentansprüche;
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Claims (4)
1. Logische MOS-Schaltungsanordnimg gekennzeichnet durch
ein M03-Übei*tragungselement (1) zum Empfang eines
Signals, welches jeweils einen von zwei möglichen der logischen "1" bzw. der logischen "0" entsprechenden
V/er ten annimmt,
ein MOS-Inverterelenient (6), welches ein dem Wert "1"
bzw. "0" des Eingangssignals entsprechendes Ausgangssignal liefert,
und eine Quellenfolgerstufe (3, 4), die zwischen das
MOS-Übertragungse lerne nt (1) und das MOS-Inverterelement
(6) geschaltet ist und ein oder mehrere MOS-Elemente (3, 4)
enthält und dadurch eine flexible Wahl des Grenzwertes zwischen den der "1" bzw. der "0" entsprechenden Potentialbereichen
ermöglicht.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß das MOS-Übertragungselement
(1) vom Anreicherungstyp ist.
3. Logische MOS-Schaltungsanordnung, gekennzeichnet du rc Ii
ein M0S-Übertragung3e lenient (1) vom Anreiche rungs typ
zum Empfang eines Eingangssignals, dessen Potentialwert einer logischen "1" oder einer logischen "0" entspricht,
ein dem MOS-Übertragungselement (1) zugeordnetes MOS-Lastelement
(2),
eine Quellenfolgerstufe (3, 4) enthaltend ein MOS-Treiberelement
(3), dessen Eingangselektrode das Ausgangssignal des MOS-Übertragungselements (1) empfängt,
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HEC Z^ii'j - 15 -
und ein MOS-Inverterelement (6), welches mit dem MOS-Treiberelement
(3) in der Quellenfolgerstufe (3, 4) gekoppelt ist zwecks Empfang des Ausgangs signals
des MOS-Treiberelements (3) und zwecks Erzeugung
der Inversion des der Schaltungsanordnung über die Qiiellenf olgerstuf e (3, 4) zugeführten Eingangssignals,
4. Anordnung nach einem der vorangehenden Ansprüche, dad ix roh gekennzeichnet, daß
dar. MOw-ühertragungselement (1), da3 MOS-Inverterelement
(6) und die Elemente der Quellenfolgerstufe
(3, A) sämtlich in einer integrierten Schaltung iuisammengefaßt sind.
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP4621174A JPS5342587B2 (de) | 1974-04-23 | 1974-04-23 |
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Family
ID=12740746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE2518078A Ceased DE2518078B2 (de) | 1974-04-23 | 1975-04-23 | Logische MOS-Schaltungsanordnung |
Country Status (3)
Country | Link |
---|---|
US (1) | US4000411A (de) |
JP (1) | JPS5342587B2 (de) |
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1975
- 1975-04-23 US US05/570,825 patent/US4000411A/en not_active Expired - Lifetime
- 1975-04-23 DE DE2518078A patent/DE2518078B2/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
JPS50138745A (de) | 1975-11-05 |
JPS5342587B2 (de) | 1978-11-13 |
US4000411A (en) | 1976-12-28 |
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