JP3156611B2 - データ多重分離装置 - Google Patents
データ多重分離装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、データ多重分離装
置に関し、特に同期通信のデータ多重分離装置に関す
る。
置に関し、特に同期通信のデータ多重分離装置に関す
る。
【0002】
【従来の技術】ISDNなどのディジタル同期通信にお
いては、同期ビットや実際のデータは多重化されて伝送
される。例えばTV会議システムなどで使用される、
H.221やH.223(ITU勧告)のデータ多重分
離方式では、送信側では、同期、音声、画像、その他の
データが多重化され、1または複数のディジタルチャネ
ル上にて伝送される。受信側では、これらの多重化され
たデータを受け取った後、多重化された方式に従ってデ
ータを分離し、それぞれのデータを復号化するユニット
へと分配する。
いては、同期ビットや実際のデータは多重化されて伝送
される。例えばTV会議システムなどで使用される、
H.221やH.223(ITU勧告)のデータ多重分
離方式では、送信側では、同期、音声、画像、その他の
データが多重化され、1または複数のディジタルチャネ
ル上にて伝送される。受信側では、これらの多重化され
たデータを受け取った後、多重化された方式に従ってデ
ータを分離し、それぞれのデータを復号化するユニット
へと分配する。
【0003】データ分離に注目した場合、従来、ハード
ウェア回路を用いてデータ分離を行う場合のハードウェ
アとしては、図14に示すように、主に、階層化された
プロトコル処理部と、プロトコル処理部から出力される
シフト量制御情報によって動作するシフタから構成され
ている(例えば特開平4−207728号公報等の記載
参照)。
ウェア回路を用いてデータ分離を行う場合のハードウェ
アとしては、図14に示すように、主に、階層化された
プロトコル処理部と、プロトコル処理部から出力される
シフト量制御情報によって動作するシフタから構成され
ている(例えば特開平4−207728号公報等の記載
参照)。
【0004】図14を参照すると、シリアルデータ通信
の場合、シリアルデータはシリアルパラレル変換器15
によってパラレルデータに変換された後、フレーミング
規則に従ったプロトコル情報によってシフト量を変換さ
せるシフタ16へと入力される。
の場合、シリアルデータはシリアルパラレル変換器15
によってパラレルデータに変換された後、フレーミング
規則に従ったプロトコル情報によってシフト量を変換さ
せるシフタ16へと入力される。
【0005】シフタから出力されたデータは、同期検出
器及びプロトコル処理を行うプロトコル解析/データ分
離部17へと入力される。同期検出器およびプロトコル
処理部は所定のフレーミング規定によって割り当てられ
た同期ビットを検出し、そのビットシフト量18をシフ
タ16へと転送する。
器及びプロトコル処理を行うプロトコル解析/データ分
離部17へと入力される。同期検出器およびプロトコル
処理部は所定のフレーミング規定によって割り当てられ
た同期ビットを検出し、そのビットシフト量18をシフ
タ16へと転送する。
【0006】またプロトコル処理部は階層化され、同期
パターンに適合するビット列を高速に検出する構造とな
っている。例えば図14において、プロトコル1とプロ
トコル1−1〜1−nのように階層化されている。
パターンに適合するビット列を高速に検出する構造とな
っている。例えば図14において、プロトコル1とプロ
トコル1−1〜1−nのように階層化されている。
【0007】H.221勧告に基づいたデータ多重分離
を行う場合には、仮に2BチャネルのISDN回線を使
用すると、16ビットのデータをテストしなくてはなら
ないため、少なくとも同期ビット検出のために16個の
シフタ、および階層化されたコンパレータが必要であ
る。さらに、同期ビットを検出した後のプロトコルの判
断を行うために、プロトコルによって判断されたフレー
ミング規則によって、シフトレジスタの入力ビット数を
制御するようにしたステート(状態)マシンを構成しな
ければならない。
を行う場合には、仮に2BチャネルのISDN回線を使
用すると、16ビットのデータをテストしなくてはなら
ないため、少なくとも同期ビット検出のために16個の
シフタ、および階層化されたコンパレータが必要であ
る。さらに、同期ビットを検出した後のプロトコルの判
断を行うために、プロトコルによって判断されたフレー
ミング規則によって、シフトレジスタの入力ビット数を
制御するようにしたステート(状態)マシンを構成しな
ければならない。
【0008】これに対して、ソフトウェアのみを用いて
データ多重分離を行う場合の処理は、主に同期フェー
ズ、分離フェーズに分解される。
データ多重分離を行う場合の処理は、主に同期フェー
ズ、分離フェーズに分解される。
【0009】ISDN上で、H.221勧告に基づいた
データ多重分離を行う場合のフローチャートは、図15
に示すようなものとなる。
データ多重分離を行う場合のフローチャートは、図15
に示すようなものとなる。
【0010】図15を参照すると、H.221では、8
0オクテットのデータ(マルチフレーム)を1つのフレ
ーミング単位として使用するため、まず80オクテット
のデータを取り込めたかどうかを判断し(ステップS1
02)、第1サブチャネル内に同期パターンに適合する
値があるかどうかを判断する(ステップS104)。
0オクテットのデータ(マルチフレーム)を1つのフレ
ーミング単位として使用するため、まず80オクテット
のデータを取り込めたかどうかを判断し(ステップS1
02)、第1サブチャネル内に同期パターンに適合する
値があるかどうかを判断する(ステップS104)。
【0011】ここで検出できなかった場合、他チャネル
に検索範囲を移すこととなる(ステップS105)。
に検索範囲を移すこととなる(ステップS105)。
【0012】ISDNのBチャネルは8つのサブチャネ
ルを含むため、最悪これを8回行うこととなる。8回行
って同期検出ができなかった場合には、エラー処理を行
う(ステップS107)。
ルを含むため、最悪これを8回行うこととなる。8回行
って同期検出ができなかった場合には、エラー処理を行
う(ステップS107)。
【0013】8ビットの同期パターンの場合、1サブチ
ャネル内の8ビットデータの抽出のためには、最低デー
タ入力動作8回、論理演算動作8回、比較演算動作1
回、計17回のインストラクションサイクルが必要であ
る。このため、80オクテット内の全てについて同期検
出動作を行うものとすると、 17×8(bit)×80=13600インストラクシ
ョンサイクルが必要となる(同期フェーズ)。
ャネル内の8ビットデータの抽出のためには、最低デー
タ入力動作8回、論理演算動作8回、比較演算動作1
回、計17回のインストラクションサイクルが必要であ
る。このため、80オクテット内の全てについて同期検
出動作を行うものとすると、 17×8(bit)×80=13600インストラクシ
ョンサイクルが必要となる(同期フェーズ)。
【0014】同期ビットを検出することができれば(ス
テップS104のYes)、プロトコルのパターンを解
析し(ステップS108)、これによって得られたフレ
ーミング規則に則ったビット分割パターンを導き出し
(ステップS109)、シフト動作によって実際にデー
タの分割を行う(ステップS110)。
テップS104のYes)、プロトコルのパターンを解
析し(ステップS108)、これによって得られたフレ
ーミング規則に則ったビット分割パターンを導き出し
(ステップS109)、シフト動作によって実際にデー
タの分割を行う(ステップS110)。
【0015】この場合、1つのバイトデータに対して、
最大4回のビットマスク及びシフト動作と、1回のデー
タ入力動作が必要とされるため、 2(マスク・シフト)×4×80+80(リード)=7
20インストラクションサイクル が必要となる(分離フェーズ)。
最大4回のビットマスク及びシフト動作と、1回のデー
タ入力動作が必要とされるため、 2(マスク・シフト)×4×80+80(リード)=7
20インストラクションサイクル が必要となる(分離フェーズ)。
【0016】
【発明が解決しようとする課題】上記したように、ハー
ドウェアのみでデータ多重分離を行おうとした場合、図
14にその構成を示したように、ビット同期部分とプロ
トコル解析部分は不可分のものとなり、またフレーミン
グパターンに適応した解析ユニットを階層的に持つた
め、ハードウェア規模が大きくなりやすい、という問題
点を有している。
ドウェアのみでデータ多重分離を行おうとした場合、図
14にその構成を示したように、ビット同期部分とプロ
トコル解析部分は不可分のものとなり、またフレーミン
グパターンに適応した解析ユニットを階層的に持つた
め、ハードウェア規模が大きくなりやすい、という問題
点を有している。
【0017】さらにフレーミング部分に新たなフレーミ
ングパターンが割り当てられた場合に、これに対応する
ためには、図14において符号17で示すプロトコル解
析部分に追加を行うに当たって、プロトコルを判断し、
シフトレジスタの入力動作を決定するステートマシンに
対して、新たな状態遷移を追加することが必要とされる
ため、新規プロトコルへの対応時間の変更は、大掛かり
なものとなり、この変更に要する期間(工数)は、ソフ
トウェアによるものよりも、長くなるという、問題点を
有している。
ングパターンが割り当てられた場合に、これに対応する
ためには、図14において符号17で示すプロトコル解
析部分に追加を行うに当たって、プロトコルを判断し、
シフトレジスタの入力動作を決定するステートマシンに
対して、新たな状態遷移を追加することが必要とされる
ため、新規プロトコルへの対応時間の変更は、大掛かり
なものとなり、この変更に要する期間(工数)は、ソフ
トウェアによるものよりも、長くなるという、問題点を
有している。
【0018】一方、ソフトウェアを用いてデータの多重
分離を行う場合には、汎用性/柔軟性は非常に高くな
り、メンテナンス性も向上するとともに、開発期間の短
縮などの利点があるものの、上記従来方式においては、
初期の同期検出部分において、経験則的な検索手順から
所要インストラクションサイクルの削減はできるという
可能性があるものの、上記したように、最悪13600
インストラクションサイクル、同期検出後のデータ分離
多重において、1オクテット毎に720インストラクシ
ョンサイクルもの処理量となり、極めて高性能なプロセ
ッサが必要とされる、という問題点を有している。
分離を行う場合には、汎用性/柔軟性は非常に高くな
り、メンテナンス性も向上するとともに、開発期間の短
縮などの利点があるものの、上記従来方式においては、
初期の同期検出部分において、経験則的な検索手順から
所要インストラクションサイクルの削減はできるという
可能性があるものの、上記したように、最悪13600
インストラクションサイクル、同期検出後のデータ分離
多重において、1オクテット毎に720インストラクシ
ョンサイクルもの処理量となり、極めて高性能なプロセ
ッサが必要とされる、という問題点を有している。
【0019】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、データ多重分離
システムをハードウェアのみで構成した場合と比較し
て、回路・装置構成を簡略化することができるととも
に、さらに複雑な処理の多いプロトコル部分をマイクロ
プロセッサを用いて行うことにより、システムの保守性
向上が望めるだけでなく、新たなプロトコルに対してソ
フトウェア部分のみの変更で対応可能とし、その結果生
産性の向上を図るデータ多重分離装置を提供することに
ある。
てなされたものであって、その目的は、データ多重分離
システムをハードウェアのみで構成した場合と比較し
て、回路・装置構成を簡略化することができるととも
に、さらに複雑な処理の多いプロトコル部分をマイクロ
プロセッサを用いて行うことにより、システムの保守性
向上が望めるだけでなく、新たなプロトコルに対してソ
フトウェア部分のみの変更で対応可能とし、その結果生
産性の向上を図るデータ多重分離装置を提供することに
ある。
【0020】また、本発明は、ソフトウェアのみで構成
した場合と比較した場合に、マイクロプロセッサに要求
される性能を下げることができ、結果としてシステムの
簡略化に寄与するデータ多重分離装置を提供することも
その目的としている。
した場合と比較した場合に、マイクロプロセッサに要求
される性能を下げることができ、結果としてシステムの
簡略化に寄与するデータ多重分離装置を提供することも
その目的としている。
【0021】
【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ多重分離システムは、ディジタルの
シリアルデータをパラレルデータに変換してマイクロプ
ロセッサに入力し、前記マイクロプロセッサを通じて前
記入力データを一時的に蓄積するメモリと、前記マイク
ロプロセッサにより設定される伝送線路上でのシフト補
正量を示す伝送線路シフト補正レジスタと、前記メモリ
より読み出したデータを入力し前記伝送線路シフト補正
レジスタが示すシフト補正量に応じたシフト動作を行う
データシフトレジスタと、前記マイクロプロセッサにお
いて判断したフレーミング規則を格納するレジスタと、
前記フレーミング規則を示すレジスタの情報によりカウ
ント動作をするカウンタと、前記カウンタのアドレス情
報に従ってフレーミング規則をセレクタの選択情報とし
て出力するルックアップテーブルROM(LUT RO
M)と、前記ルックアップテーブルROMの出力した情
報に従って、前記データシフトレジスタの出力を分配す
るデータセレクタと、前記データセレクタで分配された
データを格納する複数のシフトレジスタ群と、前記マイ
クロプロセッサが、データを出力する度に前記シフトレ
ジスタ群の中のシフトレジスタの内容をチェックし同期
検出およびプロトコル判定情報をソフトウエアにて行う
手段と、前記手段によって判断された前記プロトコル判
定情報によって前記フレーミング規則の決定をソフトウ
ェアにて行う手段と、を備えたことを特徴とする。
め、本発明のデータ多重分離システムは、ディジタルの
シリアルデータをパラレルデータに変換してマイクロプ
ロセッサに入力し、前記マイクロプロセッサを通じて前
記入力データを一時的に蓄積するメモリと、前記マイク
ロプロセッサにより設定される伝送線路上でのシフト補
正量を示す伝送線路シフト補正レジスタと、前記メモリ
より読み出したデータを入力し前記伝送線路シフト補正
レジスタが示すシフト補正量に応じたシフト動作を行う
データシフトレジスタと、前記マイクロプロセッサにお
いて判断したフレーミング規則を格納するレジスタと、
前記フレーミング規則を示すレジスタの情報によりカウ
ント動作をするカウンタと、前記カウンタのアドレス情
報に従ってフレーミング規則をセレクタの選択情報とし
て出力するルックアップテーブルROM(LUT RO
M)と、前記ルックアップテーブルROMの出力した情
報に従って、前記データシフトレジスタの出力を分配す
るデータセレクタと、前記データセレクタで分配された
データを格納する複数のシフトレジスタ群と、前記マイ
クロプロセッサが、データを出力する度に前記シフトレ
ジスタ群の中のシフトレジスタの内容をチェックし同期
検出およびプロトコル判定情報をソフトウエアにて行う
手段と、前記手段によって判断された前記プロトコル判
定情報によって前記フレーミング規則の決定をソフトウ
ェアにて行う手段と、を備えたことを特徴とする。
【0022】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、データ多重分離のフレーミング規則に注目し、その
出現パターンをいくつかの組に分け、その組み合わせに
より、参照テーブルROM(LUT:Look Up
Table;ルックアップテーブル)内に保持されたシ
フト量を導出し、この値によってシフタを動作させるハ
ードウェア部分と、このハードウェアを使用して、実際
のデータ多重分離を行うソフトウェア部を備えている。
に説明する。本発明は、その好ましい実施の形態におい
て、データ多重分離のフレーミング規則に注目し、その
出現パターンをいくつかの組に分け、その組み合わせに
より、参照テーブルROM(LUT:Look Up
Table;ルックアップテーブル)内に保持されたシ
フト量を導出し、この値によってシフタを動作させるハ
ードウェア部分と、このハードウェアを使用して、実際
のデータ多重分離を行うソフトウェア部を備えている。
【0023】より詳細には、本発明は、その好ましい実
施の形態において、ディジタルのシリアルデータをパラ
レルデータに変換してマイクロプロセッサ(図1の2)
に入力し、マイクロプロセッサを通じて前記入力データ
を一時的に蓄積するメモリ(図1の3)と、このメモリ
(図1の3)より読み出した値を入力するシフトレジス
タ(図1の4)と、マイクロプロセッサからの情報によ
りシフトレジスタ(図1の4)に、伝送線路上でのシフ
ト補正量を設定するためのレジスタ(図1の5)と、マ
イクロプロセッサにおいて判断したフレーミング規則を
格納するレジスタ(図1の6)と、フレーミング規則を
示すレジスタ(図1の6)の情報によりカウント動作を
するカウンタ(図1の7)と、このカウンタ(図1の
7)から出力されるアドレス情報に従ってフレーミング
規則をセレクタの選択情報として出力するルックアップ
テーブルROM(図1の8)と、ルックアップテーブル
ROMの出力した情報に従ってシフトレジスタ(図1の
4)の出力データを複数のシフトレジスタ群(図1の1
0)に分配するデータセレクタ(図1の9)と、をハー
ドウェア部分として備え、マイクロプロセッサ(図1の
2)においては、シフトレジスタ(図1の10)によっ
て分離されたデータを解析して同期検出およびプロトコ
ル判定をソフトウェアで行うプログラム(図1の12、
13)と、このプログラムによって判断されたプロトコ
ル判定情報によってフレーミング規則を決定するプログ
ラム(図1の14)と、を有する。
施の形態において、ディジタルのシリアルデータをパラ
レルデータに変換してマイクロプロセッサ(図1の2)
に入力し、マイクロプロセッサを通じて前記入力データ
を一時的に蓄積するメモリ(図1の3)と、このメモリ
(図1の3)より読み出した値を入力するシフトレジス
タ(図1の4)と、マイクロプロセッサからの情報によ
りシフトレジスタ(図1の4)に、伝送線路上でのシフ
ト補正量を設定するためのレジスタ(図1の5)と、マ
イクロプロセッサにおいて判断したフレーミング規則を
格納するレジスタ(図1の6)と、フレーミング規則を
示すレジスタ(図1の6)の情報によりカウント動作を
するカウンタ(図1の7)と、このカウンタ(図1の
7)から出力されるアドレス情報に従ってフレーミング
規則をセレクタの選択情報として出力するルックアップ
テーブルROM(図1の8)と、ルックアップテーブル
ROMの出力した情報に従ってシフトレジスタ(図1の
4)の出力データを複数のシフトレジスタ群(図1の1
0)に分配するデータセレクタ(図1の9)と、をハー
ドウェア部分として備え、マイクロプロセッサ(図1の
2)においては、シフトレジスタ(図1の10)によっ
て分離されたデータを解析して同期検出およびプロトコ
ル判定をソフトウェアで行うプログラム(図1の12、
13)と、このプログラムによって判断されたプロトコ
ル判定情報によってフレーミング規則を決定するプログ
ラム(図1の14)と、を有する。
【0024】本発明の実施の形態においては、このよう
な、ソフトウェア及びハードウェア処理の切り分けを行
うことで、システムコスト、柔軟性ともに優れたデータ
多重分離システムを構築することができる。
な、ソフトウェア及びハードウェア処理の切り分けを行
うことで、システムコスト、柔軟性ともに優れたデータ
多重分離システムを構築することができる。
【0025】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図2は、本発明の一実施例の概略構
成を示すブロック図である。また図1は、本発明の一実
施例の構成を説明するための図である。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図2は、本発明の一実施例の概略構
成を示すブロック図である。また図1は、本発明の一実
施例の構成を説明するための図である。
【0026】図2を参照すると、本発明の一実施例は、
通信回線上を伝送されてきたシリアルデータをパラレル
データに変換するシリアルパラレル変換器26と、パラ
レルデータを入力とするマイクロプロセッサ28と、メ
モリ29と、ビット多重分離回路27と、を備えて構成
される。
通信回線上を伝送されてきたシリアルデータをパラレル
データに変換するシリアルパラレル変換器26と、パラ
レルデータを入力とするマイクロプロセッサ28と、メ
モリ29と、ビット多重分離回路27と、を備えて構成
される。
【0027】より詳細には、図1を参照すると、通信回
線上を伝送されてきたシリアルデータは、シリアルパラ
レル変換器1にてパラレルデータに変換され、マイクロ
プロセッサ2へと入力される。
線上を伝送されてきたシリアルデータは、シリアルパラ
レル変換器1にてパラレルデータに変換され、マイクロ
プロセッサ2へと入力される。
【0028】マイクロプロセッサ2はこのデータを一旦
メモリ3に蓄積し、順次データシフトレジスタ4へ送出
する。
メモリ3に蓄積し、順次データシフトレジスタ4へ送出
する。
【0029】処理が始まると、まずマイクロプロセッサ
2で実行されるプログラムは、処理開始のための初期値
を伝送線路上のシフト量を補正するためのレジスタ(伝
送線路シフト補正レジスタ)5、及びフレーミング種別
(規則)指定レジスタ6に設定する(図1の初期設定1
1)。
2で実行されるプログラムは、処理開始のための初期値
を伝送線路上のシフト量を補正するためのレジスタ(伝
送線路シフト補正レジスタ)5、及びフレーミング種別
(規則)指定レジスタ6に設定する(図1の初期設定1
1)。
【0030】次にマイクロプロセッサ2上のプログラム
は、データシフトレジスタ4とデータレジスタセレクタ
9によって分割され、シフトレジスタ群10に振り分け
られたデータ(分離されたデータ)を解析して同期検出
を行う。この時、伝送線路上の補正量を検出するため、
伝送線路シフト補正レジスタ5の補正量を変更しながら
検索(補正量検索)を行う(図1の同期検出12参
照)。
は、データシフトレジスタ4とデータレジスタセレクタ
9によって分割され、シフトレジスタ群10に振り分け
られたデータ(分離されたデータ)を解析して同期検出
を行う。この時、伝送線路上の補正量を検出するため、
伝送線路シフト補正レジスタ5の補正量を変更しながら
検索(補正量検索)を行う(図1の同期検出12参
照)。
【0031】同期検出がなされた後は、プロトコルを解
析し(図1のプロトコル検出13)、得られたフレーミ
ング規則に則り、データのフレーミング規則(種別)を
フレーミング種別レジスタ6に設定し、ルックアップテ
ーブルROM8に格納されたフレーミング情報に従って
データ分離を行う(図1のデータ分離14参照)。
析し(図1のプロトコル検出13)、得られたフレーミ
ング規則に則り、データのフレーミング規則(種別)を
フレーミング種別レジスタ6に設定し、ルックアップテ
ーブルROM8に格納されたフレーミング情報に従って
データ分離を行う(図1のデータ分離14参照)。
【0032】以下、ITU勧告H.221を例にとって
説明する。
説明する。
【0033】まず、H.221のビットフレーミング規
則に注目し、いくつかのビット分割のパターン分けを行
う。H.221におけるISDN回線を想定したBチャ
ネルのフレーム構造は、図3に示すようなものになる。
同期ビットは、サブチャネル8のFAS(Frame Ali
gnment Signal)に設定されており、この情報をもと
にデータ同期を行うこととになる。第8サブチャネルに
配置されたFASによりフレーム及びマルチフレームの
同期をとり、BAS(Bitrate AllocationSignal)
の制御により、多重方法をサブマルチフレームごとに切
り替える。
則に注目し、いくつかのビット分割のパターン分けを行
う。H.221におけるISDN回線を想定したBチャ
ネルのフレーム構造は、図3に示すようなものになる。
同期ビットは、サブチャネル8のFAS(Frame Ali
gnment Signal)に設定されており、この情報をもと
にデータ同期を行うこととになる。第8サブチャネルに
配置されたFASによりフレーム及びマルチフレームの
同期をとり、BAS(Bitrate AllocationSignal)
の制御により、多重方法をサブマルチフレームごとに切
り替える。
【0034】次にISDNのBチャネルデータ2回線
(2B)を使用した場合の典型的なビット配置を図4に
示す。図4は、H.221勧告に基づいて音声データ
を、G.722(ITU勧告)LSD(Low Speed
Data)を1200bps、MLP(Multi Layered
Protocol)を4kbpsとした時のフレーミングであ
る。
(2B)を使用した場合の典型的なビット配置を図4に
示す。図4は、H.221勧告に基づいて音声データ
を、G.722(ITU勧告)LSD(Low Speed
Data)を1200bps、MLP(Multi Layered
Protocol)を4kbpsとした時のフレーミングであ
る。
【0035】図5は、音声データを、図4のG.722
より、G.728(ITU勧告)に変更した場合のフレ
ーミング例となる。なお、図中の「A」は音声データ、
「V」は画像データを、また添え字の数字はビット列の
順番を示している。
より、G.728(ITU勧告)に変更した場合のフレ
ーミング例となる。なお、図中の「A」は音声データ、
「V」は画像データを、また添え字の数字はビット列の
順番を示している。
【0036】ここで、2Bの初期チャネルに注目した場
合、H.221で使用されるG.711、G.722、
G.728の各音声データ形式によって、ビットスライ
スのパターン分けを行うと、図6から図8に示す26パ
ターンに分解することができる。
合、H.221で使用されるG.711、G.722、
G.728の各音声データ形式によって、ビットスライ
スのパターン分けを行うと、図6から図8に示す26パ
ターンに分解することができる。
【0037】これより、さらにパターン化を進め、出現
するビットパターンの分類を行うと、図9に示すよう
に、A〜Fの6パターンに分類できる。
するビットパターンの分類を行うと、図9に示すよう
に、A〜Fの6パターンに分類できる。
【0038】第2チャネルのビットパターンはVide
oおよびFASまたはBASであるため、図10に示す
G、Hの2パターンに分類できる。
oおよびFASまたはBASであるため、図10に示す
G、Hの2パターンに分類できる。
【0039】これにより、2B回線のビット分割は、初
期チャネルで6パターン、第2チャネルで2パターンの
組み合わせ、すなわち12パターンの組み合わせとな
る。
期チャネルで6パターン、第2チャネルで2パターンの
組み合わせ、すなわち12パターンの組み合わせとな
る。
【0040】このうち、H.221の規格上、出現しな
いパターンを削除すると、結局、ビット分割は、最終的
に、 A+G、A+H、B+H、C+G、C+H、D+H、E
+G、E+H、F+G、F+H の10パターンに集約することができる。
いパターンを削除すると、結局、ビット分割は、最終的
に、 A+G、A+H、B+H、C+G、C+H、D+H、E
+G、E+H、F+G、F+H の10パターンに集約することができる。
【0041】この考えを基に、本発明の一実施例とし
て、マイクロプロセッサの補助回路を構築すると、図1
1に示すようなものとなる。
て、マイクロプロセッサの補助回路を構築すると、図1
1に示すようなものとなる。
【0042】図11を参照すると、入力は16ビットシ
フトレジスタ30に対し、基本チャネルの1オクテット
(8ビット)、第2チャネルの1オクテット(8ビッ
ト)を結合した計16ビットで行われる。さらに、伝送
線路上でのビットシフトを補正するため、全体的なビッ
トシフト構成のヘッドルームとしてシフトレジスタ40
を設ける。ISDNは1オクテット=8ビットであるか
ら、7ビットのヘッドルームが設定される。伝送線路上
でのビットシフトが何ビットであるかは、マイクロプロ
セッサよりホストバスを介してシフトポジションレジス
タ42に書き込まれ、この情報を用いて、ヘッドルーム
の何ビット目から読み出すかをコントローラ41とセレ
クタ39によって指定する構成となっている。
フトレジスタ30に対し、基本チャネルの1オクテット
(8ビット)、第2チャネルの1オクテット(8ビッ
ト)を結合した計16ビットで行われる。さらに、伝送
線路上でのビットシフトを補正するため、全体的なビッ
トシフト構成のヘッドルームとしてシフトレジスタ40
を設ける。ISDNは1オクテット=8ビットであるか
ら、7ビットのヘッドルームが設定される。伝送線路上
でのビットシフトが何ビットであるかは、マイクロプロ
セッサよりホストバスを介してシフトポジションレジス
タ42に書き込まれ、この情報を用いて、ヘッドルーム
の何ビット目から読み出すかをコントローラ41とセレ
クタ39によって指定する構成となっている。
【0043】前述のビットシフトの形式は、ルックアッ
プテーブル(LUT)ROM35に左端ビットよりの切
り分け量のデータをセレクタ38の切り替えデータとし
て格納されている。
プテーブル(LUT)ROM35に左端ビットよりの切
り分け量のデータをセレクタ38の切り替えデータとし
て格納されている。
【0044】どの切り分け形式を選択するかは、マイク
ロプロセッサよりホストバスを介してビット分割パター
ン指定レジスタ33に設定される。
ロプロセッサよりホストバスを介してビット分割パター
ン指定レジスタ33に設定される。
【0045】この設定を初期値として動作するカウンタ
34は、シフトレジスタ30のシフト動作と同期してカ
ウント動作を行い、LUT ROM35の読み出しアド
レスを更新する。
34は、シフトレジスタ30のシフト動作と同期してカ
ウント動作を行い、LUT ROM35の読み出しアド
レスを更新する。
【0046】LUT ROM35から出力された情報に
基づきセレクタ38は、入力データを設定されたデータ
長に切り分け、シフトレジスタ群36に振り分ける。
基づきセレクタ38は、入力データを設定されたデータ
長に切り分け、シフトレジスタ群36に振り分ける。
【0047】分離されるデータの内、マイクロプロセッ
サの操作によってバイト境界での制御が比較的容易なも
のは、図9、図10のうち、S1、S2、S3、S4に
当たるものである。
サの操作によってバイト境界での制御が比較的容易なも
のは、図9、図10のうち、S1、S2、S3、S4に
当たるものである。
【0048】よって、これらに対して、8ビットのシフ
トレジスタ群36を設け、それ以外のデータ(Vide
o、Audio)については、24ビット長のシフトレ
ジスタ37を設けることとする。
トレジスタ群36を設け、それ以外のデータ(Vide
o、Audio)については、24ビット長のシフトレ
ジスタ37を設けることとする。
【0049】さらに、シフトレジスタ37に対して、2
4ビット中8ビットのデータが形成された時点を、マイ
クロプロセッサにデータ引き取り要求として通知するた
めの3ビットカウンタ32を設ける。
4ビット中8ビットのデータが形成された時点を、マイ
クロプロセッサにデータ引き取り要求として通知するた
めの3ビットカウンタ32を設ける。
【0050】図11に示す補助回路を用いてデータ多重
分離を行う場合の手順は、ソフトウェアによるデータ多
重分離と同じく、同期フェーズ、分離フェーズの二つに
分けられる。
分離を行う場合の手順は、ソフトウェアによるデータ多
重分離と同じく、同期フェーズ、分離フェーズの二つに
分けられる。
【0051】同期フェーズでは、入力データ中から同期
パターンを検出するが、まず初期チャネルのヒット分離
パターンをCまたはEとして処理を行う。マイクロプロ
セッサより、このデータ多重分離回路に入力されたデー
タはサブチャネルの1ビット×8にスライスされたデー
タをバイトデータとして出力する。
パターンを検出するが、まず初期チャネルのヒット分離
パターンをCまたはEとして処理を行う。マイクロプロ
セッサより、このデータ多重分離回路に入力されたデー
タはサブチャネルの1ビット×8にスライスされたデー
タをバイトデータとして出力する。
【0052】マイクロプロセッサはデータをデータ多重
分離回路に出力する度にシフトレジスタの内容をチェッ
クし、ここに同期パターンが出現していないかをチェッ
クする。
分離回路に出力する度にシフトレジスタの内容をチェッ
クし、ここに同期パターンが出現していないかをチェッ
クする。
【0053】本実施例に挙げた、図9に示す分割パター
ン構造では、1ビットにスライスされたサブチャネルの
データをチェックできるのは、サブチャネルデータを格
納するS2、S3となるため、一度に検査できるのは2
サブチャネル分となる。
ン構造では、1ビットにスライスされたサブチャネルの
データをチェックできるのは、サブチャネルデータを格
納するS2、S3となるため、一度に検査できるのは2
サブチャネル分となる。
【0054】これを4回繰り返せば、1から8までのす
べてのサブチャネルに関して検査を終了することがで
き、全体的なシフト量が得られる。このとき得られた値
は、全体的なシフト量制御用のレジスタ42に設定して
おく。
べてのサブチャネルに関して検査を終了することがで
き、全体的なシフト量が得られる。このとき得られた値
は、全体的なシフト量制御用のレジスタ42に設定して
おく。
【0055】次に、分離フェーズにおいては、プロトコ
ルより得られた情報によって、10種類の分割パターン
の内の一つを選び出し、これをデータ多重分離回路に通
知した後、所定のデータをデータ多重分離回路に出力し
て、分離されたデータを得ることとなる。
ルより得られた情報によって、10種類の分割パターン
の内の一つを選び出し、これをデータ多重分離回路に通
知した後、所定のデータをデータ多重分離回路に出力し
て、分離されたデータを得ることとなる。
【0056】この場合、同期フェーズにおいて、マイク
ロプロセッサ(CPU)のインストラクションサイクル
は、1回のデータ入力動作、1回のデータ出力動作、4
回のシフト動作となるため、1サブマルチフレーム内の
同期ビット検出は、 (1+1+4)×80=480インストラクションサイ
クル、 となる。これはソフトウェアのみで行った場合の4%で
ある。
ロプロセッサ(CPU)のインストラクションサイクル
は、1回のデータ入力動作、1回のデータ出力動作、4
回のシフト動作となるため、1サブマルチフレーム内の
同期ビット検出は、 (1+1+4)×80=480インストラクションサイ
クル、 となる。これはソフトウェアのみで行った場合の4%で
ある。
【0057】さらに分離フェーズでは、最悪時で1回の
データ入力動作、1回のデータ出力動作、1回のデータ
分離パターン指定動作が必要で、1サブマルチフレーム
内のビット分離は、 (1+1+1)×80=240インストラクションサイ
クル、 となり、この処理をソフトウェアのみで行った場合の3
3%となる。
データ入力動作、1回のデータ出力動作、1回のデータ
分離パターン指定動作が必要で、1サブマルチフレーム
内のビット分離は、 (1+1+1)×80=240インストラクションサイ
クル、 となり、この処理をソフトウェアのみで行った場合の3
3%となる。
【0058】次に本発明の第2の実施例として、LUT
ROMを用いて、データ多重化を行うシステムの構成
をブロック図にて図12に示す。図12を参照すると、
本発明の第2の実施例において、ハードウェアの構成
は、図2に示したマイクロプロセッサ及びシリアルパラ
レル変換器のデータ入力部分がデータ出力部分へと変更
される。
ROMを用いて、データ多重化を行うシステムの構成
をブロック図にて図12に示す。図12を参照すると、
本発明の第2の実施例において、ハードウェアの構成
は、図2に示したマイクロプロセッサ及びシリアルパラ
レル変換器のデータ入力部分がデータ出力部分へと変更
される。
【0059】ビット多重化補助回路44の詳細を図13
に示す。
に示す。
【0060】図13を参照すると、マイクロプロセッサ
は、ホストバスを介して、まずこれから合成しようとす
るデータのパターンをLUT ROM47のポインタ指
定レジスタ48に指定する。
は、ホストバスを介して、まずこれから合成しようとす
るデータのパターンをLUT ROM47のポインタ指
定レジスタ48に指定する。
【0061】この時のパターンは、前記した実施例にお
ける、図9および図10で示したA〜F、G〜Hの組み
合わせを示すものである。
ける、図9および図10で示したA〜F、G〜Hの組み
合わせを示すものである。
【0062】多重化するデータはそれぞれ、8ビットレ
ジスタ群54、および24ビットレジスタ53にホスト
プロセッサより書き込まれる。
ジスタ群54、および24ビットレジスタ53にホスト
プロセッサより書き込まれる。
【0063】合成処理が開始されると、ポインタ指定レ
ジスタ48より指定されたアドレスよりカウンタ49に
よって順次、LUT ROM47内にビットパターンを
シフト量として記憶させたデータが読み出される。
ジスタ48より指定されたアドレスよりカウンタ49に
よって順次、LUT ROM47内にビットパターンを
シフト量として記憶させたデータが読み出される。
【0064】LUT ROM47より読み出されたデー
タは、動作させるシフトレジスタを選択するデコーダ5
0に入力され、選択されたシフトレジスタのシフト動作
を行う。またセレクタ52によって、合成するシフトレ
ジスタの出力データを選択し、16ビットシフトレジス
タ51へと送出する。
タは、動作させるシフトレジスタを選択するデコーダ5
0に入力され、選択されたシフトレジスタのシフト動作
を行う。またセレクタ52によって、合成するシフトレ
ジスタの出力データを選択し、16ビットシフトレジス
タ51へと送出する。
【0065】24ビットのシフトレジスタから送出され
るデータの個数は、3ビットカウンタ53によって計測
され、8ビットシフトするごとにホストプロセッサに通
知し、新たな8ビットデータを要求する。
るデータの個数は、3ビットカウンタ53によって計測
され、8ビットシフトするごとにホストプロセッサに通
知し、新たな8ビットデータを要求する。
【0066】ソフトウェアのみを用いてデータ多重化を
実現した場合、例えば図9および図10中のAおよびG
のパターンを選択すると、データの読み込みに、4イン
ストラクションサイクル、データのマスク(論理積)
に、5インストラクションサイクル、シフト動作に、5
インストラクションサイクル、ビットの合成(論理和)
に、5インストラクションサイクル、の計15インスト
ラクションサイクルの操作が必要となる。
実現した場合、例えば図9および図10中のAおよびG
のパターンを選択すると、データの読み込みに、4イン
ストラクションサイクル、データのマスク(論理積)
に、5インストラクションサイクル、シフト動作に、5
インストラクションサイクル、ビットの合成(論理和)
に、5インストラクションサイクル、の計15インスト
ラクションサイクルの操作が必要となる。
【0067】一方、この実施例のシステムを使用するこ
とで、データの読み込みに、4インストラクションサイ
クル、データの書き込みに、5インストラクションサイ
クル、の計9インストラクションサイクルとなり、これ
はソフトウェアのみを用いてデータ多重化処理を行った
場合の60%となる。
とで、データの読み込みに、4インストラクションサイ
クル、データの書き込みに、5インストラクションサイ
クル、の計9インストラクションサイクルとなり、これ
はソフトウェアのみを用いてデータ多重化処理を行った
場合の60%となる。
【0068】
【発明の効果】以上説明したように、本発明によれば、
プロトコルに最適化されたシフトレジスタと、プロトコ
ルのパターンより導出されたデータフレーミング規則に
格納したLUT ROMと、このLUT ROMから出
力されたデータによって切り替えられるセレクタからな
る補助回路と、マイクロプロセッサより構成され、ソフ
トウェアによるシステムの柔軟性を損なわずに、ソフト
ウェアの負担を軽減するという効果を奏する。
プロトコルに最適化されたシフトレジスタと、プロトコ
ルのパターンより導出されたデータフレーミング規則に
格納したLUT ROMと、このLUT ROMから出
力されたデータによって切り替えられるセレクタからな
る補助回路と、マイクロプロセッサより構成され、ソフ
トウェアによるシステムの柔軟性を損なわずに、ソフト
ウェアの負担を軽減するという効果を奏する。
【0069】本発明の効果の一例を定量的に示せば、同
期検出部分は、ソフトウェアのみを用いた場合に比べて
最大4%に、ビット分離部分は33%に低減している。
期検出部分は、ソフトウェアのみを用いた場合に比べて
最大4%に、ビット分離部分は33%に低減している。
【図1】本発明の一実施例のデータ分離装置を説明する
ための図である。
ための図である。
【図2】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図3】ISDNのサブチャネル構造を説明するための
図である。
図である。
【図4】H.221フレーミング例1を説明するための
図である。
図である。
【図5】H.221フレーミング例2を説明するための
図である。
図である。
【図6】音声データにG.728を使用した場合のビッ
トスライスパターンを示す図である。
トスライスパターンを示す図である。
【図7】音声データにG.722を使用した場合のビッ
トスライスパターンを示す図である。
トスライスパターンを示す図である。
【図8】音声データにG.711を使用した場合のビッ
トスライスパターンを示す図である。
トスライスパターンを示す図である。
【図9】初期チャネルのビット分割パターンを示す図で
ある。
ある。
【図10】第2チャネルのビット分割パターンを示す図
である。
である。
【図11】データ分割用ハードウェアを説明するための
図である。
図である。
【図12】本発明の第2の実施例の構成を示すブロック
図である。
図である。
【図13】本発明の第2の実施例におけるデータ合成用
ハードウェアを説明するための図である。
ハードウェアを説明するための図である。
【図14】ハードウェア構成によるデータ多重分離を説
明するための図である。
明するための図である。
【図15】ソフトウェア構成によるデータ多重分離を説
明するための図である。
明するための図である。
2 マイクロプロセッサ 3 メモリ 4 データシフトレジスタ 5 レジスタ(伝送線路シフト補正レジスタ) 6 フレーミング種別(規則)指定レジスタ 7 カウンタ 8 ルックアップテーブルROM 9 データレジスタセレクタ 10 シフトレジスタ群 12 同期検出プログラム 13 プロトコル検出プログラム 14 データ分離プログラム 26 シリアルパラレル変換器 27 ビット多重分離回路 28 マイクロプロセッサ 29 メモリ
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04J 3/00
Claims (1)
- 【請求項1】ディジタルのシリアルデータをパラレルデ
ータに変換してマイクロプロセッサに入力し、前記マイ
クロプロセッサを通じて前記入力データを一時的に蓄積
するメモリと、 前記マイクロプロセッサにより設定される伝送線路上で
のシフト補正量を示す伝送線路シフト補正レジスタと、前記メモリより読み出したデータを入力し前記伝送線路
シフト補正レジスタが示すシフト補正量に応じたシフト
動作を行うデータシフトレジスタと 、 前記マイクロプロセッサにおいて判断したフレーミング
規則を格納するレジスタと、 前記フレーミング規則を示すレジスタの情報によりカウ
ント動作をするカウンタと、 前記カウンタのアドレス情報に従ってフレーミング規則
をセレクタの選択情報として出力するルックアップテー
ブルROM(LUT ROM)と、 前記ルックアップテーブルROMの出力した情報に従っ
て、前記データシフトレジスタの出力を分配するデータ
セレクタと、前記データセレクタで分配されたデータを格納する複数
のシフトレジスタ群と、 前記マイクロプロセッサが、データを出力する度に前記
シフトレジスタ群の中のシフトレジスタの内容をチェッ
クし同期検出およびプロトコル判定情報をソフトウエア
にて行う手段と、 前記手段によって判断された前記プロトコル判定情報に
よって前記フレーミング規則の決定をソフトウェアにて
行う手段と、 を備えたことを特徴とするデータ分離装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32786196A JP3156611B2 (ja) | 1996-11-22 | 1996-11-22 | データ多重分離装置 |
DE69714193T DE69714193T2 (de) | 1996-11-22 | 1997-11-21 | Vorrichtung zur Multiplexierung und Demultiplexierung von Daten |
EP97120466A EP0844754B1 (en) | 1996-11-22 | 1997-11-21 | Data multiplexing and demultiplexing apparatus |
US08/975,701 US5974055A (en) | 1996-11-22 | 1997-11-21 | Data multiplexing and demultiplexing apparatus capable of simplifying hardware without reducing flexibility |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32786196A JP3156611B2 (ja) | 1996-11-22 | 1996-11-22 | データ多重分離装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10154968A JPH10154968A (ja) | 1998-06-09 |
JP3156611B2 true JP3156611B2 (ja) | 2001-04-16 |
Family
ID=18203800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32786196A Expired - Fee Related JP3156611B2 (ja) | 1996-11-22 | 1996-11-22 | データ多重分離装置 |
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---|---|
US (1) | US5974055A (ja) |
EP (1) | EP0844754B1 (ja) |
JP (1) | JP3156611B2 (ja) |
DE (1) | DE69714193T2 (ja) |
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DE19917016A1 (de) * | 1999-04-15 | 2000-10-19 | Philips Corp Intellectual Pty | Schaltungsanordnung zur Parallel/Seriell-Umsetzung |
US6678751B1 (en) * | 1999-10-15 | 2004-01-13 | Micro Motion, Inc. | System for setting frame and protocol for transmission in a UART device |
US20020024610A1 (en) * | 1999-12-14 | 2002-02-28 | Zaun David Brian | Hardware filtering of input packet identifiers for an MPEG re-multiplexer |
US6925097B2 (en) * | 2000-03-29 | 2005-08-02 | Matsushita Electric Industrial Co., Ltd. | Decoder, decoding method, multiplexer, and multiplexing method |
KR100370218B1 (ko) * | 2000-10-31 | 2003-01-29 | 삼성전자 주식회사 | 비디오/오디오 처리용 집적회로에 적합한 제어 신호 전송및 수신방법 및 이에 적합한 장치들 |
US6792494B2 (en) * | 2001-03-30 | 2004-09-14 | Intel Corporation | Apparatus and method for parallel and serial PCI hot plug signals |
US6870569B1 (en) * | 2001-07-16 | 2005-03-22 | National Semiconductor Corporation | Integrated multilevel signal demultiplexor |
EP1656777A1 (en) * | 2003-08-11 | 2006-05-17 | Koninklijke Philips Electronics N.V. | Auto realignment of multiple serial byte-lanes |
US9479849B2 (en) * | 2015-02-09 | 2016-10-25 | Infinera Corporation | OTU4 one level de-multiplexing spatial framer for G.709 optical transport networks |
JP6556484B2 (ja) * | 2015-04-21 | 2019-08-07 | 株式会社東芝 | 分離回路、及び分離回路の制御方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE2520835C3 (de) * | 1975-05-09 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Übertragung von synchron und asynchron auftretenden Daten |
FR2587159B1 (fr) * | 1985-09-12 | 1987-11-13 | Coatanea Pierre | Equipements de multiplexage et demultiplexage pour liaison numerique synchrone a debit et rapiditite de modulation variables |
EP0302112B1 (en) * | 1986-08-30 | 1992-11-04 | Fujitsu Limited | Multiplex dividing apparatus in a synchronous multiplexing system |
US4939723A (en) * | 1989-06-07 | 1990-07-03 | Ford Aerospace Corporation | Bit-channel multiplexer/demultiplexer |
JP3092850B2 (ja) * | 1990-10-05 | 2000-09-25 | 株式会社リコー | 多重化データ分離方法 |
US5483539A (en) * | 1990-11-07 | 1996-01-09 | Loral Aerospace Corp. | Programmable PCM/TDM demultiplexer |
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JPH07284077A (ja) * | 1994-04-06 | 1995-10-27 | Matsushita Electric Ind Co Ltd | 電子会議端末 |
JPH07297830A (ja) * | 1994-04-21 | 1995-11-10 | Mitsubishi Electric Corp | 多重化装置、非多重化装置、スイッチング装置、およびネットワークアダプタ |
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- 1996-11-22 JP JP32786196A patent/JP3156611B2/ja not_active Expired - Fee Related
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1997
- 1997-11-21 DE DE69714193T patent/DE69714193T2/de not_active Expired - Fee Related
- 1997-11-21 EP EP97120466A patent/EP0844754B1/en not_active Expired - Lifetime
- 1997-11-21 US US08/975,701 patent/US5974055A/en not_active Expired - Fee Related
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---|---|
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JPH10154968A (ja) | 1998-06-09 |
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