DE2509835C3 - Arbeitsspeicheranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Arbeitsspeicheranordnung nach dem Oberbegriff des Patentanspruchs 1.

Es ist bereits bekannt, zwischen einem Zentralprozessor einer Datenverarbeitungseinrichtung und einem zugehörigen Hauptspeicher großer Speicherkapazität einen Pufferspeicher kleiner Speicherkapazität und kleiner Zugriffszeit anzuordnen. Der Pufferspeicher, der auch als Cache bezeichnet wird, hat die Aufgabe, möglichst viele Lesezugriffe des Zentralprozessors zu befriedigen. Bei einem Lesezugriff gibt der Zentralprozessor zunächst die Adresse des gewünschten Datenwortes an das Cache. Falls das Cache das gewünschte Datenwort enthält, wird dieses sofort an den Zentralprozessor weitergegeben. In diesem Fall spricht man von einem Treffer (Hit). Andernfalls muß die Adresse an den Hauptspeicher weitergeleitet werden, und ein aus mehreren Datenwörtern bestehender Datenblock, der auch das gesuchte Datenwort enthält, wird vom Hauptspeicher in das Cache überführt. Erst danach wird das gesuchte Datenwort von diesem zum Zentralprozessor übertragen.

Die Trefferhäufigkeit, die als die Anzahl der Treffer, bezogen auf die Anzahl der Lesezugriffe des Zentral-Prozessors zum Cache definiert wird, ist ein Maß für die Wirksamkeit des Cache. Unter der Annahme, daß das Cache zu Beginn einer von der Datenverarbeitungseinrichtung zu bearbeitenden Prozesses leer ist, fehlt dem Prozeß eine aktuelle Speicherumgebung im Cache. Mit

ίο wachsender Bearbeitungszeit des Prozesses wird die aktuelle Speicherumgebung immer mehr den Bedürfnissen des Prozesses angepaßt Die Trefferhäufigkeit ist also zu Beginn des Prozesses sehr klein und strebt mit zunehmender Bearbeitungszeit einem wesentlich größeren Grenzwert zu.

Untersuchungen haben gezeigt, daß bei einer simultanen Bearbeitung von mehreren Prozessen in einem Multiprogramming- oder Time-Sharing-Betrieb sehr häufig Prozesse mit kurzer Bearbeitungszeit auftreten. Unter simulanter Bearbeitung wird dabei eine scheinbar gleichzeitige Bearbeitung mehrerer Prozesse in einem Prozessor verstanden. Nach jedem Wechsel des Prozesses werden nur kleine Trefferhäufigkeiten im Cache erreicht, da sich die Speicherumgebung im Cache auf den zuvor bearbeiteten Prozeß eingestellt hat. Da die Prozesse im allgemeinen eine kurze Bearbeitungszeit haben, werden auch während der Bearbeitung der Prozesse nur kleine Trefferhäufigkeiten erreicht.
Der Erfindung liegt die Aufgabe zugrunde, eine Arbeitsspeicheranordnung anzugeben, mit der eine große Trefferhäufigkeit im Pufferspeicher auch dann erreicht wird, wenn bei einer Bearbeitung von mehreren Prozessen in einem Zeitmultiplex-Betrieb die zu bearbeitenden Prozesse häufig gewechselt werden.

Erfindungsgemäß wird die Aufgabe hei der Arbeitsspeicheranordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 aufgeführten Merkmale gelöst.
Die Arbeitsspeicheranordnung gemäß der Erfindung hat die Vorteile, daß im Zwischenspeicher kostengünstige Speichereinheiten aus seriell angeordneten Speicherelementen eingesetzt werden können. Außerdem hat die Arbeitsspeicheranordnung den Vorteil, daß trotz eines häufigen Wechsels von zu bearbeitenden Prozessen und trotz kurzer Bearbeitungszeiten eine große Trefferhäufigkeit im Pufferspeicher erreicht wird. Außerdem kann die Arbeitsspeicheranordnung nachträglich in bereits vorhandene Datenverarbeitungseinrichtungen eingebaut werden, wenn diese für eine Bearbeitung von mehreren Prozessen im Time-Sharing-Betrieb eingesetzt werden sollen.

Eine vorteilhafte Ausführungsform des Zwischenspeichers ist dadurch gekennzeichnet, daß die Speichereinheiten aus Speicherelementen bestehen, deren Anzahl gleich ist der größten Anzahl der simultan zu bearbeitenden Prozesse und daß in jeweils einander zugeordneten Speicherelementen die zu jedem Prozeß gehörenden aktuellen Daten und die zugehörigen Adressen der Daten eingespeichert sind.

Der Zwischenspeicher erfordert bei einer Herstellung der Speichereinheiten mit großer Packungsdichte als integrierte Schaltkreise einen geringen Aufwand, wenn als Speichereinheiten ringförmige Schieberegister vorgesehen sind.

Eine besonders große Packungsdichte der Schaltkreise wird erreicht, wenn als Schieberegister CCD(Charge-Coupled Device)-Speicherbausteine vorgesehen sind.
Im folgenden wird ein bevorzugtes Ausführungsbei-

spiel der Arbeitsspeicheranordnung gemäß der Erfindung anhand von Zeichnungen beschrieben. Es zeigt

F^:: g. 1 ein Blockschaltbild einer Arbeitsspeicheranordnung einer Datenverarbeitungseinrichtung,

Fig.2 ein Blockschaltbild eines Zwischenspeichers und

Fig.3 ein Schaltbild einer Steuerstufe für den Zwischenspeicher.

Bei der in Fi g. 1 dargestellten Arbeitsspeicheranoidnung einer Datenverarbeitungseinrichtung ist zwischen einem Zentralprozessor ZP und einem Hauptspeicher HS großer Speicherkapazität und verhältnismäßig großer Zugriffszeit «in Pufferspeicher CA kleiner Speicherkapazität und kleiner Zugriffszeit angeordnet. Dieser Pufferspeicher CA, auch Cache genannt, hat die Aufgabe, möglichst viele Lesezugriffe des Zentralprozessors der Datenverarbeitungseinrichtung zu befriedigeii. Bei einem Lesezugriff gibt der Zentralprozessor an das Cache zunächst ein Adressenwort AD Z ab, das die Adresse des gewünschten Datenwortes angibt. Eine Steuerstufe HM des Caches prüft, ob das gewünschte Datenwort im Cache enthalten ist Falls das der Fall ist, wird das Datenwort IVO an den Zentralprozessor abgegeben. Andernfalls wird das Adressenwort als Adressenwort ADI an den Hauptspeicher HSabgegeben. In diesem Fall wird vom Hauptspeicher HS ein D'atenblock BL1, der aus mehreren Datenwörtern besteht und das gewünschte Datenwort WO enthält, zum Cache überführt Anschließend wird das gesuchte Datenwort WO zum Zentralprozessor übertragen.

Die Arbeitsspeicheranordnung enthält weiterhin einen mit einer Steuerstufe 57"verbundenen Zwischenspeicher ZS. In diesem Zwischenspeicher werden bei jeder Unterbrechung eines Prozesses die diesem Prozeß zugeordneten Daten und ihre Adressen zwischengespeichert und bei einer späteren, weiteren Bearbeitung wieder zum Cache übertragen. Auf diese Weise wird erreicht, daß nach jeder Unterbrechung die Bearbeitung eines Prozesses mit der zuvor erzielten Trefferhäufigkeit fortgesetzt werden kann. Als Zwischenspeicher können in vorteilhafter Weise seriell organisierte Speichereinheiten, wie CCD-Schieberegister oder Eimerkettenspeicher verwendet werden. Geeignete CCD-Schieberegister sind bereits allgemein bekannt und beispielsweise in J.E. Carnes, W.F. Kosonocky, J.M. Chambos und D.J. Sauer: Charge-Coupled Devices for Computer Memories, Proc. National Computer Conference, Chicago IS 74 beschrieben.

Der Steuerstufe ST wird vom Zentralprozessor ZP ein Signal PW zugeführt, das einen Prozeßwechsel anzeigt. Anschließend wird an das Cache ein Signal LS übertragen, das durch einen ersten Binärwert angibt, daß der Inhalt des Caches ausgelesen und zum Zwischenspeicher übertragen werden soll. Gleichzeitig werden Adressensignale A 1 und Taktimpulse 7Ί als Lesetakte an das Cache übertragen. Die Daten werden als Datensignale DA 1 vom Cache zum Zwischenspeicher übertragen. Wird jede durch den Prozeßablauf bedingte Änderung von Daten im Cache unverzüglich auch im Zwischenspeicher vii7»nomraen, dann kann bei einem Prozeßwechsel am uie jeweilige Übertragung des Cache-Inhalts in den Zwischenspeicher verzichtet werden.

Nach der Übertragung wird der Inhalt des Zwischenspeichers mit Hilft von weiteren Taktimpulsen und einer als Signal /W mitgeteilten Nummer des nächsten Prozesses so verschoben, da3 die dem neuen Prozeß zugeordneten Daten am Ausgang des Zwischenspeichers zur Verfügung stehen. Danach bereitet die Steuerstufe durch das Signal LS, das eine,, zweiten Binärwert annimmt, das Cache auf ein Einschreiben von Daten vor und mit Hilfe der Adressensignale A 1 und der Taktimpulse 7Ί werden die dem neuen Prozeß zugeordneten Daten als Datensignale DA 2 vom Zwischenspeicher zum Cache übertragen. Anschließend wird mit der Bearbeitung dieses nejen Prozesses begonnen.

Der in Fig.2 dargestellte Zwischenspeicher ZS enthält eine Mehrzahl von Speichereinheiten, die jeweils aus einem ringförmigen Schieberegister SR gebildet werden. Die Anzahl der Speicherelemente SE der Schieberegister SR, d. h. die Schleifenlänge, entspricht der maximalen Anzahl der simultanen Prozesse. Der Inhalt jedes einzelnen Speicherelementes SE des Schieberegisters SR gehört einem anderen Prozeß an, so daß der Adreüraum jedes einzelnen Prozesses im Zwischenspeicher in einer Zeile quer über alle Schieberegister SR angeordnet ist. An jedem Schieberegister SR befindet sich eine Schreib-Lese-Station SL. Diese kann beispielsweise ein Flipflop zum Zwischenspeichern der gelesenen und einzuschreibenden Daten enthalten. Dieses Flipflop kann entweder anstelle eines Speicherelementes SF Bestandteil des Schieberegisters SR sein oder zusätzlich außerhalb des Schieberegisters SR vorgesehen werden.

Falls die Speichereinheiten beispielsweise aus integrierten Bausteinen BA mit jeweils 25b CCD-Schieberegistern mit einer Schleifenlänge von 64 Speicherelementen SF bestehen, steht bei einer Verwendung von 128 derartigen Bausteinen im Zwischenspeicher zum Speichern der Daten eine Speicherkapazität von 4 kByte pro Prozeß zur Verfügung. Insgesamt hat ein derartiger Zwischenspeicher eine Speicherkapazität von 256 kByte. Bei jedem Prozeßwechsel werden die dem gerade bearbeitenden Prozeß zugeordneten Daten aus dem Cache über die Schreib-Lese-Stationen SL in das Schieberegister SR eingeschrieben. Die Auswahl der Schreib-Lese-Stationen SL innerhalb einer Zeile erfolgt dabei beispielsweise mit Hilfe eines nicht dargestellten Demultiplexers, dem die Datensignaie DA 1 und Adressensignale A 2 von der Steuerstufe ST zugeführt werden. Anschließend wird mittels Taktimpulsen Γ3 der Inhalt aller Schieberegister SR solange verschoben, bis die dem neuen Prozeß zugeordneten Daten in den Schreib-Lese-Stationen SL gespeichert sind. Danach werden sie beispielsweise über einen nicht dargestellten Multiplexer, dem ebenfalls die Adressensignale A 2 zugeführt werden, ausgelesen und zum Cache übertragen. Anschließend werden sie, gesteuert durch die Adressensignale A 1 und die als Schreibtakte dienenden Taktimpulse 7"I₁ in das Cache eingespeichert.

Die in Fi g. 3 dargestellte Steuerstufe ST steuert die Übertragung der Daten zwischen dem Cache und dem Zwischenspeicher. Sie enthält einen Taktgeber TG, drei Zähler Zl bis Z3, einen Vergleicher VG, drei Flipflops FX bis F3 und mehrere binäre Verknüpfungsglieder.

Bei einem Prozeßwechsel gibt der Zentralprozessor das Signal PWab. Dieses Signal PWsetzt die Flipflops Fl und F 2. Das Signal LS am Ausgang des Flipflops Fl nimmt den ßinärwert 1 an und bereitet den Zwischenspeicher für ein Einschreiben und das Cache für ein Auslesen von Daten vor. Das Signal am Ausgang des Flipflops F2 gibt ein UND-Glied i/l frei, über das Taktimpulse Tl zu den Zählern Zl und Z2 durchgeschaltet werden.

Der Zähler Zl gibt an das Cache die Adressensignale

A 1 ab, und der Zähler Z 2 erzeugt Adressensignale A 2 für den Zwischenspeicher. Mit jedem Taktimpuls 7*1 werden die Zähler fortgeschaltet. Außerdem werden mit Hilfe der Taktimpulse 7*1, die als Lesetakte für das Cache und gleichzeitig als Schreibtakte für den Zwischenspeicher dienen, die Daten vom Cache zum Zwischenspe eher übertragen.

Wenn alle Daten übertragen worden sind, gibt der Zähler Z 2 ein Signal 5 ab, das die Flipflops Fi und F2 zurücksetzt und gleichzeitig über ein UND-Glied i/2 das Flipflop F3 setzt. Das Signal am Ausgang des Flipflops F3 wird dem UND-Glied Ul zugeführt. Da die durch die Signale PN dem Vergleicher VG zugeführte Nummer des neues Prozesses nicht mit dem zuvor bearbeiteten Prozeß übereinstimmt und das •Signa! am Ausgang des Vergleichers VG den. Binärwert 0 hat, gibt das Signal am Ausgang eines Inverters N ein UND-Glied UZ frei. Über das UND-Glied UZ werden Taktimpulse 7*2 dem Zähler Z3 zugeführt, die diesen solange fortschalten, bis sein Inhalt mit der Prozeßnummer übereinstimmt. Gleichzeitig werden die Taktimpulse T2 über ein UND-Glied LJ4 als Taktimpulse 7*3 den Schieberegistern SR im Zwischenspeicher zugeführt, und der Inhalt dieser Schieberegister SR wird verschoben.

Wenn der Inhalt des Zählers ZZ, dessen Zählbereich gleich ist der Schleifenlänge der Schieberegister SR, mit der Nummer des Prozesses übereinstimmt, nimmt das Signal am Ausgang des Vergleichers VG den Binärwert 0 an, und die Abgabe von weiteren Taktimpulsen TZ wird gesperrt. Die Schreib-Lese-Stationen SL der Schieberegister enthalten zu diesem Zeitpunkt die dem nächsten Prozeß zugeordneten Daten.

Gleichzeitig wird über ein ODER-Glied D das Flipflop F2 gesetzt. Das Signal LS hat nun den Binärwert 0 und bereitet das Cache zum Einschreiben und den Zwischenspeicher zum Auslesen von Daten vor. Über das UND-Glied Ui werden wieder Taktimpulse Ti abgegeben, und die Zähler Zi und Z2 werden fortgeschaltet. Mit Hilfe der Adressensignale A i und A 2 und der zugehörigen Taktimpulse Ti wird der Inhalt der Schreib-Lese-Stationen SL zum Cache

ίο übertragen.

Wenn alle Daten übertragen worden sind, gibt der Zähler Zl erneut ein Signal S ab, das das Flipflop Fl zurücksetzt. Das Signal S setzt auch wieder das Flipflop Fl und gibt außerdem über ein UND-Glied t/5 ein Signal R an den Zentralprozessor ab, das ihm anzeigt, daß mit der Bearbeitung des neuen Prozesses begonnen werden kann.

Bei einem weiteren Prozeßwechsel wiederholt sich der Vorgang in gleicher Weise, und es wird wieder zunächst der Inhalt des Caches zum Zv/ischenspeicher übertragen. Anschließend werden wieder die dem neuen zu bearbeitenden Prozeß zugeordneten Daten vom Zwischenspeicher zum Cache übertragen, und mit der Bearbeitung des neuen Prozesses wird begonnen.

Da in das Cache vor jeder Bearbeitung des zuvor unterbrochenen Prozesses die diesem Prozeß zugeordneten Daten vom Zwischenspeicher eingeschrieben werden, kann die Bearbeitung mit der gleichen Trefferhäufigkeit fortgesetzt werden, die vor der letzten Unterbrechung erreicht wurde. Auf diese Weise kann trotz häufiger Unterbrechung der Prozesse eine große Trefferhäufigkeit im Cache und damit eine kurze Bearbeitungszeit der Prozesse erreicht werden.

Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Arbeitsspeicheranordnung für eine zum Bearbeiten von mehreren verschiedenen Prozessen in einem Zeitmultiplexbetrieb vorgesehene Datenverarbeitungseinrichtung, die einen Hauptspeicher großer Speicherkapazität enthält, in dem den Prozessen zugeordnete Daten vollständig gespeichert sind und die einen im Verbindungsweg zwischen diesem und einem Zentralprozessor angeordneten Pufferspeicher kleiner Speicherkapazität enthält, in dem bei der Bearbeitung jeweils eines Prozesses ein Teil der diesem Prozeß zugeordneten Daten gespeichert sind und durch den mit zunehmender Bearbeitungsdauer eine steigende Anzahl von Lesezugriffen des Zentralprozessors befriedigt wird, dadurch gekennzeichnet, daß neben dem Hauptspeicher (HS) und dem Pufferspeicher (CAJ ein mit dem Pufferspeicher (CA) verbundener Zwischenspeicher vorgesehen ist, daß der Zwischenspeicher (ZS) aus Speichereinheiten (SR) gebildet wird, die jeweils aus Speicherelementen (SE) bestehen, deren Anzahl gleich ist der größten Anzahl der zu bearbeitenden Prozesse, daß in jeweils einander zugeordneten Speicherelementen (SE) die zu jedem Prozeß gehörenden aktuellen Daten und die zugehörigen Adressen der Daten gespeichert sind, daß eine Steuerstufe (ST) vorgesehen ist, die nach dem Bearbeiten jedes Prozesses die Übertragung des Inhalts des Pufferspeichers (CA) zum Zwischenspeicher (ZS) steuert, und die die Speichereinheiten anschließend in der Weise steuert, daß der dem nachfolgend zu bearbeitenden Prozeß zugeordnete Inhalt des Zwischenspeichers (ZS) an seinem Ausgang abgegeben wird und die die Übertragung dieses Inhalts vom Zwischenspeicher (ZS)zum Pufferspeicher fCA^steuert.

2. Arbeitsspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Speichereinheiten ringförmige Schieberegister vorgesehen sind.

3. Arbeitsspeicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß als ringförmige Schieberegister CCD(Charge-Coupled Device)-Speicherbausteine vorgesehen sind.