DE2505245B2 - Festwertspeicherbaustein - Google Patents
FestwertspeicherbausteinInfo
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
Die Erfindung bezieht sich auf einen Festwertspeicherbaustein, bei dem zwischen Spaltenleitungen und
Zeilenleitungen Speicherelemente angeordnet sind. Zum Beispiel bei programmierbaren Festwertspeichern
sind Speicherelemente zwischen Zeilenleitungen und Spaltenleitungen matrixförmig angeordnet. Die Speicherelemente
können aus einem Schaltelement und einem unterbrejhbaren Widerstand bestehen. Das
Schaltelement kann z. B. ein Transistor oder eine Diode sein. Der unterbrechbare Widerstand (Speicherwiderstand)
kann z. B. aus NiCr hergestellt sein. Soll der programmierbare Festwertspeicher eingestellt werden,
dann müssen die unterbrechbaren Widerstände entsprechend der einzuspeichernden Informationen unterbrochen
werden. Zum Beispiel entspricht einem unterbrochenen Widerstand eine binäre »1«, einem nicht
unterbrochenen Widerstand ein binäres »Φ«. Die Unterbrechung der Widerstände erfolgt dadurch, daß
durch sie ein entsprechend großer Strom geschickt wird. Dies wird dadurch ermöglicht, daß an die Speicherelemente
eine entsprechend große Spannung angelegt wird und die Schaltelemente durchgeschaltet werden.
Die Speicherelemente können z. B. aus einem Transistor (Speichertransistor) und einem in dem
Emitterzweig liegenden Speicherwiderstand bestehen. Die Basis des Speichertransistors kann an eine
Zeilenleitung, der Kollektor an eine Betriebsspannung und der Speicherwiderstand an eine Spaltenleitung
angeschlossen sein. Soll aus einem bestimmten Speicherelement die gespeicherte Information ausgelesen
werden, dann muß die zugeordnete Spaltenleitung und die zugeordnete Zeilenleitung angesteuert werden.
Über die Kollektor-Emitter-Strecke des Speichertransistoi
s fließt ein Strom oder kein Strom, je nachdem ob der Speicherwiderstand nicht unterbrochen ist oder
unterbrochen ist. Dieser Strom fließt auf dei zugeordneten SpaUenleitung weiter zu einer Konstantstromquelle.
An der Spaltenleitung ist weiterhin ein Lesetransistor angeschlossen, der mit einem Leseverstärker verbunden
ist. Ist der Speicherwiderstand nicht unterbrochen, dann fließt der Strom der Konstantstromquelle über den
Speicherwiderstand und den Spfiichertransislor. Ist
jedoch der Speicherwiderstand unterbrochen, dann fließt der Konstantstrom der Konstantstromquelle über
den Lesetransistor. Je nachdem ob der konstante Strom über den Speicherwiderstand oder über den Lesetransistor
fließt, gibt der Lesetransistor eine entsprechende Spannung ab, die vom Leseverstärker verstärkt wird.
Bei derartigen Speichermatrizen hängt aber die Zugriffszeit insbesondere auch von den Potentialen auf
ίο den Spaltenleitungen ab. Während auf einer ausgewählten
SpaUenleitung sich definierte Potentiale einstellen, nehmen die nicht ausgewählten Spaltenleitungen
langfristig das Potential der ausgewählten Zeilenleitungen an, das heißt, die nicht ausgewählten Spaltenleitun-
gen laden sich über die Speicherelemente langsam auf das Potential der ausgewählten Zeilenleitung auf. Dies
bedingt, daß je nachdem wie oft eine SpaUenleitung beim Lesevorgang benutzt wird, das Potential kurz vor
dem Zugreifen verschiedene Werte haben kann.
Dadurch werden aber die Zugriffszeiten zu den Informationen in der Speichermatrix verschieden sein.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, einen Festwertspeicher anzugeben, bei
dem die Zugriffszeit zu den informationen in einer Speichemat-ix nahezu gleich ist. Diese Aufgabe wird
bei einem Festwertspeicherbaustein der oben angegebenen Art dadurch gelöst, daß zur Errreichung von
definierten Potentialen auf den nicht ausgewählten Spaltenleitungen jede SpaUenleitung über einen Hilfswiderstand
mit einer festen Hilfsspannung verbunden ist, daß der Wert der Hilfsspannung negativer ist als die
Spannung auf der beim Lesen ausgewählten Zeilenleitung, und daß der Wert der Widerstände so groß ist, daß
der bei der ausgewählten SpaUenleitung von der Hilfsspannung über den HilfsWiderstand in die ausgewählte
SpaUenleitung fließende Strom klein ist gegenüber dem in der SpaUenleitung fließenden Lesestrom.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter
erläutert. Es zeigt
F i g. 1 ein Blockschaltbild des programmierbaren Festwertspeichers,
F i g. 2 die Speichermatrix,
F i g. 3 einen Zeilenschalter,
F i g. 2 die Speichermatrix,
F i g. 3 einen Zeilenschalter,
F i g. 4 eine Schaltung zur Erzeugung einer Referenzspannung,
F i g. 5 eine Schaltung zur Erzeugung einer weiteren Referenzspannung.
In F i g. 1 ist die Speichermatrix mit SMA bezeichnet.
In F i g. 1 ist die Speichermatrix mit SMA bezeichnet.
Sie besteht aus zwischen Zeilenleitungen und Spaltenleitungen angeordneten Speicherelementen SE Die
Zeilenleitungen sind mit ZL bezeichnet, die Spaltenleitungen
mit SL An den Kreuzungspunkten zwischen den Zeilenleitungen ZL und den Spaltenleitungen SL sind
die Speicherelemente angeordnet. Diese bestehen im Ausführungsbeispiel aus einem Speichertransistor S7
und einem in den Emitterzweig eingeschalteten Speicherwiderstand ,RS. Der Speicherwiderstand RS ist
z. B. ein NiCr-Widerstand.
Zur Auswahl der Zieilenleitungen bzw. der Spaltenleitungen werden dem Festwertspeicher Adressensignak
-4 0 bis /4 7 zugeführt. Die Adressensignale für die
Zeilenleitungen werden in einem Adressenverstärket ADVi verstärkt. Die verstärkten Adressensignale
<>5 werden dann den Zeilenschaltern ZS zugeführt. Ir
diesen werden die Adressensignale auch decodiert Entsprechend werden die Adressensignale für die
Spaltenleitungcn in einem Adressenverstärker ADV,
verstärkt und dann einer Decoderschaltung DS zugeleitet. Mit der Decoderschaltung DS sind vier
Spaltenschaltgruppen SS verbunden. Die Speichermatrix ist nämlich so aufgebaut, daß jeweils eine bestimmte
Anzahl von Spaltenleitungen zu einer Bank zusammengefaßt sind. ]e eine Gruppe von Spaltenschaltsrn
bedient eine Bank von Spaltenleitungen. An die Spaltenleitungen sind auch Leseverstärker LV angeschlossen,
wobei jeder Bank von Spaltenleitungen ein Leseverstärker zugeordnet ist. Am Ausgang der (0
Leseverstärker LV erscheinen die verstärkten Lesesignale. Dem Speicherbaustein wird noch ein Signal CE
zugeleitet durch das der Baustein ausgewählt wird. Das Signal CE wird über eine Vorbereitungsschaltung KS
den Leseverstärkern zugeführt Schließlich ist noch die Schaltungsanordnung zur Einstellung der Informationen
FS vorgesehen, an die eine Betriebsspannungsquelle VCPangeschlossen wird.
Eine genauere Ausführung der Speichermatrix mit den unmittelbar mit den Zeilen- und Spaltenleitungen
verbundenen Schaltkreisen ist in F i g. 2 gezeigt. Die Speichermatrix ist als programmierbarer ECL-Speicherbaustein
realisiert und besteht im Ausführungsbeispiel aus zwei Zeilenleitungen ZL1 und ZL 2 und
zwei Bänken von jeweils zwei Spaltenleitungen SL U und SL 12 bzw. SL 21 und SL 22. Die Speicherelemente,
die aus einem Speichertransistor ST und einem Speicherwiderstand RS bestehen, sind jeweils zwischen
Zeilenleitungen ZL und Spaltenleitungen SL angeordnet. Die Basis des Speichertransistors ST ist mit einer
Zeilenleitung ZL verbunden. Der unterbrechbare Speicherwiderstand RS liegt zwischen dem Emitter des
Speichertransistors STund einer Spaltenleitung SL Der Kollektor des Transistors ST ist mit der Betriebsspannungsquelle
VCPverbunden. -,5
Die Zeilenleitungen ZL sind mit einem Zeilenschalter
ZS verbunden. Das heißt, mit der Zeilenleitung ZL ist der Zellenschalter ZSl, mit der Zeilenleitung ZL 2 der
Zellenschalter ZS 2 verbunden.
Die einen Enden der Spaltenleitungen SL sind über Spaltenschaltertransistoren TR 5, TO 6 bzw. TR 7, TRS
mit einer Konstantstromquelle S3 bzw. S4 verbunden. Die Konstantstromquellen S3, S4 sind beim Lesen der
Speichermatrix erforderlich. Die Spaltenschalter TR 5. TR 6 bzw. 77? 7, 77? 8 sind weiterhin an die Decoderschaltung
DSl und DS2 angeschlossen. |e zwei Spaltenleitungen sind über die Spaltenschalteremitter
zu einer Bank B zusammengefaßt, z. B. sind die Spaltenleitungen SL 11 und SL 12 zu der Bank Sl und
die Spaltenleitungen SL21 und SL22 zu der Bank B2
zusammengefaßt. Die Emitter der Spaltenschaltertransistoren jeder Bank sind miteinander verbunden und
führen für die Bank B1 zu der Stromquelle S3 bzw. für
die Bank B 2 zu der Stromquelle S4.
An den Spaltenleitungen SL sind auch Lesetransistoren LT angeordnet. Die Lesetransistoren LT nehmen
von den Spaltenleitungen das Lesesignal ab und führen es Leseverstärkern (am Punkt C) zu. An die Spaltenleitung
SLIl ist der Lesetransistor LT\, an die Spaltenleitung SL 12 der Lesetransistor LT2, an die
<><> Spaltenleitung SL 21 der Lesetransistor LTi und an die
Spaltenleitung SL 22 der Lesetransistor L 7" 4 angeschlossen.
Im Kollektorzweig der einer Bank von Spaltenleitungen zugeordneten Lesetransistoren LTist
jeweils ein Lastwiderstand RL eingefügt. Die Basisan- fts
Schlüsse der Lesetransistoren LT liegen an einer Referenzspannung VB 4.
VSS ist eine Betriebsspannung.
Die Spaltenleiiungen SL sind außerdem über einen
HilfsWiderstand RH mit einer Hilfsspannung UH verbunden. Mit deren Hilfe wird erreicht, daß auf den
Spaltenleitungen SL, auch wenn diese nicht ausgewählt sind, ein definiertes Potential liegt. Darum wird der
Hilfsspannung UH ein Wert gegeben, der negativer ist als die Spannung auf der beim Lesen ausgewählten
Zeilenleitung. Der Wert des HilfsWiderstandes RHwWd
so gewählt, daß der bei der ausgewählten Spaltenleitung von der Hilfsspannung UH über den Hilfswiderstand
RH in die ausgewählte Spaltenleitung fließende Strom klein ist gegenüber dem in einer ausgewählten
Spaltenleitung fließenden Lesestrom. Wird der Lesestrom
z. B. mit /0 bezeichnet, dann wird der Hilfsstrom IHz. B. so klein gewählt, daß gilt:
IH <
/0
To
Da durch die Einfügung der Hilfswiderständc RH und deren Anschluß an eine Hilfsspannung UH auch die
nicht ausgewählten Spaltenleitungen auf einem definierten Potential liegen, bleiben die Spannungshübe beim
Lesen von Informationen auf den Spaltenleitungen nahezu gleich. Die nicht ausgewählten Spaltenleitungen
können sich somit nicht mehr auf das Potential der ausgewählten Zeilenleitungen umladen.
Im folgenden wird beschrieben, wie eine Information aus dem Festwertspeicher gelesen wird. Es wird
angenommen, daß aus dem Speicherelement SE die Information ausgelesen wird. Dann wird von dem
Zellenschalter ZS 1 die Zeilenleitung ZL 1 angesteuert.
Das heißt, der Transistor S7"des Speicherelementes St
wird in den leitenden Zustand gebracht. Gleichzeitig wird der Spaltenschaltertransistor TRb durch die
Decoderschaltung DS 2 angesteuert und in den leitenden Zustand überführt Nun kann der konstante
Strom der Konstantstromquelle S3 in der Spaltenleitung
SL 12 fließen.
Es sei angenommen, daß der Speicherwiderstand RS nicht unterbrochen ist. Dann fließt der konstante Strom
von z. B. 2 mA von der Spannungsquelle VDP über den Speichertransistor ST, den Speicherwiderstand RS, die
Spaltenleitung SL12 und den Transistor TR 6 zur
Stromquelle S.i ab. Gleichzeitig fließt der Hilfsstrom von der Hilfsspannungsquelle UH über den Hilfswider
stand RHin die Spaltenleitung SL 12. Der Hilfsstrom isi
aber gegenüber dem Lesestrom so klein, daß ei vernachlässigt werden kann. Das sich auf der Spaltenlei
tung SL12 einstellende Potential ist so, daß dei
Lesetransistor L7"2 gesperrt bleibt.
ist der Speicherwiderstand RS unterbrochen, danr kann der Lesestrom nicht über das Speicherelement Si
fließen. Vielmehr wird der Lesestro:n jetzt von den Lesetransistor L7"2 übernommen. Der Lesestrom fließ
nun über den Lesewiderstand RL den Lesetransistoi L7~2, den Spaltenschalter'ransistor TR 6 zur Konstant
stromquelle S3 ab. Nunmehr entsteht über den Lauwiderstand RL ein erheblicher Spannungsabfall. s(
daß die Kollektorspannung des Lesetransistors LT'. niedriger wird. Auch beim vorliegenden Fall ist de
Hilfsstrom, der von der Hilfsspannung UH über dei Hilfswiderstand RH in die Spaltenleitung SL Y.
hineinfließt, vernachlässigbar gegenüber dem über dei
Lesetransistor TL 2 fließenden Lesestrom.
Auf der ausgewählten Spaltenleitung bilden siel somit Potentiale aus, die definiert sind, da der Lesestron
entweder über Speicherelement SH oder über dei l.esetransistor /.7"fließt.
Durch die Einfügung der Hilfswiderstände RH und der Hilfsspannung UH ist aber auch das Potential auf
den nicht ausgewählten Spaltenleitungen definiert, es entspricht etwa der Hilfsspannung UH. Denn bei
unterbrochenem Speicherwiderstand RS fließt entweder ein sehr kleiner Strom über den Lesetransistor LT.
wenn die Referenzspannung Vß4 positiver ist als die Hilfsspannung UH, oder die Spaltenleitung SL wird
über den Hilfswiderstand RH direkt aufgeladen. Bei nicht unterbrochenem Speicherwiderstand RS dagegen
fließt ein sehr kleiner Strom von der ausgewählten Zeilenleitung über ein Speicherelement und über den
Hilfswiderstand RH zur Hilfsspannung UH. Somit ist der beim Auslesen eines Speichcrelemenles auftretende
Spannungshub auf einer Spaltenleitung nicht mehr abhängig von den eingespeicherten Informationen und
von der Zeit, in der zu einer Spallenlcitung nicht zugegriffen wird. Dann aber ist auch die Zugriffszeit zu
den Informationen in der Speichermatrix überall nahezu gleich.
Der Aufbau der Zellenschalter ZS und der Decodcrschaltungen
DS haben keinen Einfluß auf die Erfindung. Zur Verdeutlichung sind sie aber in der Γ ig. 3
dargestellt.
f-'ig. 3 zeigt den Aufbau eines Spaltenschuliers ZL.
Der Zellenschalter ZL besteht aus einem Differenzverstärker. Dieser ist aus parallel angeordneten Stcucrtransislorcn
TR 1, TR 2, TR 3, einem Referenztransistor RT
und einem Kollcktorwidcrstand RCi aufgebaut. Den
Slcuertransistorcn des Differenzverstärkers DVl werden Adressensignale 7~4, T5 und 76 zugeführt. An den
Kollektor der Steuertransistorcn ist ein Emitterfolger TEi angeschlossen. Mit Sl und S2 sind wiederum
Konstamstromquellcn bezeichnet. Eine Zcilcnlcitung ZL ist dann ausgewählt, wenn alle Sunicrlransistorcn
77? 1, TR 2, TR 3 gesperrt sind. Die dann an den Kollektoren der Steuertransistorcn herrschende Spannung
wird über den Emitterfolger TfI auf die
Zcilenlcitung ZL übertragen.
s Die Zeilcnleitung ZL gilt nicht als ausgewählt, wenn
zumindest einer der Steuertransistorcn TR 1, TR 2, TR 3 im leitenden Zustand ist. Dann fließt ein Strom über den
Kollektorwiderstand RCl. der einen Spannungsabfall
bedingt. Die dann niedrigere Kolleklorspannung wird
ίο wiederum über den Emitterfolger TEX auf die
Zeilenleitung ZL übertragen. Durch diese niedere Spannung auf der Zeilenleitung ZL werden die
Speichertransistoren STgcsperrt.
Die Konstantstromquellen S sind alle gleichartig
is aufgebaut und bekannt. Die Spannung VB 2 ist eine
Referenzspannung.
Die Decodcrschaltungen DS können prinzipiell entsprechend dem Zeilenschalter (Fig.3) aufgebaut
sein, wobei allerdings die Ausgangspotentiale der Decoderschaltungen sich von den Ausgangspotentialen
des Zeilenschalters unterscheiden.
Aus Fig.4 ergibt sich eine Schaltungsanordnung,
durch die die Referenzspannung VB2 erzeugt werden kann. Sie besteht aus Transistoren T12, T13 und
;s Widerständen R 12, R 13, R 14, R 15.
Fig. 5 zeigt eine Schaltung, mit der die übrigen Referenzspannungen VBi, VBA erzeugt werden
können. Sie ist aus Transistoren T14, T15, T16 und Widerständen R 16, R 17, R 18 aufgebaut. Die von der
Schaltung abgegebenen Referenzspannungen können selbstverständlich abhängig von der Dimensionierung
der verwendeten Bauelemente verschieden groß sein.
Die Erfindung ist anhand einer fCL-Speichermatm
beschrieben worden. Sie kann aber auch bei anderer
is Festwertspeichern verwendet werden.
Hier/u 4 HkUt Zeichnungen
Claims (2)
1. Festwertspeicherbaustein, bei dem zwischen Zeilenleitungen und Spaltenleitungen Speicherelemente
angeordnet sind, dadurch gekennzeichnet,
daß zur Erreichung von definierten Potentialen auf den nicht ausgewählten Spaltenleitungen
(SL) jede Spaltenleitung über einen Hilfswiderstand (RH) mit einer festen Hilfsspannung
(UH) verbunden ist, daß der Wert der Hilfsspannung (UH) negativer ist als die Spannung auf der beim
Lesen ausgewählten Zeilenleiturig (ZL). und daß der
Wert der Hilfswiderstände (RH) so groß ist, daß bei
der ausgewählten Spaltenleitung von der Hilfsspannung
(UH) über den HilfsWiderstand (RH) in die ausgewählte SpaUenleitung fließende Strom klein ist
gegenüber dem in der Spaltenleitung fließenden Lesestrom.
2. Festwertspeicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die an der Basis des
Lesetransistors (LT) anliegende Referenzspannung positiver als die Hilfsspannung (UH)'isi.
Priority Applications (3)
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Family Applications (1)
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1975
- 1975-02-07 DE DE19752505245 patent/DE2505245B2/de active Granted
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1976
- 1976-01-23 US US05/651,909 patent/US4037218A/en not_active Expired - Lifetime
- 1976-02-04 FR FR7603089A patent/FR2300396A1/fr active Granted
Also Published As
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DE2505245C3 (de) | 1978-03-02 |
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C3 | Grant after two publication steps (3rd publication) |