DE2430780A1 - Spannungsgedaechtnis-schaltanordnung - Google Patents

Description

• Spannungsgedächtnis-Schaltanordnung Die Erfindung betrifft eine Spannungsgedächtnis-Schaltanordnung zur Fortsetzung der Ausgabe von Spannungssignalen, welche bezüglich Frequenz und Phasen lage in fester Beziehung zu einer am Eingang der Spannungsgedächtnis-Schaltanordnung angelegten Netzspannung stehen für eine bestimmte Dauer nach einer sprunghaften Aenderung der am Eingang angelegten Netzspannung.
• Für den Kurzschlussschutz von elektrischen Netzen, welche nicht als Radialnetze betrieben werden, sind Elemente nötig, welche audie Richtung des Kurzschlussstromes rangieren. Wenn keine Hilfsübertragungskanäle vorhanden sind, ist es üblich, als Bezugsgrösse die Netzspannung zu verwenden. In modernen Mittelspannung-Kabelnetzen sind die Fehlerimpedanzen oft so gering, dass im Fehlerfall die Spannung an der r6,essstelle es Reiais s klein werden kann, dass kein zuverlässiger Richtungsentscheid mehr möglich ist. Um diesem Mangel abzuhelfen, wurden schon früh Schaltungen versucnt, welche mit Hilfe von Resonanzkreis-Anordnungen die vor der Störung vorhanden gewesene, sogenannte Referenzspannung so lange aufrecht erhalten, bis die benötigte Richtungsentscheidung gefällt ist. Solche Resonanzkreise müssen einen hohen Gütefaktor aufweisen. Die Richtungsentscheidung muss aber trotzdem in relativ kurzer Zeit erfolgen. Eine Abweichung der Netzfrequenz von der Resonanzfrequenz des Resonanzkreises kann zu Fehlentscheidungen des Relais Führen.
• Aufgabe der Erfindung ist es, eine Spannungsgedächtnis-Schaltanordnung anzugeben, die die erwähnten Nachteile vermeiden lässt.
• Die gestellte Aufgabe ist dadurch gelöst, dass die Spannungsgedächtnis-Schaltanordnung aus einem steuerbaren Oszillator und mindestens einem Regelkreis besteht.~ Der Oszillator enthält vorzugsweise einen Integrator und einen Komparator.
• Der Regelkreis kann einen die am Eingang angelegte Netzspannung mit der am Ausgang auftret-enden Spannungssignalen vergleichenden Phasenkomparator und einen aus dem Phasenkomparator zugeleitete Signale speichernden Integrator, sowie einen den Phasenkomparator bei sprunghaften Aenderungen der am Eingang angelegten Netzspannung blockierenden von einem Ausgang des Phasenkomparators gespeisten Sperrkreis enthalten.
• Jm folgenden wird anhand der beiliegenden Zeichnungen ein Ausführungsbeispiel der Erfindung näher beschrieben. Es zeigen: Fig. 1 das Blockschaltbild eines Spannungsgedächtnisses, Fig. 2 das Schaltschema eines spannungsgesteuerten Oszillators, Fig. 3 Spannungszeit-Kurven, und Fig. 4 das Schaltschema eines Regelkreises.
• Das Blockschaltbild nach Fig. 1 enthält den spannungsgesteuerten Oszillator 1, der vom Phasenkomparator 2 und vom integrator 3 gesteuert ist. Dem Phasenkomparator 2 ist die Netzspannung URS zugeführt. Diese Spannung kann nach Zwischenschaltung von geeigneien onpassungsgliedern von der Sekundärseite eines vom zu schützenden Netz gespeisten Niederspannungs-Verte iltransformatcrs entnTjime werden. Im Phasenkomparator 2 wird aus der in Funktion der Zeit nach einer Sinuskurve verlaufenden Netzspannung U RS eine Rechteckspannung UA gebildet, und zwar so, dass die Rechteckspannung bei positiver Netzspannung den Betrag 1 und bei negativer Netzspannung --den Betrag 0 aufweist. In Fig. 3 sind diese Spannungen in Funktion der Zeit aufgezeichnet. Im Phasenkomparator 2 werden im weiteren aus der Netzspannung URs noch die Rechteckspannungen UB und Uc gebildet. Die Rechteckspannung UB hat den Betrag 1 bei positiven Werten von UA während einem mit dem 1-Impuls der Spannung UA beginnenden Viertel der Periodenzeit der Netzspannung URs und den Betrag 0 während der übrigen Periodenzeit. Die Rechteckspannung UC ist durch die Verknüpfung Uc = UB UA gebildet (Fig.
• 3). Von der Ausgangsseite des spannungsgesteuerten Oszillators 1 ist die Ausgangsspannung UE dem Phasenkomparator 2 zugeführt. Im Phasenkomparator -2 werden durch logische Verknüpfungen die Rechteckspannungen UB . UE und UC . UE gebildet (Fig. 3). Diese beiden Rechteckspannungen werden über den Eingang 4 dem spannungsgesteuerten Oszillator 1 zugeführt.
• Der spannungsgesteuerte Oszillator 1 besteht im wesentlichen aus einer Integratorstufe 5 und aus einer Komparatorstufe 6. In Fig.
• 2 ist das vereinfachte Scflaltschema des spannungsgesteuerten Oszillators 1 dargestellt. Um die Wirkungsweise dieses Oszillators zu beschreiben, wird zuerst a-ngenommen, dass der Punkt 7 ein negatives Potential aufweist und die Eingänge 4 und 8 auf Nullpotential liegen. Der Operationsverstärker 9 bekommt durch den Widerstand R2 ein negatives Eingangssignal auf seinen invertierenden Eingang 10. Der andere Eingang des Operationsverstärkers 9 erhält über die Widerstände R3, R4 und R5 eine positive Spannung. Sein Ausgang 11 wird soweit positiv, dass der Ladestrom durch den Kondensator C den durch den Widerstand R2 fliessenden Strom kompensiert. Erreicht die Spannung UF die am nicht invertierenden Eingang 12 des Operationsverstärkers 13 herrschende Spannung UG, schaltet der Operationsverstärker 13 seinen Ausgang 14 nach minus. Der hinter der Torschaltung 15 liegende Punkt 7 wird positiv. Das Spiel läuft rumgekehrten Vorzeichen weiter. Ueber die Torschaltung 16 ist der Ausgang 17 des Spannungsgedächtnisses am Punkt 7 angeschlossen.
• Vom Ausgang 17 ist die Ausgangsspannung UE zum Anschluss 18 und von dort zum Phasenkomparator 2 geführt.
• Die Frequenz der am Ausgang 17 entstehenden Ausgangsspannung UE hängt hauptsächlich von der Kapazität des Kondensators C, dem Betrag des Widerstandes R2, der Amplitude der Ausgangsspannung UE und dem Betrag des Mitkopplungswiderstandes R8 ab. Diese Frequenz ist so gewählt, dass sie etwas tiefer ist als die tiefste zu erwartende Netzfrequenz, auf welche sie mit den noch zu beschreibenden Mitteln nach Frequenz und Phase zu synchronisieren sein wird.
• Die Spannung UF am invertierenden Eingang des Operationsverstärkers 13 weist in Funktion der Zeit eine Dreieckkurve konstanter Steilheit auf. Diese Spannung F pendelt zwischen den beiden Grenzwerten der Spannung UGmin und Gmax, die durch die Ausgangsspannung des Dperationsverstärkers 13 in Punkt 14 und das aus den Widerständen R6, R7 und R8 bestehende Netzwerk gegeben sind.
• Soll nun die Ausgangsspannung synchronisiert werden, so wird auf den Eingang 8 vom Integrator 3 eine Spannung gegeben. Wegen der Diode 19 wird dadurch die Spannung Uömax nicht beeinflusst. Die Spannung UGmin wird hingegen geändert. Die Dreieckspannung UF verringert ihre Amplitude und erhöht somit die Frequenz.
• Es ist durchaus mselich, durch geeignete Auslegung des Regelkreises mit der Ausgangsspannung des Integrators 3 auch die Phasensynchronisierung zu steuern. Es besteht aber die Gefahr, dass dann die Ausgangsspannung des Integrators 3 dauernd etwas um den Sollwert pendelt, was mit Rücksicht auf den Freilauf-Betrieb nach Verschwinden der Netzspannung URS nicht erwünscht ist. Aus diese-Grunde wird die Phasen korrektur über einen anderen Regelkreis durchLeführt .
• Die im Phasenkomparator 2 gewonnenen Spannungen Ug . U und UC . UE werden durch den Eingang 4 des Oszillators 1 mit den passenden Vorzeichen über den Widerstand R1 dem Operationsverstärker 9 zugeführt. Während-der Dauer eines Impulses am Eingang 4 hat nun der Operationsverstärker 9 nicht mehr nur den durch den Widerstand R2 fliessenden Strom, sondern auch noch den über den Widerstand R1 fliessenden Strom in Form von durch den Kondensator C geführten Ladestrom zu kompensieren. Diese Kompensation während der Dauer der- Spannungen ÜB , UE und Uc . UE bewirkt die in Fig.
• 3 angedeutete Aenderung der Steilheit der dreieckförmigen Spannung UF Dadurch kann ohne Aenderung des Signals am Eingang 8 des Oszillators 1 die Phasenlage der Ausgangsspannung UE korrigiert werden.
• Die Dauer der Impulse ÜB , UE bzw. UC . E ist in gewissen Grenzen durch die Differenz zwischen den Nulldurchgängen der zu vergleichenden Spannungen URS und UE gegeben. Nun wird durch jeden Impuls im Sperrkreis 20 ein Zeitglied angeregt. Läuft dieses ab bevor der Impuls v-erschwindet, bedeutet das zu grosse Phasenverschiebung und dFI' Sperrkreis 20 gibt an den Phasenkomparator Sperrsignale ab. Zu grosse und sprunghafte Phasenverschiebungen können bei Fehlereintritt in einem Netz auftreten. Während der Dauer der Sperrsignale gibt der Phasenkomparator 2 weder dem Oszillator 1 über den Eingang 4 n-och dem Integrator 3 Signale ab. Die Sperrsignale werden während einer vorbestimmten Sperrzeit t1 abgegeben, während welcher Richtung-sentscheide mit Sicherheit gefällt werden können. Der Integrator 3 hält sein dem Eingang 8 des Oszillators zugeführtes Ausgangssignal während der Sperrzeit t1 fest.
• Anschliessend wird der Sperrkreis 20 seinerseits für eine Zeit t2 gesperrt, um ein allenfalls notwendiges Neusynchronisieren des Oszillators 1 nicht zu behindern.
• Dem Integrator 3 kommt ausser der Glättungsfunktion die Aufgabe zu, bei fehlender Netzspannung URS die Frequenz der Ausgangsspannung UE konstant zu halten und die eigentliche Spannungsgedächtr funktion zu erfüllen. Es ist somit,wesent'ich, dass der Integr~-tpr 3 eine genügend grosse Zeitkonstante hat. Bei Verwendung vo Feldeffekt-Transistoren können die gestellten Bedingungen mit nem einfachen R-C-Glied erfüllt werden.
• In Fig. 4 ist das Schaltschema des aus dem Phasenkomparator 2, dem Integrator 3 und dem Sperrkreis 20 bestehenden Regelkreises dargestellt. Die sinusförmige am Eingang des Spannungsgedächtnisses angelegte Spannung URs wird dem Impulsformer 201 zugeführt.
• Der Impulsformer 201 umformt die sinusförmige Spannung URS in eine Rechteckspannung UAS und zwar so, dass die Rechteckspannung bei positiver Netzspannung den Betrag 1 und bei negativer Netzspannung den Betrag 0 aufweist. Der Ausgang des Impulsformers 201 ist an den direkten Eingängen der UND-Schaltungen 202, 203 angeschlossen. Zwischen dem Ausgang des Impulsformers 20-1 und dem invertierenden Eingang der UND-Schaltung 202 liegt das auf eine Viertelperiodenzeit der Netzspannung eingestellte Zeitverzögerungsglied 204. Dieses Zeitverzögerungsglied bestimmt die Impulsdauer der am Ausgang der UND-Schaltung 202 erscheinenden Rechteckspannung UB. Durch die logische Verknüpfung der B Spannungen UA und UB im uND-Glieu 203 entsteht die Rechteckspannung UC. Die beiden Rechtdeckspannungen UB und UC sind den beiden UND-Gliedern 205, 206 zugeführt. In diesen beiden UND-Schaltungen 205, 206 werden durch logische Verknüpfung der Spannungen UB, UC und ÜE die Impulse ÜB . UE und UC Ü tJ gewonnen. Diess beiden Impulse sind den Eingängen des Sperrkreises 20 zugeführt. Die Impulse UB . UE sind über den Inverter 207 den Ausgangsdioden 208, 209 und die Impulse Ur. UE direkt den Ausgangsdioden 210, 211 zugeleitet.
• Der Integrator 3 besteht im wesentlichen aus dem Ladewiderstand 301 aus dem Kondensator 302.
• Die Eingänge des Sperrkreises 20 sind mit zwei direkten Eingängen des drei Eingänge aufweisenden ODER-Gliedes 221 verbunden. Wenn bei Aenderungen der Netzspannung URS das 00ER-Glied 221 Spannung erhält, wird es leitend und stösst das Zeitverzögerungsglied 222 an. Wenn die Störung über die am Zeitverzögerungsglied 222 eingestellte Zeit bestehen bleibt, wird die Spannung dem direkten Eingang der UND-Schaltung 223 weitergeleitet, die ihrerseits leitend wird, weil ihr invertierender Eingang keine Spannung erhält.
• Die am Ausgang der- UND-Schaltu-ng 223 auftretende Sperrspannung wird den invertierenden Eingängen der UND-Schaltungen 205, 206 im Phasenkomparator 2 zugeführt, und der Phasenkomparator 2 gesperrt. Diese Spannung wird auch dem dritten direkten Eingang -der ODER Schaltung 221 zugeführt um eine Selbsthaltung des Sperrkreises 20 zu erreichen. Der Ausgang des UND-Gliedes 223 ist über das anzugs- und abfallverzögerte Zeitglied 224 mit dem invertierenden Eingang des UND-Gliedes 223 verbunden. Die Sperrsignale werden während der an diesem Zeitglied,224 eingestellter Zeit t dem Phasenkomparator abgegeben. Während dieser Zeit t1 sind Richtungsentscheide mit Sicherheit zu fällen. Die Abfallverzögerungszeit t2 bewirkt, dass das UND-Glied 223 für diese Zeit gesperrt wird. Während dieser Zeit t2 soll eine Wiedersynchronisierung des Spannungsgedächtnisses stattfinden.
• Besondere Vorteile des erfindungsgemäss ausgeführten Spannungsgedächtnisses sind, dass der spannungsgesteuerte Oszillator keine bevorzugten Frequenzen hat, wodurch<die mit der Resonanzfrequenz eines Schwingkreises zusammenhängenden Probleme entfallen und dass keine durch den Gütefaktor eines Resonanzkrelses gegeben nen Schwierigkeiten vorhanden sind. Ausserdem ist die Geschwindigkeit des Richtungsentscheides auch nicht wichtig, weil das Sp-annungsgeächtnis für die praktisch torkommenden Fälle reichlich lang Signale abgibt.
• Für die Störsicherheit der beschriebenen Schaltanordnung ist wesentlich, dass für die Eingangssignale und für die Regelsignale ausschliesslich Spannungs-Zeit-Flächen massgebend sind. Kurze Nadelimpulse, wie sie von Schaltvorgängen und atmosphärischen Störungen üblicherweise verursacht werden, beeinträchtigen dann die Funktion nicht.

Claims (9)

P a t e n t a n s p r ü c h e :

1. Spannungsgedächtnis-Schaltanordnung zur Fortsetzung der Ausgabe von Spannungssignalen, welche bezüglich Frequenz und Phasenlage in fester Beziehung zu einer am Eingang der Spannungsgedåchtnis-Schaltanordnung angelegten Netzspannung stehen, für einet bestimmte Dauer nach einer sprunghaften Änderung der am Ringang angelegten Netzspnnnung, dadurch gekennzeichnet, dass die Spannunisgedächtnis-Schaltanordnung aus einem steuerbaren Oszillator (1) und mindestens einem Regelkreis besteht.

2. Spannungsgedächtnis nach Anspruch 1, dadurch gekennzeic -net, dass der Oszillator (1) einen Integrator (5) und einen Kompa rator (6) enthält.

3. Spannungsgedåchtnis nach Anspruch 2, dadurch gekennzeic -net, dass der Integrator (5) einen Operationsverstärker (9) enthält, dessen invertierender Eingang (10) und dessen Ausgang (11) durch einen Kondensator (C) überbrückt sind, und an dessen invertierendem Eingang der Phasenkomparator (2) über einen Widerstand (Pi ) und die Eingangsklemme einer vor dem ausgang (17) liegende Torschaltung (16) über einen Widerstand (R2) angeschlossen sind, wobei dem zweiten Eingang des Operationsverstärkers (9) ein positives Potential zugeführt ist.

4. Spannungsgedächtnis nach den Ansprüchen 2 und 3, dadurc gekennzeichnet, dass der Komparator (6) einen Operationsverstärker (13) enthält, dessen invertierender Eingang am Ausgang (11) des Operationsverstärkers (9) des Integrators, dessen zweiter Ein gang (12) an einem den zweiten Eingang (12) mit dem Ausgang (14) desselben Operationsverstärkers (13) verbindenden Widerstand (R8) und an ein Netzwerk aus einen Spannungsteiler bildenden Widerstän den (R6, R7) sowie über eine Diode (19) am Integrator (3) angeschlossen ist, wobei zwischen dem Ausgang (14) dieses Operationsverstärkers (13) und dem Ausgang (17) des Oszillators (1) zwei in Reihe geschaltete Torschaltungen (15, 16) angeordnet sind.

5. Spannungsgedächtnis nach Anspruch 1, dadurch gekennzeichnet, dass der Regelkreis einen die am Eingang angelegte Netzspannung (URS) mit der am Ausgang (17) auftretenden Spannungssignalen (UE) vergleichenden Phasenkomparator (2) und einen aus dem Phasen; komparator (2) zugeleitete Signale speichernden Integrator (3) enthält.

6. Spannungsgedächtnis nach anspruch 5, dadurch gekennzeichnet, dass der Regelkreis einen den Phasenkomparator (2) bei sprunghaften Änderungen der am Eingang angelegten Netzspannung (URS) blokkierenden von einem Ausgang des Phasenkomparators (2) gespeisten Sperrkreis (20) enthält.

7. Spannungsgedächtnis nac Anspruch 5, dadurch gekennzeich net, dass der Phasenkomparator (2) einen aus der sinusförmige Netzspannung (URS) eine bei positiver Netzspannung den Betrag 1 und bei negativer Netzspannung den Betrag 0 aufweisenden Rechteck spannung bildenden Impulsformer (201) enthält, dessen Ausgang an direkten Eingängen von zwei UND-Schaltungen (202, 203) und am Ein gang eines auf eine Vier;telperiodenzeit der Netzspannung eingestellten vor einem invertierenden Eingang der UND-Schaltung (202) angeordneten Zeitverzögerungsglied (204) angeschlossen ist, wobei der eine Rechnetspannung führende Ausgang der UND-Schaltung (202 mit einem invertierenden Eingang der UND-Schaltung (203) und mit einem direkten Eingang der UND-Schaltung (2n5) verbunden ist, und der auch eine Rechteckspannung (Ur) führende Ausgang der UND-Scha -tung (203) einem direkten Eingang einer UND-Schaltung (206) zugeführt ist, wobei der die Spannungssignale (UG) führende Ausgang d r Sannungsgedächtnis-Schaltanordnung mit je einem anderen direkten Rings der UND-Schaltungen (205, 206) und der Ausgang des Sperrkreises (20) mit invertierenden Eingängen der UND-Schaltungen (205, 206) verbunden sind, und die Ausgang der UND-Schaltungen (205, 206) am Eingang des Sperrkreises (20) angeschlossen sind, wobei der die Rechteckspannung (UB.UE) führende Ausgang der UNn- Schaltung (205) über einen Inverter (207) den Ausgangsdioden (208 (209) und der die Rechteckspannung (UC.UE) führende Ausgang der UND-schaltung (206) direkt den Ausgangsdioden (210, 211) zugeführt ist.

8. Spannungsgedächtnis nach Anspruch 5, dadurch gekennzeichnet, dass der Integrator (3) einen über einen ladewiderstand (301/ am ausgang des Phasenkomparators (2) und direkt am Eingang (8) der Komparatorstufe (6) ang-schlossenen Kondensator (302) enthält.

9. Spannungsgedächtnis nach Anspruch 6, dadurch gekennzeichnet, dass der Sperrkreis (20) eine drei direkte Eingänge aufweisende ODER-Schaltung (221) enthält, wobei zwei der Eingänge den Eingang des Sperrkreises (20) bilden und der dritte mit dem Ausgang des Sperrkreises (20) verbunden ist, dass der Ausgang der ODER-Schaltung (221) über ein die Impulsdauer überwachendes Zeitverzögerungsglied (222) am direkten Eingang einer UND-Schaltung (223) und der ausgang dieser UND-Schaltung (223) über ein anzugs- und abfallverzögertes Zeitglied (224) am invertierenden Eingang der UND-Schaltung (223) angeschlossen sind, wobei der Ausgang des Sperrreises mit dem Ausgang der UND-Schaltung(223) verbunden ist.