DE2362116C3 - Auf einstellbare Frequenzwerte rastbarer Steuergenerator - Google Patents

Description

Die Erfindung betrilft einen auf einstellbare Frequenzwerte rastbaren Steuergenerator mit bezüglich seiner Frequenz steuerbarem Oszillator, einem Frequenzzähler für die Oszillatorfrequenz, einem Speicher für die Ziffern des Sollwertes der Frequenz utvd einem Vergleicher zum Vergleich des vom Speicher gelieferten Sollwertes mit dem vom Zähler ermittelten Istwert der Frequenz, wobei das digitale Vergleichsergebnis zur Steuerung des Oszillators verwendet wird.

Eine entsprechende Einrichtung ist als Schaltungsanordnung zur Einstellung der Schwingungsfrequenz eines Oszillators bekannt (DE-PS 10 01 343). Diese enthält als Speicher eine Reiri von Schaltern, mit denen sich Frequenzwerte digital einstellen lassen. Der eingestellte Frequenzwert wird von dem vom Vergleicher gesteuerten Oszillator mit großer Genauigkeit eingehalten.

Für die erfindungsgemäßen Zwecke ist die bekannte Schaltungsanordnung jedoch nicht geeignet; denn durch die Erfindung soll ein Oszillator geschaffen werden, der einfach und schnell kontinuierlich abstimmbar ist. wobei jedoch die eingestellte Frequenz quarzstabil sein soll. Auf diese Weise soll erreicht werden, daß ein bestimmter Frequenzbereich schnell überstrichen werden kann, gleichzeitig aber beliebig feine Frequenzunterschiede eingestellt werden kö Tten. Diese Förde rungen sind hauptsächlich für .Suchempfänger, Peiler sowie Transceiver für den Kurzv eilenbereich interes sant. Aus der Problemstellung ergibt sich, daß für diesen Anwendungszweck ein dekadisch einstellbarer Synthesizer ausscheidet Denn bei ihm wäre es erforderlich, zunächst jede g< wünschte Frequenz mit Hilfe von dekadischen Schaltern einzustellen, so daß kontinuierliches Durchstimmen oder Suchen einer bestimmten Frequenz äußerst umständlich wäre

Kontinuierliches Durchstimmen kann vielmehr nur mit einem Kurbelantrieb schnell erreicht werden.

Em frequenzgeregelter, durchstimmbarer Steuergenerator mit einem Frequenzzähler und einem Differenz bilder in einer f requenzregelschleife ist zwar auch bekannt (DF. OS 21 29 87 J). icdoch stellt sich bei diesem die Frequenz nicht selbständig .uif icden beliebigen eingestellten Wert ein. sondern beispielsweise nur auf f-requcnzwerle mil der I mlziffer Null oder 5. weil diese Endziffer als Sollwerlbestamlteil in dem Diffcrcn/hild ner fest eingespi 11 hen ist Is sind 111 der bekannten OffenlegiingsM lirifl abei .inch zwei Varianten angege ben (Seilen 2 und 3), bei welchen die Abstimmeinrich-Itirig des Sleliergenerators mit ihrer letzten Dezimal· stelle auf geeignete Weise mit der letzten Dezimalstelle eines an den Differen/.bildcr oder den in diesem Fall voreinstellbarcn Zähler angeschlossenen Sollwcrtspeichcr derart gekuppelt ist, daß automatisch auch die letzte Dezimalstelle des Zählers auf den durch die

Abstimmung vorbestimmten Soliwert eingeregelt wird. Piese Varianten erfordern aber eine frequenzgenaue Kupplung zwischen der Abstimmeinrichtt'ng einerseits und sowohl dem Speicher als auch dem Oszillator andererseits. Die Verwirklichung einer solchen Kupplung stößt in der Praxis auf Schwierigkeiten, insbesondere wenn der Oszillator Ober einen größeren Frequenzbereich einstellbar sein soll.

Außerdem ist ein durchstimmbarer Steuergenerator bekannt (DE-OS 22 62 631, Fig.2), dessen Frequenz-Istwert in einem Speicher für Ziffern zuerst einspetcherbar ist, wonach ein Rückwärtszähler auf den Istwert gestellt wird und mit der Istfrequenz zurückzahlt Beim Erreichen des Zählergebnisses »0« wird von dem Rückwärtszähler ein Impuls abgegeben, dessen zeitliche Lage ein Maß für die Phasendrift ist und der einem Phasendetektor in einer Phasenregelschleife zugeführt wird. Ein Vergleicher, der ein digitales Vergleichsergebnis liefert, wie im Oberbegriff des vorliegenden Patentanspruches I vorausgesetzt, ist bei diesem bekannten Steuergenerator nicht vorgesehen. Außerdem ist d-e Notwendigkeit eines Rückwartszählers beim bekannten Steuergenerator von Nachteil, da e;n solcner Rückwärtszähler je nach Höhe der zu regelnden Frequenz viele Zählstufen aufweisen muß, ohne zugleich zur Anzeige der Istfrequenz dienen zu können. Dieser Aufwand kann nur durch Herunterteilung der Oszillatorfrequenz vor der Rückwärtszählung vermindert werden, was aber wieder die Genauigkeit der Regelung beeinträchtigt.

Der Erfindung liegt die Aufgabe zugrunde, bei einem Steuergenerator der eingangs genannten Art, der für die beschriebenen Zwecke geeignet ist, eine einmal eingestellte Frequenz bis zur nächsten Einstellung auf möglichst einfache Weise möglichst konstant zu halten (durch sogenanntes Rasten). Das Augenmerk ist dabei insbesondere darauf gerichtet, relativ kleine Änderungen der Frequenz, die innerhalb größerer Zeiträume auftreten (sogenanntes Driften), zu vermeiden.

Diese Aufgabe wird durch die im Patentanspruch I angegebene Erfindung gelöst.

Die Rastung des Steuergenerators auf eine beispielsweise mit einem Kurbelantrieb eingestellte Frequenz, die am Frequenzzähler ablesbar ist. kann mit Hilfe einer Rasttuste erfolgen, durch welche der Speicher zur Speicherung der soeben eingestellten und vom Frequenzzähle, gemessenen Sollfrequeii/ veranlaßt wird. Als Sollwert werden jeweils einige der niedrigstwertigen Zählerstellen des Frequenzzähler in dem Spe'cher festgehalten, während mit jedem folgenden Zählzyklus die Frequenzabweichung zwischen dem Soll- und dem laufend durch weitere Frequenzzählungen ermittelten jeweiligen litwert bestimmt wird. Die Auswertung einer Frequenzabweichung des nachzustimmenden, steuerbaren Oszillators von der vorgegebenen Sollfrequen/ läßt sich nach folgendem, im ein/einen in den Unteransprü chcn angegebenen Prinzipien durchführen:

a) Auswertung nur nach dem Vor/eichen der Abweichung:

al) Auswertung der niedrigstwertigen dekadi sehen Zahlcrstelle;

a2) Auswertung der niedrigstwertigen nicht angezeigten Zählers teile (Tctrade).

b) Auswertung nach Vorzeichen und Betrag.

Diesen genannten Prinzipien liegen einige Voraussetzungen zugrunde, um ohne Berücksichtigung der Überträge der höherwef tigert Zählerstellen das Vorzeichen und ggf. den Betrag der Regelabweichung /u erhalten. Eine dieser Voraussetzungen ist, daß nur relativ kleine Änderungen der Frequenz auszuregew sind, weil das zu behebende langsame Driften der Oszillatorfrequenz infolge von Umgebungseinflüssen zwischen jeder Frequenzzählung ja nur eine sehr kleine Frequenzänderung bewirken kann, so daß — weil nach jedem Zählzyklus eine Korrektur erfolgt — die jeweils folgende Korrektur nur denjenigen kleinen Fehler beseitigen muß, der während eines Zählzyklus aufgetreten ist.

Das Nachstimmen des Oszillators kann über eine Ladungspumpe (Ladungsspeicher mit steuerbarer Umladung) erfolgen, die so gesteuert wird, daß je nach Vorzeichen der Frequenzaoweichung ihre Ausgangsspannung die Oszillatorfrequenz nachregelt.

An Hand der Zeichnungen werden Ausführungsbeispiele der Erfindung erläutert.

Die Fig. 1, 2 und 4 zeigen Blockschaltbilder für unterschiedliche Ausführungsmöglichkeilen des erfindungsgemaUen Steuergenerators. v.ä' end

F ! g J /ur Erläuterung tr-nes in F : g. ί :-ngcv.cndc:cn Prinzips dient.

Untereinander gleiche Teile sind in allen Figuren mit glen hen Ziffern bezeichnet

In aMen drei Blockschaltbildern ist ein bezüglich seiner frequenz steuerbarer Oszillator 16 vorgesehen, der im frequenzbestimmenden Teil beispielsweise eine Kapazitätsdiode enthalten kann. Gesteuert wird der Oszillator 16 von einer Ladungspumpe 17. die zwei elektronische Schalter S1 und S 2 enthält. Diese werden mittels der Steuerleitungen 18 bzw. 19 so gesteuert, daß entweder beide Schalter 5 1 und .S 2 geöffnet bleiben oder der Kondensator ("entweder über den Schalter S 1 mit der Stromquelle 20 oder über den Schalter 52 mit der Stromquelle 21 kurzzeitig verbunden wird. Dadurch lädt sich der Kondensator C entweder auf eine höhere positive Spannung auf oder er entlädt sich, wodurch die Kapazitätsdiode im Oszillator 16 entsprechend Heeinflußt wird.

Der Oszillator 16 ist von Hand kontinuierlich dur hstimmbar. Die von ihm gelieferte Schwingung wird einem Tor 22 zugeführt, das Teil eines Frequenzzählers ist und von dessen Block 23 Torimpulse von der Dauer eines Zählzyklus erhalt. Der Frequenzzähler enthält neben einer ersten Zähldekade 24 bzw. einem 1/16-Teiler 25 noch weitere Zähldekaden, die im Block 23 enthalten sind.

Der ersten Zähldekade 24 bzw. dem 1/16-Teiler 25 nachgeschaltet ist in allen drei Blockschaltbildern ein Speicher 26,27 bzw. 28. Dieser speichert beim Betätigen der Rasttaste 29 den durch Handverstimmung des Oszillators 16 eingestellten und von der ersten Zähldekade 24 bzw. vom 1/16-Teiler 25 ermittelten Fiequenzwert, der bis /ui nächsten Verstimmung des Oszillators 16 der Sollwert sein soll.

Nach dem Betätigen der Rasttaste 29 ermittelt die erste Zähldekade 24 b/w der 1'16-Teiler 25 bis zum Ende eines jeden Zahl/yklus bestimmte, dem Istwert der Os/illatorfrequenz entsprechende Zählwerte, die über Zählleitungpn 30 weiterpeleitct werden, während die vom Speicher 26, 27 bzw. 28 weitergegebenen und zum Teil modifizierten Speicherwerte über die Speicherleitungen 31 weitergeführt werden.

Wie die Weiterverarbeitung der durch die Zählleilungen 30 weitergegebenen Zählwerte und der Speicherwerte auf den Speicherleitungcn 31 in unterschiedlicher Weise erfolgt, wird nun im folgenden im einzelnen ,in

Hand der F i g. 1 bis 4 erläutert.

In Fig. I ist das oben angegebene Prinzip al) verwirklicht:

Der Zählerstand der ersten, d. h. niedrigstwertigen, Zähldekade 24 wird im BCD-Code mit vier Leitungen auf den Speicher 26 geführt, der den Sollwert im Moment der Befehlsgabe »rasten« beim Betätigen der Rasltasle 29 einspeichert. Der dafür erforderliche Befehl wird dem Speicher 26 von der Rasttaste 29 über die sogenannte »Clock-Leitung« 32 zugeführt. Die Von der ersten Zähldekade 24 kommenden Zählwerte gelangen über die Eingänge D 1, D 2, D 3, D 4 auf den Speicher 26 und erscheinen nach der Speicherung an dessen Ausgängen Q1.Q2.Q3.Q4.

Als Vergleichcr dient ein Vicr-Bit-Komparator 33, der den einmal gespeicherten Sollwert am Speicher-Ausgang Qi, Q 2, Qi. QA mit dem sich dauernd wiederholend am Speichereingang Dl, D2, Di, DA anliegenden Istwert vergleicht. Die Vergleichswerte, die Auskunft darüber geben, ob der Istwert größer oder kleiner ist als der Sollwert, erscheinen entweder am Ausgang 34 oder am Ausgang 35 des Komparator und steuern im Falle einer Frequenzabweichung vom Sollwert über einen logischen Baustein 36 die Ladungspumpe 17. Der logische Baustein 36 verhindert bei Sollwerten an der Grenze des dekadischen Zahlenbereiches (beispielsweise bei Sollwerten von 0 öder 9) durch Vertauschen der durch ihn hindurchführenden Befehlsleitungen ein fehlerhaftes Arbeiten der im Blockschaltbild dargestellten Schaltungsanordnung. Ohne den logischen Bauslein ist folgendes fehlerhaftes Verhalten möglich:

Bei einem Sollwert von beispielsweise 9 und einem Istwert von 0, was infolge der geringen Frequenzabweichungen innerhalb eines Zählzyklus nur von einer Regelabweichung von + 1 herrühren kann, erkennt der Komparator, daß 0 kleiner als 9 ist und gibt daher einen verkehrten Vergleichswert ab. Bei vertauschten SoII- und Istwerten gellen entsprechend umgekehrte Verhältnisse. Diesen Fehler umgeht man, indem man den Zahlenbereich der Sollwerte in drei Gruppen einteilt:

K: kleine Zahlen 0.1,2;
M: mittlere Zahlen 3,4,5,6;
G: große Zahlen 7,8.9.

Der Bereich der Istwerte wird in zwei Gruppen eingeteilt:

Iu: untere Zahlen 0 bis 4;
Io: obere Zahlen 5 bis 9.

Der logische Baustein 36 vertauscht die Befehlsleitungen zur Ladungspumpe 17 in folgenden Fällen:

I) Gleichzeitiges Vorhandensein eines Sollwertes K und eines Istwertes /ound

II) gleichzeitiges Vorhandensein eines Sollwertes G und eines Istwertes Iu.

Für das obige Beispiel: Sollwert 9 und Istwert 0 würde dann der Komparator zwar das Ergebnis Istwert < Sollwert abgeben, jedoch invertiert der logische Baustein 36 die Befehle, so daß das richtige Kommando für Istwert > Sollwert an die Ladungspumpe gelangt.

Das Nachziehen des Oszillators 16 geschieht über eine Kapazitätsdiode, die von der Ladungspumpe 17 mit nicht gezeigten nachfolgenden Siebgliedern über einen ebenfalls nicht dargestellten Operationsverstärker gesteuert wird Je nach Vorzeichen der Regelabweichung wird entweder der Schalter 51 oder 52 für kurze Zeit geschlossen. Dieses Schließen geschieht mit jedem Zählzyklus einmal; tritt keine Regelabweichung auf. bleiben die Schalter geöffnet.

Außerdem wird über eine Leitung 37 dafür gesorgt, daß im nicht gerasteten Zustand die Schalter 5 1 und 52

■> geschlossen sind, um die Regelspannung auf einen konstanten Mittenwert einzustellen. Die Leitung 38 übermittelt den Speicherimpuls des Frequenzwählers 23 an den logischen Baustein 36, da hur während der Dauer dieses Impulses der Frequenzzähler stillsteht, d. h. an seinen Ausgangsleitungen 30 kann nur während dieser Zeit ein definiertes Ergebnis abgenommen werden. Der logische Baustein 36 verwertet also seine EingangsinformaiKinen aus den Leitungen 30 und 31 nur während der Dauer des Speicherimpulses und gibt seine Ausgangssignale ebenfalls nur während dieser Zeit über die Leitungen 18 und 19 ab.

Die Leitung 39 führt der ersten Zählerstufe 24 den Rücksetzimpuls vom Frequenzzähler 23 zu, mit dem nach einem erfolgten Zählzyklus die einzelnen Zählstufen wieder in ihre Anfangsposition gebracht werden, bevor der nächste Zyklus beginnt.

In F i g. 2 ist ein Ausfiihrungsbeispiel des Steuergenerators dargestellt, bei welchem das oben genannte Prinzip a2) verwirklicht ist. Zur Frequenzregelung wird der Zählersland einer nicht anzeigenden Zählstufe verwendet, die — weil die niedrigstwertige anzeigende Zählstuff? der gewünschten Frequenzauflösung angepaßt ist — niedrigerwertig als diese noch anzeigende Zählstufe sein soll. F.ine solche nicht anzeigende Zählstufe verwendet man üblicherweise, um das Springen der letzten angezeigten Ziffer zu verhindern. Da der Zählerstand dieser nicht anzeigenden Zählstufe unsichtbar bleibt, braucht man sie nicht dekadisch, sondern kann sie beispielsweise als 1/16-Teiler 25 aufbauen. Der Zählerstand dieser nicht anzeigenden Zählstufe wird als 4-Bit-Signal über vier Leitungen zu einem 4-Bit-Speicher 27 und einem Eingang eines 4-Bit Volladdierers 40 geführt. Die Eingänge des Speichers 27 sind mit DY bis. D4' und die damit

•Ό verbundenen Eingänge des Volladdierers 40 mit A 1 bis A 4 bezeichnet.
Vom Speicher, der wie in Fig. 1 den Sollwert

j :n

, ι—

m.iut.11

den Ausgängen Qi bis Q 3 invertiert abgenommen.

während das höchstwertige Bit nicht invertiert zum Ausgang Q 4 gelangt. Diese Ausgänge sind über die Speicherleitungen 31 mit den Eingängen BX bis BA des 4-Bit-Volladdierers 40 verbunden.

Am Ausgang dieses Addierers 40 steht für den Fall Sollwert = Istwert stets die Dualzahl Olli, entsprechend der Dezimalzahl 7: für den Fall Istwert < Sollwert ergibt sich eine Zahl <7; für Istwert>Sollwert ergibt sich eine Zahl >7.

Eine Logikschaltung 41, die an die Ausgänge A₁ B, C, D des Addierers 40 angeschlossen ist, gibt für den Fall, daß die vom Addierer 40 abgegebene Zahl < 7 bzw. > 7 ist, die entsprechenden Steuerimpulse an die Ladungspumpe 17 bzw. bei einer Ausgangszahl des Addierers von 7 keinen Steuerimpuls, so daß die Schalter 51, 52 geöffnet bleiben. Am einfachsten ist es, wenn die Logikschaltung 41 einen Komparator enthält, dem — wie dargestellt — ständig die Dualzahl Olli als Vergleichsbasis zugeführt wird.

Die Leitung 42 führt die Ausgangsimpulse von der nicht anzeigenden ersten Zählstufe 25 zur zweiten Stufe im Frequenzzähler 23 wetter.

Die F i g- 3 und 4 beziehen sich auf die Verwirklichung des oben angegebenen Prinzips b). Wie beim Beispiel

nach Fig, 2 wird im Frequenzzähler ein l/16'Teiler 25 verwendet, der eine nicht anzeigende Zählstufe bildet. Die 16 möglichen Zustände dieser Stufe sind in Fig.3 zyklisch dargestellt und mit O bis 15 beziffert. Es wird angenommen, daß von Zählzyklus zu Zählzyklus kein größerer Unterschied als 8 zwischen dem Sollwert und dem Istwert auftritt. Da jede Zahl Von 0 bis 15 Sollwert sein kar«ft, heißt dies, daß für jeden Wert die nächsten 8 Ziffern iriii Uhrzeigersinn als größer, die anderen als kleiner zu bewerten sind. Dies ist insofern gefechtfertigt, als die Zählzyklen schnei! aufeinander folgen und ein freischwingender Oszillator im Normalfall nur langsame Frequenzschwankungen ausführt, so daß als wahrscheinlichste Abweichung der Istfrequenz von der Sollfrequenz diejenige mit dem geringsten Abstand von fs der Snilfrequenz in Frage kommt. Diese Erkenntnis wird in dem Blockschaltbild nach F i g. 4 verwendet.

Wie bei F i g. 2 gelangt die Oszillatorschwingung über die Torschaltung 22 auf einen vierstufigen Binärzähler, nämlich den 1/16-Teiler 25, dessen Ausgänge mit den Eingängen D 1 bis D 4 des 4fach-Speichers 28 und den Eingängen Ai bis A 4 eines 4-Bit-Volladdierers 40 verbunden sind. Da die Bildung der Differenz zweier Dualzahlen, nämlich des vom 1/16-Teiler 25 kommenden Istwertes und des vom Speicher 28 gespeicherten Sollwertes so geschieht, daß von dem Subtrahenden das Komplement gebildet wird und dies zum Minuenden addiert wird, liefern die Q\ bis Q 4 des Speichers 28 invertierte Speicherbits, die über die Speicherleitungen 31 der Eingänge BX bis 54 des Addierers 40 zugeführt werde·¹. Nach dem Betätigen der Rasttaste 29 und damit Speichern des Sollwertes wird mit jedem folgenden Zählzyklus die Summe zwischen dem momentanen Ist-Zählstand und dem gespeicherten Komplement des Soll-Zählstandes, d. h. Sollwert minus Istwert gebildet. Um die Differenz zu erhalten, ist jedoch noch eine weitere Operation nach folgender Regel erforderlich: ist der Betrag des Minuenden größer als der des Subtrahenden, so ist der erhaltene Übertrag zu der niedrigstwertigen Stelle des Addierer-Ausganges zu addieren; ist der Betrag des Subtrahenden größer oder gleich dem des Minuenden, so ist von der Summe das Komplement zu bilden.

Aufgrund der an Hand von Fig.3 getroffenen Vereinbarung über »größer und kleiner« sind die Istwerte dann als größer anzusehen als die Sollwerte, wenn das Signal am D-Ausgang (Wertigkeit 8) des Addierers 0 beträgt. Ist das Signal am D-Ausgang gleich Ϊ, so ist der Istwert kleiner als oder gleich dem Sollwert und das Ergebnis muß invertiert werden. Wenn die Regelabweichung gleich 0 ist (Istwert = Sollwert), zeigen die vier Addierer-Ausgänge / bis D alle eine 1; mit einem Vierer-NAND-Gatter 43 läßt sich dieser Fall also leicht feststellen.

Diese drei beschriebenen Falluntersuchungen werden in dem Logikblock 44 in Zusammenarbeit mit dem NAND-Gatter 43 vorgenommen. Je nach Ergebnis wird das Seiektionsgatter 45 von dem Logikblock 44 über die Leitung 46 auf Invertieren oder Nichtinvertieren geschaltet, so daß an den Ausgängen A' bis D' des Selektionsgatters 45 gegenüber den Signalen an den Ausgängen A bis D des Addierers 40 unter Umständen invertierte Signale erscheinen.

Das Nachregeln des Oszillators 16 erfolgt wieder über eine Ladungspumpe 17, nur wird in Fig.4 der Schließimpuls für den Schalter 51 bzw. 52 von einem impulsdauermodulaior 47 geliefert, der von dem Betrag der vom Selektionsgalter 45 wiedergegebenen Fre^ quenzdifferenz gesteuert wird. Auf diese Weise ist die Regelgeschwihdigkeit um so größer, je größer die Frequenzabweichung vom Sollwert ist.

Um nicht für den Fall der Addition des Übertrages zu der Summe einen eigenen Volladdiefer Verwenden zu müssen, wird die Übertragsleitung 48 bei |SoH|>|lst| über den Logikblock 44 als Schallleitung 49 direkt zu einem Schalttransistor im Leitungszug D'im Impulsdauermodulator 47 geführt. Dieser Schalttransistor kann daher als Teil des Logikblocks 44 aufgefaßt werden.

Die beschriebene Anordnung läßt sich auch leicht für zwei und mehr Stufen auslegen, wobei unter einer Stufe hier die Anordnung mit nur einem 1/16-Teiler verstanden sei. Dies empfiehlt sich bei höheren Oszillatorfrequenzen, wo die momentanen Frequenzänderungen, beispielsweise durch Erschütterung, über den Eindeutigkeitsbereich einer Stufe hinausgehen. Im einfachsten Fall dient die zweite Stufe nur zur Feststellung: größer oder kleiner, d. h., es braucht nicht der Betrag der Differenz gebildet zu werden. Die Anordnung besteht dann nur aus einem weiteren Binärzähler, der dem ersten, nämlich dem 1/16-Teiler, nachgeschaltet wird, und einem weiteren Speicher und Addierer, die genau wie die erste im Blockschaltbild dargestellte Stufe zusammengesetzte! sind. Die Verknüpfung der Addierer-Ausgänge über ein NAND-Gatter sowie die Leitung D und 48 dienen wieder zur Fallunterscheidung: größer, kleiner, gleich. Diese drei möglichen Meldungen werden mit denen der ersten Stufe in folgender Weise von einer Logikschaltung zusammengefaßt: Wenn die zweite Stufe »gleich« meldet, so gelten die Meldungen der ersten Stufe mit dem niedrigerwertigen 1/16-Teiler; meldet die zweite Stufe größer oder kleiner, so haben diese Werte Vorrang vor denen der ersten Stufe, sie bestimmen daher die Rechenregel für die Differenzbildung.

Durch die Auswertung des Betrages der Differenz in einer gleichartigen Schaltung, wie in der ersten Stufe und einem erweiterten Pulsdauermodulator, läßt sich die RegeigeschwinaigKeit auch den Abweichungen in der zweiten Stufe anpassen.

Besondere Vorteile der Erfindung sind die sehr hohe mögliche Auflösung und damit verbundene praktische Nebenwellenfreiheit infolge geringer Regelkreisbandbreite. Außerdem ist die Möglichkeit einer digitalen Feinverstimmung ohne großen Aufwand gegeben, beispielsweise indem der Speicher ersetzt wird durch einen dekadisch oder binär setzbaren Vor- und Rückwärtszähler.

Gegenüber bisher verwendeten Anordnungen zur Rastung der Betriebsfrequenz eines durchstimmbaren Oszillators ist der Materialaufwand wesentlich verringert. Solche Anordnungen arbeiten mit Hilfe einer Phasenregelschleife. Ein bekanntes Verfahren ist beispielsweise das folgende: Es wird der Zählerstand der zu rastenden Frequenz gespeichert Der Speicherausgang stellt einen programmierbaren Teiler so ein, daß immer dieselbe Ausgangsfrequenz erreicht wird; diese wird in einem Pnasendiskriminator mit einer aus einem Quarznormal heruntergeteilten Frequenz verglichen. Die Ausgangsspannung des Phasendiskriminators steuert über eine Kapazitätsdiode den Oszillator nach.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Auf einstellbare Frequenzwerte rastbarer Steuergenerator mit einem bezüglich seiner Fre- ί quenz steuerbaren Oszillator, einem Frequenzzähler für die Oszillatorfrequenz, einem Speicher für die Ziffern des Sollwertes der Frequenz und einem Vergleicher zum Vergleich des vom Speicher gelieferten Sollwertes mit dem vom Zähler ermittelten Istwert der Frequenz, wobei das digitale Vergleichsergebnis zur Steuerung des Oszillators verwendet wird, dadurch gekennzeichnet, daß Speichereingänge (D\ bis Da; D\ bis D₄') des Speichers (26, 27, 28) mit Ausgängen des Frequenz-Zählers (24, 25) in einer Weise verbunden sind, die nach einer Frequenzeinstellung (3), zur Rastung des eingestellten und vom Frequenzzähler ermittelten Frequenzwertes (Istwertes), die Speicherung mindestens einiger der niedrigstwertigen ZählerMclIen des Zahleuvxertes des Istwertes gestattet, und

daß die gespeicherten Zählersteüen zur Bildung des dem Vergleicher (33, 44) zuzuführenden Sollwertes dienen.

2. Steuergenerator nach Anspruch 1, dadurch gekennzeichnet, daß die gespeicherten Zählersteüen als Sollwert für den Vergleicher (33) dienen.

3. Steuergenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Verwertung des Vergieichsergebnisses nur während der Dauer des Speicherimpulses (auf Leitung 38) des Frequenzzahlers vorgesehen ist.

4. Steuergenerator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,daß der Speicher (26) nur den Zählerstand dei niedrigstwertigen Zahlde- '"> kade speichert und daß dem ergleicher (31) ein logischer Baustein (36) nachgeschaltet ist, der ein Vergleichsergebnis, das /ur Frequenzkorrekiur in einer bestimmten Richtung führen würde, in eines mit entgegengesetzter Wirkung umwandelt, wenn der Sollwert innerhalh einer Dekade klein und der Istwert groß ist sow κ wenn der Sollwert innerhalb einer Dekade groß und der Istwert klein ist

5. Steuergenerator nach Anspruch 1 oder 3. dadurch gekennzeichnet, daß der Speicher (27) den -t¹· Zahlerstand einer nicht anzeigenden Zäh»i.tiifc (1/lb-Tciler 25). die niedrigerwertig als die niedrigstwertige anzeigende /ahklekade ist. speicher) und daß dem Speicher (27) ein binärer Addierer (40) nachgeschaltet ist. dem modifizierte, mehrstellige. >'> binäre /ählwerte von der Zählstufe sowie Speirherwerte von dem Speicher in einer Weise zugeführt werden, daß bei einem der beiden Werte die drei niedrigsten Dualstellen invertiert sind, und da;3 auf den Addierer (40) eine I.ogikschaltung (41) folgt, die '·'· geeignet ist, bei Abweichungen des Addierergebnis rc¹, von der Dualzahl 0111 nach oben oder unten ie in emir Richtung die Os/illatorfrequenz im Sinne einer Konstanthaltung /11 beeinflussen

h Sleiicrgener.itor nach Anspruch I oder 5. ^W| d.idiinh gekennzeichnet, d.iß der Speicher (28) den Zählerstand einer nicht anzeigenden Zählstufe (;l/l6*Teiler 25), die niedrigerwertig als die niedrigstwertige anzeigende Zähldekade ist, speichert und daß dem Speicher (28) ein binärer Addierer (40) f>5 nachgeschaltet ist, dem mehrstellige, binäre Zählwertc von der Zählslufe und modifizierte Speicherwerk: von dem Speicher in einer Weise zugeführt werden, daß alle Binärstellen der modifizierten Speicherwerte gegenüber den ursprünglichen Werten invertiert sind, und daß auf den Addierer (40) ein Selektionsgatter (45) mit zugeordnetem NAND-Gatter (43) und Logikblock (44) folgt, welche zusammen mit dem Speicher (28) und dem Addierer (40) eine Differenz zwischen den jeweils dem gespeicherten ZäWerstand folgenden Zählerständen und dem beim Rasten gespeicherten Zählerstand bilden.