DE2349253C3 - Rechnersystem - Google Patents

Description

Fig. 1 ein Blockschaltbild eines Rechner-Systems gemäß einem Ausführungsbeispiel der Erfindung,

Fig. 2 ein Schaltbild einer Teilschaltung des Schaltbildes nach Fig. 1 in vergrößerter Ansicht, und

Fig. 3 eine Reihe von Signalverläufen, auf die bei der Beschreibung der Arbeitsweise des Systems nach Fig. 1 und 2 Bezug genommen werden wird.

In Fig. 1 ist ein Rechnersystem mit einem Hauptoder Arbeitsspeicher aus einer oder mehreren Speicherbänken M₁-M_n gezeigt. Jede Arbeitsspeicherbank kann aus einem Halbleiter-Speicher mit direktem Zugriff bestehen, der derart angeordnet ist, daß er von einer 8-Bit oder einer Byte-Hauptleitung B ein 8-Bit-Wort zur Speicherung erhält, und ein 8-Bit-Wort der 8-Bit-Hauptleitung B vom Speicher zuführt.

Der einzelne Wortspeicherplatz im Hauptspeicher, der zur Aufnahme oder Abgabe eines Wortes adressiert wird, wird durch eine 16-Bit-Adresse bestimmt, die über eine Leitung 10 von einem Register A zugeführt wird, das zwei 8-Bit- oder ein-Byte-Teile A₁ und A₀ besitzt. Das Register A erhält zwei-Byte-Worte, die aus einem Halbleiter-Hilfsspeicher R mit Speicherplätzen für sechzehn zwei-Biyte-( 16-Bit) Wörtern ausgelesen wird. Jede der sechzehn 16-Bit-Speicherplätze im Hilfsspeicher R kann von der Hauptleitung B in zwei aufeinanderfolgenden 8-Bit-Übertragungen Information zur Speicherung erhalten, die über die Leitungen 14 und 16 den Teilen A₁ bzw. R₁₁ des Hilfsspeichers R zugeführt werden. Weiterhin kann jeder der sechzehn Speicherplätze im Hilfsspeicher vom 16-Bit-Register A über ein 16-Bit-Inkrement-Register C Information zur Speicherung erhalten, wobei das Inkrement-Register CdieTeüe ι , und C₀ hat, die über Leitungen 22 und 24 mit den Teilen R₁ und R₁₁ des Hilfsspeichers R verbunden sind.

Die einzelnen Speicherplätze der sechzehn Wortspeicherplätze im Hilfsspeicher R, der zum Auslesen oder zum Eingeben von Information adressiert wird, werden durch vier Adressenbits bestimmt, die dem Adressen-Decoder Il des Hilfsspeichers R von einem der drei 4-Bit-Register X, P und N über Leitungen 12 zugeführt werden. Das Register P wird zur Adressierung eines der sechzehn Wortspeicherplätze im Hilfsspeicher R benutzt, der hier als Befehlszähler verwendet wird. Die Inhalte der zwei 4-Bit-Register X und /' können über Leitungen 7,6 einem 8-Bit-Zwischenregister T übertragen werden, bevor sie der 8-Bit-Hauptleitung B über Leitungen 28 übertragen werden. Die Inhalte des 4-Bit-Registers N können der Hauptleitung über Leitungen 30 zugeführt werden.

Das Rechnersystem besitzt ein Befehlsregister mit einem 4-Bit-Register / für einen Operationscode und mit einem 4-Bit-Register N, das, wie zuvor beschrieben, eines der Register X, P oder N ist und zum Adressieren des Hilfsspeichers W₁, R₁₁ benutzt wird. Der Inhalt des Operationscode-Registers / wird der allgemein mit dem Bezugs/eichen 32 versehenen Takt- und Steuereinheit ·<·.κ' -ihrt, die den Datenfluß durch die in Fig. I gezeigten Datenübertragungswege steuert.

I:s ist eine Arithmetik- oder Funktionseinheit /· vorgesehen. die Additionen, Subtraktionen, »UND«-Funktionen und die »exklusiv ODLR«- Funktioncn eines X-Bit-()peranden ausführen kann, der von der Hauptleitung Ii über Leitungen 34 und von einem 8-Bit-AkkumuIator-Register D über Leitungen 36 zugeführt wird. Das Register D erhält die Ergebnisse der Funktionseinheit F über die Leitungen 38 und kann die Ergebnisse an die Hauptleitung B über Leitungen 40 weitergeben.

Fig. 2 zeigt auszugsweise den Mittelteil von Fig. 1 in einem vergrößerten Maßstab, bei dem Torschaltungen in den Datenleitungen angebracht sind, wobei die Torschaltungen von Steuersignalen bedient werden,

ίο die aus der Takt- und Steuereinheit 32 zugeführt werden. Jedes Torsignal in Fig. 2 stellt eine Vielzahl einzelner Torschaltungen dar, deren Anzahl gleich der Zahl der Datenleitungen ist, die durch die steuernden Signale gesteuert werden. Fig. 3 zeigt die Zeitverhältnisse bestimmter Signale während eines Befehls-Abrufzyklus und während eines Befehls-Ausführungszyklus.

Die Arbeitsweise des Rechnersystems soll nun mit Bezug auf die Fig. 1, 2 und 3 beschrieben werden.

-" Das Rechnersystem wechselt zwischen einem Befehlsabrufzyklus und einem Befehlsausführungszyklus. Ein Befehl wird aus dem Hauptspeicher M in das Register / und das Register N des Befehlsregisters abgerufen. Der Befehlsabrufzyklus schließt die Ver-

^^Γ· wendungeines4-Bit-Inha!tes des P-Registers ein. um einen Befehlszähler-Speicherplatz im Hilfsspeicher R zu adressieren. Dies wird dadurch bewirkt, daß die Torschaltungen 51 mit einem Signal R(P) von der Takt- und Steuereinheit 32 gesteuert werden, wie dies

JO in Fig. 3a dargestellt ist, um den Inhalt des Registers P dem Decoder Il über die Leitungen 12 zuzuführen. Der Decoder erhält vier Bits vom Register /' und greift einen entsprechenden Speicherplatz der sechzehn Speicherplätze im Hilfsspeicher R heraus.

i"> Der Inhalt des Zählers im adressierten Speicherplatz im Zwischenspeicher R wird an das Register A über die Torschaltung 52 ausgelesen, wobei diese Torschaltung 52 von dem in Fig. 3b dargestellten Signal R-A gesteuert wird. Der sechzehn Bitinhalt des Regi-

■"' sters A wird dem Hauptspeicher M über Leitungen 10 angelegt, um einen darin enthaltenen Befehlswort-Speicherplatz zu adressieren.

Während der Hauptspeicher M während des in Fig. 3i angezeigten Intervalls zugänglich geworden

4"> ist, wird die 16-Bit-Arbeitsspeicher-Adresse in Register A ebenfalls dem Register C über die Torschaltung 53 angelegt, die, wie Fig. 3d zeigt, durch das Signal A-C gesteuert wird. Die Arbeitsspeicheradresse wird dann im Register C durch das Signal

"><> INCR (Fig. 3d) geändert (erhöht oder erniedrigt), so daß der Inhalt danach die Adresse des nächsten Befehls in einer Befehlsliste im Hauptspeicher M darstellt. Der veränderte Inhalt von Register C wird dann über eine gesteuerte Torschaltung 54 geleitet und

Vi durch die Signale Set R₁ und R_o (vgl. die Fig. 3f und 3 g) im Hilfsspeicher R an dem Platz gespeichert, der noch vom Inhalt des Registers P adressiert war. Dieses Weiterzählen des Inhalts des adressierten Befehlsspeicherplatzes im Hilfsspeicher bedeutet, daß der

Wi Speicherplatz als «Befehlszähler« wirkt.

Mittlerweile ist der zuvor im Hauptspeicher M adressierte Befehl vom Speicher auf der Hauptleitung Ii ausgelesen worden. Danach weiden vier Hits de, Befehles von der Hauptleitung B dem Operate tions-Register / des Befehlsregisters über die Torschaltung 55 zugeführt, die durch das Signal Ii-I (!■ig. 3 i) gesteuert wird. Zur gleichen Zeit werden die vier anderen Hits des Befehls von der Hauptleitung Ii

dem Register N des Befehlsregisters über die Torschaltung 56 zugeführt, die durch das Signal B-N (Fig. 3j) gesteuert wird. Nunmehr ist ein Befehl vom Hauptspeicher M abgerufen und auf das Befehlsregister IN übertragen worden.

Der Rechner tritt dann in einem Befehlsausführungszyklus ein. hei dem der Befehls-Operationscode im Register / in der Takt- und Steuereinheit 32 decodiert wird. Die Einheit 32 erzeugt dann Signale, die den Informationsfluß in den Leitungen zur Datenübertragung steuern. Beispielsweise kann der Operationscode im Register / die Takt- und Steuereinheit 32 veranlassen, ein Steuersignal N-B (Fig. 3k) der Torschaltung 57 zuzuführen, wodurch der Inhalt des Registers N des Befehlsregisters auf die Hauptleitung B übertragen wird. Danach geht von der Takt- und Steuereinheit 32 ein Steuersignal B-P (Fig. 3m) an die Torschaltung 58, so daß der Inhalt des Registers N von der Hauptleitung B auf das Register P übertragen wird. In diesem Beispiel handelt es sich um einen Befehl, der den Inhalt des Registers P ändert, so daß damit ein neuer Befehlszähler im Hilfsspeicher R geschaffen wird. Der neue Zähler kann an jedem Speicherplatz des Hilfsspeichers R sein.

Es folgt nun eine Befehlsliste, die bereits in einem vorhandenen und betriebenen Rechner benutzt wurde. Der mit /1 bezeichnete Befehl bedeutet, daß die Ziffernstelle im Register / einen Wert 1 besitzt und /2 bedeutet, daß die Ziffernstelle im / einen Wert 2 besitzt und so weiter. R(N) wird dazu benutzt, das so R-Register zu bezeichnen, das durch die im N-Register enthaltenen vier Bit«; spezifiziert ist. M(R(N)) bezeichneten einen ein-Byte-(8-Bit)-Speicherplatz, der durch den Inhalt von R(N) adressiert wird:
/1 - R(N)+ \—R(N)

Die 16 Bits in R-Register, die durch die laufende Ziffernstelle in N spezifiziert sind, werden weitergezählt.
/2 - R(N)-\—R(N)

Die 16 Bits von R(N) werden um 1 erniedrigt. /4 - M(R(N))-I)> R(N)+ X-R(N)

Das durch R(N) adressierte M-Byte wird aus M ausgelesen und nach D gebracht. R(N) wird um 1 erhöht.

/5 - D-M(R(N))

Das Byte in D wird dem von R( N) adressierten M-Byte-Platz eingegeben.
/8 - RO(N)-D

Das geringst signifikante Byte von R(N) wird nach D gebracht.

/9 - Rl(N)-D

Das höchst signifikante Byte von R(N) wird nach D gebracht.
IA- D-RO(N)

Das Byte in D ersetzt das geringst signifikante Byte von R(N).
IB - D-Rl(N)

Das Byte in D ersetzt das höchst signifikante Byte von R(N).

IC - DO —ROO(N) ω

Die geringst signifikanten 4-Bits (Ziffernstellen) in D ersetzen die geringst signifikante Ziffernstelle von R(N). ID - N—P

Die 4 Bit-Ziffernstelle in TV wird nach P gebracht. Dies ändert den laufenden Befehlszähler und legt eine Verzweigung fest.

IE - N-X

Die 4-Bit-Ziffer in N wird nach X gebracht. IF - Die durch die Ziffernstelle in N spezifizierte Lauffunktion:
NO - M(R(X))-*D Nl - M(R(X)) »ODER« D-D N2 - M(R(X)) »UND« D-D
/V3 - M(R(X)) »EXKLUSIVES ODER« D-D

N4 - M(R(X)) +D-D (BIN.ADD, danach übertragen — DF) NS - M(R(X)) -D-D (BIN.SUBT., danach übertragen —»DF) Nb - verschiebe D nach rechts 1 Bit (LSB- DF)

Es sei angemerkt, daß ein Kcnnzcichen-Bst (DF) vorgesehen ist. Dieses Kennzeichen kann durch den folgenden Verzweigungsbefehl getestet werden.
/3 - Bedingte Verzweigung

Λ' spezifiziert die zu testende Bedingung
ΛΌ - unbedingte Verzweigung
N\ - Byte in D nicht alle Null
N2 - Byte in D alle Null
Λ/3 - D Kennzeichen (DF) gleich 1
N4 - äußeres Byte-Kennzeichen gesetzt
N5 - äußeres Programm-Kennzeichen gesetzt

N6 - äußeres Fehler-Kennzeichen gesetzt
jV7 - äußeres Direkt-Kennzeichen gesetzt
Die letzten vier Tests betreffen die äußere Schnittstelle. Wenn die durch N spezifizierte Bedingung vorhanden ist, wird der dem /3-Befehl folgende M-Byte von M ausgelesen und es ersetzt das geringst signifikante Byte von R(P)- Dies ermöglicht die Direktverzweigung innerhalb einer 256-Byte-MinipIatte. Wenn die spezifizierte Testbedingung nicht vorhanden ist, wird das auf /3 folgende M-Byte übersprungen und der nächste Befehl innerhalb der Befehlsfolge wird abgerufen. /0, /6 und /7 betrifft die externe Steuerung.

In der zuvor angegebenen Auflistung von Befehlen ist zu ersehen, daß der vier Bit-Inhalt des Registers N des Befehlsregisters zum Register P übertragen wird, wenn die vier Bits im Register / des Befehlsregisters den Wert 13 (hexadecimal D) haben. Dies ändert den Befehlszähler und bewirkt eine Abzweigung auf eine andere Befehlsfolge, die im Hauptspeicher M gespeichert ist. Der nachfolgend abgefragte Befehl wird an einem Platz im Hauptspeicher M sein, mit der Adresse, die im Hilfsspeicher R an einem Platz gespeichert ist, die die Adresse hat, die jetzt im Register P vorhanden ist.

Es ist deutlich geworden, daß jeder Speicherplatz im Hilfsspeicher als Befehlszähler benutzt werden kann. Der Platz, der als Befehlszähler benutzt wird, wird durch die gerade im Register P vorhandene Adresse bestimmt. Die Adresse im Register P kann zu beliebiger Zeit durch das Programm geändert werden, nämlich durch einen Befehl, der bewirkt, daß ein neuer Wert in das Register P eingesetzt wird. Der Rechner kann auf diese Weise veranlaßt werden, innerhalb einer Anzahl von Unterprogrammen von einem zu einem anderen überzuspringen. Ein unterbrochenes Unterprogramm wird an dem Punkt später wieder aufgenommen, an dem es unterbrochen wurde.

Hierzu 2 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Rechnersystem mit einem in integrierter Form auf einem Chip ausgebildeten Hauptspeicher, der über eine Hauptleitung mit einem in integrierter Form auf einem oder zwei Chips ausgebildeten Prozessor verbunden ist, der folgende Schaltungsteile aufweist: einen Adressenteil mit wenigstens einem Befehlszähler, der während eines Befehlsabrufzyklus des Systems zum sequentiellen Abrufen von jeweiligen Befehlen eines Programms aus Speicherplätzen des Hauptspeichers wirksam ist, wobei jeder Befehl einen Operationsteil und einen Adressenteil aufweist, ein Befehlsregister, dem jeder aus dem Hauptspeicher abgerufene Befehl zugeführt wird und eine Befehlsausführungsstufe, die auf den Inhalt jedes in das Befehlsregister eingegebenen Befehls anspricht und einen Befehlsausführungszyklus während des Ablaufs des Befehlsprogramms ausführt, dadurch gekennzeichnet, daß der Adressenteil einen Hilfsspeicher(Ä) mit adressierbaren Stellen zum Speichern von Adressen von Speicherstellen im Hauptspeicher (M_x-M_n) und zum Speichern von Operanden aufweist, die während des Befehlsausführungszyklus verwendet werden, daß jede der Hilfsspeicher-Adressenspeicherstellen als der besagte Befehlszähler verwendbar ist, daß das System ein erstes, zweites und drittes zusätzliches Register (P, N, X) zur Aufnahme der Adressen der jeweiligen Hilfsspeicherstellcn aufweist, daß das erste zusätzliche Register (P) die Adresse der gerade als Befehlszähler verwendeten Hilfsspeicherstelle enthält und während des Befehlsabrufzyklus bewirkt, daß die als Befehlszähler adressierte Hüfsspcicherstelle die Adresse der Hauptspeichersteile, an der sich der als nächster abzurufende Programmbefehl befindet, bereitstellt, daß das zweite zusätzliche Register (N) einen Teil des Befehlsregisters bildet und vom Hauptspeicher (M₁-ZW_n) den Adressenteil jedes erhaltenen Befehls zugeführt erhält, und daß die Bcfehlsausführungsstufe (32, F) während des Ausführungs-zyklus jedes Befehls einer ersten Befehlsklassc (z. B. Befehle J₁, J₂, J_%) mit dem Inhalt des zweiten zusätzlichen Registers (iV) eine der Speicherstellcn im Hilfsspeicher (R) adressiert, damit die Adresse einer Hauptspeicherstelle oder ein an einer Hilfsspeicherstelle gespeicherter Operand, der zur Ausführung des gerade bearbeiteten Befehls erforderlich ist, erhalten wird, ferner bei der Ausführung jedes Befehls einer zweiten Befehlsklasse (z. B. Befehl JF, N=O) die Inhalte des dritten zusätzlichen Registers (A*) zur Adressierung des Hilfsspeichers (R) verwendet, damit die Adresse einer Hauptspeicherstelle erhalten wird, sowie bei der Ausführung jedes Befehls einer dritten Befehlsklasse (z. B. Befehle JD, JE) der Inhalt des zweiten zusätzlichen Registers (N) in das erste zusätzliche Register (P) oder das dritte zusätzliche Register (X) überträgt, damit der Befehlszähler direkt durch einen Befehl geändert werden kann.

   Die Erfindung bezieht sich auf ein Rechnersysteni nach dem Oberbegriff des Patentanspruchs I.
   In der Druckschrift Speiser: »Digitale Rcchenanlagen«, Springer-Verlag, Berlin, 1965, Seiten 28 bis 33, 259 bis 261, 274, ist ein Rechnersystem beschrieben, bei dem der Hauptspeicher während des Befehlsabrufzyklus direkt adressiert wird und bei dem ein Befehlszähler beim Auslesen die Reihenfolge des Ablaufs steuert. Bei der Vornahme einer Sprungoperation müssen die Inhalte des Befehlszählers geändert werden.

   Es sind mittlerweile Techniken, wie beispielsweise Ό die LSI-Technik, zur Herstellung von integrierten Bausteinen bekannt, nach denen Halbleiterspeicher mit direktem Zugriff mit einer großen Anzahl von Speicherplätzen auf einem einzigen integrierten Chip herstellbar sind. Auf diese Weise können sogenannte »Mini-Mini« oder »Mikroe-Rechenanlagen hergestellt werden, die einen besseren Wirkungsgrad aufweisen als die bekannten elektronischen Rechner und weniger teuer sind als die bekannten »Mini«-Rechenanlagen. Ein Nachteil dieser Technik ergibt sich je-■M doch daraus, daß die Anzahl der an der Peripherie des Halbleiter-Chips unterzubringenden Anschlüsse begrenzt ist, so daß zwischen einem auf einem oder auf zwei Halbleiter-Chips angeordneten Prozessor und dem Chip mit dem Halbleiterspeicher keine beliebig große Anzahl von Verbindungen bestehen kann.

   Dies ist ein Grund dafür, weshalb das in der eingangs genannten Druckschrift »Digitale Rechenanlagen« beschriebene Rechensystem für eine Herstellung in einer LSI-Technik weniger gut geeignet ist.

   Die Aufgabe der vorliegenden Erfindung besteht daher darin, ein Rechnersystem mit einem in integrierter Bauweise auf einem Chip angeordneten Hauptspeicher und einem ebenfalls in integrierter r> Bauweise auf einem oder zwei zusätzlichen Chips angeordneten Prozessor anzugeben, das außerdem besonders anpaßbar und flexibel ist und wenig Aufwand erfordert.

   Diese Aufgabe wird durch ein wie eingangs bereits ■»» erwähntes Rechnersystem gelöst, das durch die in dem kennzeichnenden Teil des Patentanspruchs 1 aufgeführten Merkmale gekennzeichnet ist.

   Ein wesentlicher Vorteil der Erfindung besteht darin, daß kurze Befehle von beispielsweise nur 8 Bits ■fi mit einem geringen Rechenaufwand durchgeführt werden können, weil infolge einer indirekten Adressierung jeder Befehl nur die Adressen-Bits des Hilfsspeichers, in dem die erforderliche Adresse von beispielsweise 16 Bits des Hauptspeichers gespeichert ist, >» beinhalten muß. Auf diese Weise kann die Zahl der Verbindungen zwischen dem Hauptspeicher-Chip und dem Prozessor-Chip verringert werden.

   Ein weiterer wesentlicher Vorteil der Erfindung besteht darin, daß der Inhalt des Hilfsspeichers, der ■)■> als Befehlszähler wirkt, bei der Vornahme eines Programmsprunges nicht geändert zu werden braucht.

   Vorteilhafterweise können durch die Erfindung die Kosten für eine zentrale Recheneinheit soweit verringert werden, daß ein damit ausgerüstetes derartiges wi Rechnersystem zusätzlich zu kommerziellen Zwecken auch für alle Arten persönlicher, schulischer und freizeitlicher Anwendung genutzt werden kann.

   Vorteilhafterweise kann ein crfindungsgomiißcs Rechnersysteni sehr wirtschaftlich mit integrierten ·■■< Bauteilen bzw. integrierten Halbleiter-Chips in LSI-Tcchnik hergestellt werden.

   Ein Ausführungsbcispicl der Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. Ls