DE2265696C2 - Rechenanordnung - Google Patents
RechenanordnungInfo
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- DE2265696C2 DE2265696C2 DE19722265696 DE2265696A DE2265696C2 DE 2265696 C2 DE2265696 C2 DE 2265696C2 DE 19722265696 DE19722265696 DE 19722265696 DE 2265696 A DE2265696 A DE 2265696A DE 2265696 C2 DE2265696 C2 DE 2265696C2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
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Description
gekennzeichnet durch die Kombination. v,
f) daß der adressierbarc Speicher (208), das Steuerwerk
(202), der Datenspeicher (206) und das Rechenwerk (207) gemeinsam in einer monolithischen
integrierten Halbleiierbaueinheit (F i g. 23) untergebracht sind,
g) daß der adressierbare Speicher (208) ein Festwertspeicher
ist, der zur Festlegung der Funktionen eines von mehreren verschiedenen Systemen
bei der Herstellung fest programmier- 4r)
bar ist,
h) daß in der Halbleiterbaueinheit eine Bcdingungsschaltung (192) mit dem Programm/.ählcr
(209) verbunden ist, wobei die Bcdingungsschaltung (192) derart ausgebildet ist, daß sie den r>o
Inhalt des Programmzählers (209) ändert, wenn eine oder mehrere Bedingungen gegeben sind,
wodurch ein Mittel zum Ändern der Adressierung von Befehlswörtern und dadurch zum Ändern
der Folge der Befehlswörter geschaffen wird,
i) daß die Eingabevorrichtung sowohl mit Ausgangsklemmen als auch mit F.ingangsklemmen
der Halbleiterbaueinheil verbunden ist.
k) daß die Halbleiterbaueinheit (Fig. 23) Abtast- h<
> vorrichtungen enthält, die unter der Steuerung durch das Steuerwerk (202) arbeiten und die
Tastenschalter über die Ausgangsklemmen sequentiell abfragen, um den Zustand jedes Tastenschalters
festzustellen, und n>
I) daß die Halbleiierbaueinheit (Fig. 23) außerdem
Vorrichtungen enthüll, die abhängig von Eingaben über die F.ingangsklemmen so arbeiten,
daß mittels der Bedingungsschaltung (192) und des Programmzählers (209) die Anzahl der
abgefragten Tastenschalter berücksichtigt wird, bis ein Tastenschalter erreicht ist, der sich in
einem Informationseingabezustand befindet, wodurch diese Anzahl die in die Anordnung eingegebene
Information angibt
2. Rechenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Tastenschalter in einer Matrix
aus Spalten und Zeilen angeordnet sind und daß die Abtastvorrichtung über die Ausgangsklemmen
Signale an die Spalten anlegt und die Zeilen über die Eingangsklemmen prüft, um den Zustand der Tastenschalter
festzustellen, was eine Abfrage der Tastenschalter ergibt
3. Rechenancrdnung nach Anspruch 1, dadurch gekennzeichnet, daß derjenige Tastenschalter, von
dem festgestellt worden ist, daß er sich in einem Informationseingabezustand befindet, nach Ablauf
einer Zeitperiode zur Vermeidung eines Ansprechcns auf vorübergehende Zustände erneut geprüft
wird.
4. Rechenanordnung nach Anspruch 2, mit mehrere Eingangsklemmen aufweisenden Anzeigeelementen
zum Anzeigen von an Anzeigea-isgängen der Anzeigeanordnung auftretenden Informationen, Rechcnschallungsvorrichtungen,
die Anzeigeausgänge und Tastenschaltereingänge aufweisen und so arbeiten, daß sie an die Anzeigeausgänge Abtastspannungen
anlegen, wodurch an den Anzeigeausgängen auftretende Informationen von den Anzeigeelementcn
wiedergegeben werden, dadurch gekennzeichnet, daß die Abtastspannungen auch gleichzeitig an
die Zeilen der Tastenschalter angelegt werden, damit die Tastenschalter zur Feststellung ihres Zustandes
über die Tastenschaltereingänge der Rechenschaltungsvorrichtung abgefragt werden.
5. Verfahren zum Eingeben von Informationen in eine Rechenanordnung nach den vorhergehenden
Ansprüchen über mehrere Tastenschalter, wobei zur Feststellung des Zustandes der Tastenschalter diese
wiederholt abgetastet werden, dadurch gekennzeichnet, daß dann, wenn sich ein Tastenschalter in
einem der Informationseingabe dienenden Arbeitszustand befindet, die Tastenschalter abgefragt werden
und die Anzahl der bis zum Erreichen des sich im Arbeitszustand befindlichen Tastenschalters abgefragten
Tastenschalter zur Aussage über die in die Anordnung eingegebene Information herangezogen
wird.
6. Verfahren n^ch Anspruch 5, dadurch gekennzeichnet,
daß nach Feststellung eines im Arbeitszustand befindlichen Tastenschalters die Tastenschalter
erneut abgetastet werden und nach einer ausgewählten Zeitperiode der Zustand der Tastenschalter
erneut festgestellt wird, bevor die Betätigung des sich im Arbeitszustand befindlichen Tastenschalters
als eine gültige Informationseingabe angenommen wird, so daß eine ungültige Eingabe aufgrund vorübergehender
Störungen vermieden wird.
Die Erfindung bezieht sieh auf eine Rechenanordnung gemäß dem Oberbegriff des Patentanspruchs 1.
Aus der US-PS 31J 43 313 ist eine solche Rechcnan-
Ordnung bekannt, die als Tischrechner verwendet wird.
Diese bekannte Anordnung ist aus einer großen Anzahl einzelner Halbleiterbaueinheiten aufgebaut, und es sind
keine besonderen Maßnahmen angewendet, die es ermöglichen wurden, die in den Halbleiterbaueinheiten
verwirklichten Funktionseinheiten in weniger oder gar einer einzigen Halbleiterbaueinheit zu vereinigen. In
der DE-AS 10 30 069 ist der mechanische Aufbau von Tastenschaltern eines bei Buchungs- und Rechenmaschinen
zu t.^rwendenden Tastenfeldes ausführlich beschrieben.
Bezüglich der Abfrage der Tasten ist jedoch lediglich angegeben, daß an eine Abruflcitung nacheinander
Impulse aus einem Schaltungsblock angelegt werden. Die Verbraucher sind jeweils völlig unabhängig
voneinander an jeweils eine Spaltenleitung angeschlossen; es ist nichts zu erkennen, was es dem Verbraucher
ermöglichen könnte, festzustellen, welche Taste in der jeweils ihm zugeordneten Zeile gedrückt ist, da eine
Verbindung zwischen dem die Abfrageimpulse abgebenden Schaltungsblock und den Verbrauchern weder >
<> erwähnt noch dargestellt ist. Die DE-AS 11 83 130 betrifft
eine Anordnung, mit deren Hilfe ein Zählerstand in einer Anzeigevorrichtung in ablesbarer Form wiedergegeben
werden kann. Die Abfrage einer Eingabevorrichtung mit Tastenschaltern ist dabei jedoch nicht ange- 2r>
sprachen.
Der Erfindung liegt die Aufgabe zugrunde, eine Rechenanordnung der im Oberbegriff des Patentanspruchs
1 genannten Art so weiterzubilden, daß die Anzahl der einzelnen elektronischen Bauelemente redu- jo
ziert wird.
Erfindungsgemäß wird diese Aufgabe durch die im Kennzeichen des Patentanspruchs 1 angegebene Merkmalskombination
gelöst. Aufgrund der besonderen Zusammenwirkung der einzelnen Baugruppen läßt sich in r>
der erfindungsgemäßen Rechenanordnung die Anzahl der Halbleiterbauelemente ganz drastisch, nämlich auf
eine Baueinheit reduzieren, die überdies so ausgebildet ist, daß sie universell eingesetzt werden kann, weil sie
die Möglichkeit in sich birgt, das in ihr enthaltene Programm bei der Herstellung jeweils entsprechend den
Anforderungen festzulegen. Damit dies erreicht werden kann, ist die besondere Art der Informationseingabe
von ausschlaggebender Bedeutung, da bisher allein für die Informationseingabe eine große Anzahl von Eingangs-
und Ausgangsanschlüssen erforderlich war, die an einer aus einem Halbleiterplättchen bestehenden
Baueinheit nicht untergebracht werden konnten. Mit Hilfe der erfindungsgemäßen Anordnung kann die Anzahl
der Eingangs- und Ausgangsanschlüsse so herabge- w setzt werden, daß die Ausführung als eine einzige Baueinheit
ermöglicht wird.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Ein Ausführungsbeispiel der Erfindung ist in der ■>■>
Zeichnung dargestellt. Darin zeigen
F i g. 1 und 2 Blockschaltbilder der Rechenanordnung nach der Erfindung,
Fig. 3 ein Blockschaltbild zur Funktionsbeschreibung des Datenblocks 204 einer Ausführungsform der bo
Rechenanordnung nach der Erfindung,
Fig. 4 ein Blockschallbild der Kennzeiehcnrcgisier
zur Veranschaulichung der Wirkungsweise,
F i g. 5 eine symbolische Darstellung des Befchlswortgrundformats
und einer Befehlsübersicht, wie sie in ei- μ ner Ausführungsform der Rechenanordnung verwendet
werden,
Fig. 6 eine graphische Darstellung des zeitlichen Verlaufs des Befehlsgrundzykius der Rcchciuinorilnung.
Fig. 7 eine graphische Darstellung des zeitlichen Verlaufs des Abiastzyklus für die Tastatur- und An/.eigcabtastung.
wobei die Beziehung zwischen dem Abtastzyklus und der Befehlszykiiiszcitperiode dargestellt
ist.
F i g. 8 eine Darstellung des Datenformats für das A-Register,
das ß-Registcr, das C-Register. das F4-Kennzeichcnregisier.
das FÄ-Kennzeichenregister und die Anzeige,
Fig.9 eine graphische Darstellung des zeitlichen
Verlaufs des Tastaturprogramms, in der gezeigt ist, daß das Eingabcabtastprogramm einen Schutz gegen Einschwingstörungen,
gegen Doppeleingaben, gegen Vorderflankenprcllen und gegen Hinterflankenprellen bildet,
Fig. 10 und 11 Draufsichten auf beispielhafte Rechnertastaiurcn.
die bei der Rechenanordnung verwendet werden,
I"ig. 12 ein Schaltbild der Anzeigeelemente. das die
Ein- und Ausgangsverbindungen /.u den Ziffcrnabtastschaltungcn
zeigt.
Fig. 13 ein Diagramm,das einen representativen Anzeigc/.cichcnvorrat
einer zusammen mit einer Ausführungsform der Erfindung verwendeten Anzeige zeigt.
Fig. 14 eine graphische Darstellung, die zeigt, wie die
Segmentansteuerung die Ziffernansteuerung bei einer Ausführungsform der Erfindung enthält,
Fig. 15 ein Schaltbild einer Koppelschaltung zwisehen
den Anzeigcclementen und den Abtastschaltungen in einer Ausführungsform der Erfindung,
Fig. 16 eine Schaltungsdarstellung einer in der beschriebenen
Rechenanordnung verwendeten Tastatur mit den Verbindungen zu den Abtastschaltungen,
Fig. 17 ein Logikschaltungsdiagramm einer Metall-Isolator-Halbleiterausführung
der Rechenanordnung nach der Erfindung, wobei Fig. 17 aus den F i g. 17A bis
17Z zusammengesetzt ist,
Fig. 18A bis I8D Metall-lsolator-Halbleiier-Ersatz-Schaltbilder
verschiedener Verknüpfungsglieder von Fig. 17,
Fig. 19 ein Metall-Isolator-Halbleiter-Ersatzschaltbild von Schieberegisterzellen 541, die in der Kommutatorvorrichtung
des in der Ausführung von Fig. 17 verwendeten
Direktzugriffs-Schieberegisterspeicherfeldes angewendet werden,
F i g. 20 ein Schaltbild der Mctall-lsolator-Halbleitertreibcrschaliung
für die Schieberegisterzellen von Fig. 19,
Fig. 21 Ersatzschaltbilder der programmierbaren Logikfcldcr (PLA), die in der Ausführungsform von
F ig. 17 verwendet werden,
F i g. 22A bis 22T Flußdiagramme der im programmierbaren Festwertspeicher einer Ausführungsform
der Rechenmaschine gespeicherten Programme zur Erzielung der Tischrechnerfunktionen einschließlich von
Gleitkommaopcrationen, Eingaberoutinen und Ausgaberoutinen und
Fig. 23 eine Draufsicht auf eine eingebaute monolithische
Anordnung, die Anschlußverbindungen zur Tastatur, zu den Anzeigetreibern und zur Stromversorgung
zeigt.
Die nachfolgend beschriebene, zur Ausführung variabler
Funktionen programmierte Rechenanordnung, die ein in einem Festwertspeicher gespeichertes festes Programm
enthüll, kann als monolithisch integrierte Halbleiteranordnung hergestellt werden. Insbesondere kann
die hier beschriebene Ausführungsform als monoli-
thisch integrierte Metall-Isolator-Hulbleiteranordnung
unter Anwendung der Metall-Isolator-Halbleitertechnologie
hergestellt werden. Die Rechenanordnung kann so programmiert werden, daß sie die Funktionen einer
Tischrechenmaschine einschließlich der Gleitkommaoperation ausführen kann, doch kann sie auch zur Ausführung
anderer nützlicher Operationen programmiert werden. Ein monolithischer Aufbau der Rechenanordnung
enthält ein festes Programm, das im programmierbaren Festwertspeicher dadurch programmiert wird,
daß während des Herstellungsvorgangs eine von fünf oder sieben Masken (die Gale-Isolationsmaske) verändert
wird. Außerdem kann das Eingabe-, Ausgabe- und Arbeitsformat der Daten in der Rechenanordnung in
einem programmierbaren Logikschaltungsfeid durch Ändern der gleichen Masken programmiert werden. Bei
der Beschreibung der Rechenanordnung in den folgenden Abschnitten erfolgt zunächst eine Beschreibung der
funktioneilen Beziehung zwischen ihren verschiedenen Baugruppen, dann ein·; Beschreibung der speziellen
Schaltungen und schließlich eine Beschreibung der festen Programme, die im Festwertspeicher gespeichert
sind.
Funktionsbeschreibung der Rechenmaschine
In den F i g. 1 und 2 ist die Rechenanordnung hinsichtlich der funktionellen Abhängigkeit zwischen fünf internen
Funktionsbaugruppen und der Beziehung zwischen den internen Funktionsbaugruppen und externen Funk- jo
tionselementen dargestellt. Ein Programmblock 201 enthält zum Speichern von festen Programmen, mit denen
die Rechenanordnung in gewünschter Weise betrieben werden kann, einen Festwertspeicher 208 und einen
Programmzähler 209. Ein Steuerblock 202 enthält ein y, Befehlsregister 190 zum Speichern eines Steuerbefehls.
Steuerdecoder 191 zum Decodieren von Steuerbefehlen und eine Sprungbedingungsschaltung 192. Ein Zeitsteuerblock
203 enthält einen Taktgenerator 193. einen Zeitgebergenerator 194, Ziffern- und Kennzeichcninaskendecoder
195 und eine Tastencingabe-I.ogiksehalumg
1%. Ein Datenblock 204 enthält einen Datenspeicher 206 in Form eines Direktziigriffs-Schieberegisterspeichers
mit einem Kennzeichendatenspeieherfeld. ein Rechenwerk
207 und eine Kennzeichenlogikschaltung 229. -r> Ein Ausgabeblock 205 enthält einen Segmenidccodcr
198 und einen Zifferndecoder 197.
Datenblock 204
5(1
Unter Bezugnahme auf Fig. 3 erfolgt nun eine genaue Funktionsbeschreibung des Datcnblocks 204. Der
Datenblock 204 enthält Einrichtungen, die eine dezimale oder hexadezimale Datenspeicherung und die Durchführung
von Grundoperationen ermöglichen. Der Speicheraufbau der vorliegenden Anordnung ist für dezimale
oder hexadezimale Ziffern parallel: jede Verbindung 210, die verschiedene Funktionselemente miteinander
verbindet, symbolisiert somit vier tatsächliche Vcrbingeben.
Die Ausgangssignale des ß-Registers 212 und eine Konstante N, die von einer Einrichtung 223 geliefert
wird, werden in den V-Wähler 216 eingegeben. Eine Addierschaltung 217 für Signale in binärer Darstellung
oder in binär codierter Dezimaldarstellung (BCD) berechnet die Summe oder die Differenz der Signale am
(y-Wähler und am K-Wähler, d.h. U + Voder U-V.
U ist dabei die Plusseite der Addierschaltung, während Vdie Minusseite der Addierschaltung ist. Ein 2"-Datenwähler
218 ist eine Einrichtung zur Durchführung von Kurz- oder Langverschiebungsoperationen. Ein Ausgangssignal
von der Addierschaltung 217 zu einem Eingang des 2'-Datenwählers 218 entspricht dem Normalweg,
bei dem keine Verschiebung erfolgt. Ein über die Ver/.ögerungsschaltung 225 verzögertes Signa! von der
Addicrschaltung zum .J-Datenwähler 218 entspricht der
Langverschiebung, bei der eine Linksverschiebung erfolgt. Die Eingabe in den Σ-Datenwähler 218 über das
L/V-ODER-Glied 224 entspricht einer Kurzverschiebung,
bei der eine Rechtsverschiebung erfolgt. Ein Datenwähler 219 wählt aus, ob in das Λ-Register 211 das
2"-Ausgangssignal des 2~-Datenwählers 218, das verzögerte
Ausgangssignal des ß-Registers 212 oder das verzögerte Ausgangssignal des Α-Registers eingegeben
wird. Ein Datenwähier 220 wählt aus, ob in das ß-Register das 2f-Ausgangssignal des Σ-Datenwählers 218, das
verzögerte Ausgangssignal des A-Registers 211 oder das verzögerte Ausgangssignal des ß-Registers 212 eingegeben
wird. Ein Datenwähler 221 wählt aus, ob in das C-Register das .J-Ausgangssignal des X Daten Wählers
218 oder das verzögerte Ausgangssignal des C-Registers 213 eingegeben wird. Die Sprungbedingungsschaltung
192 wird mit dem Übertragsausgangssignal der Addierschaltung 217 geladen.
Das A-Register 211, das ß-Register 212 und das C-Registcr
213 sorgen jeweils für eine dynamische Umlaufspeicherung von 13 Dezimal- oder Hexadezimalziffern
im vorliegenden Ausführungsbeispiel. Die Addierschal-Uing
217, der (/-Datenwähler 215, der V-Datenwähler 216. der 2-Daienwähler 218, der Λ-Datenwähler 219,
der ß-Dalenwähler 220 und der C-Datenwählcr 221
stellen eine Einrichtung dar. mit deren Hilfe der Inhalt der Register 211, 212 und 213 durch synchrone Betätigung
der Wühler- und Addicrschaltungssteuerung arithmetisch oder logisch verändert werden kann, wie unten
im Beschreibungsabschnitt für den Steuerblock 202 näher ausgeführt ist.
In F i g. 4 ist der Inhalt des Datenblocks 204 hinsichtlich
eines Betriebs mit einer 1-Bit-Kennzeichenspeicherung beschrieben. Die Kopplung der Funktionselementc
ist durch Verbindungen 230 angegeben. Zwei i2-Bii-Rcgistcr. nämlich das F/4-Register 226 und das Fß-Regisier
227 stellen eine Einrichtung zum Speichern einer Kennzeicheninformation dar. Die Ausgangssignale des
FA-Registers 226 und des Fß-Registers 227 werden mit
Hilfe von dynamischen Schieberegistern 228 um 1 Bit verzögert, ehe sie in die Kennzeichenbearbeitungsschaltung
229 eingegeben werden. Die Ausgänge Λ und B der Kennzeichenbearbeitungsschaltung 229 sind an
düngen. Das Λ-Register 211. das ß-Register212 und das t>o das FA-Rcgister 226 bzw. an das Fß-Register 227 ange-
ibii koppelt. Die Operationen der Kennzeichenbearbeiumgsschalumg
229 umfassen das Umlaufen. Setzen. Riicksct/cn und Kippen einzeln adressierter Kennzeichen
sowie den Austausch und den Vergleich von FA- und Fß-Kennzeichenpaaren. Zur Durchführung der gewünschten
Operation an einem bestimmten adressierten Kennzeichen oder an Kenn/.cichcnpaarcn werden
Steuersignale Sl)R, ITLG, Hl LG. SFLG, SLAG und
Γ-Register 213 der Direktziigriffs-SchiL-beregi.sterspcichcnmordnung
206 bilden die primäre Dezimal- oiler I levukvimal-.Spek-heranordnung für die Rcchucrlogikschaltung.
Verzögerungssehaliungen 214 aus dynamischen 1-Bit-Schieberegistern werden zur Umlauferneuerung
der primären Register 211, 212 und 213 verwendet. Die Ausgangssignale des Λ-Rcgisicrs 211 und
des C-Registcrs 213 werden in den U-Wähler 215 cingc-
XFLAC erzeugt. Die Kennzeichenvcrgleichsoperation
und die Kennzeichenprüfoperation führt zu einem Ausgangssignal
an der Kennzeichenbearbeitungsschallung 229 zur Sprungbedingungsschaltung 192. Der Stcucrvorgang
für diese Kennzeichenoperationen wird in dem unten folgenden Beschreibungsabschnitt des Steuerblocks
202 genauer beschrieben.
Stcuerblock 202
Der Steuerblock 202 hat die Funktion, Befehlswörter vom Programmblock 201 anzunehmen, das Befehlswort
und ein Bedingungs-Flip-Flop als Befehlswort für einen nachfolgenden Befehlszyklus auszuwerten und gewisse
Steuersignale zu decodieren, die Datenwähler und logische Schaltungen im Datenblock 204. im Programmblock
201 und im Ausgangsblock 205 betätigen.
Das Befehlswort-Grundformat und die Befehlsübersicht sind in F i g. 5 dargestellt. Das /-Bit 230 unterscheidet
zwischen Sprungbefehlen und NichtSprungbefehlen. Wenn das /-Bit 230 den Wert 0 hat, dann ist der Befehl
ein Sprungbefehl; das M-Bit 231 unterscheidet dabei zwischen echten und falschen bedingten Sprüngen, während
die restlichen Bits des M- Feldes 232, des V-Feldes 233, des Ä-Feldes 234 und des ^-Feldes 235 die dem
Sprung zugeordnete absolute Adresse enthalten. Wenn der Befehl ein Sprungbefehl ist, (wie durch eine logische
Null im /-Bit angezeigt wird), die Sprungbedingung jedoch nicht erfüllt ist dann erfolgt eine gewöhnliche Erhöhung
des Programmzählers. Wenn das /-Bit den Wert 1 hat, dann wird entweder eine Register- oder eine
Kennzeichenaperation decodiert; der gesamte Inhalt des M-Feldes 232 wird zur Unterscheidung zwischen
Registeroperationen und Kennzeichenoperationen verwendet. Wenn der im M-FeId 232 enthaltene Binärcode
zwischen 0 und 9 liegt, wird eine Registeroperation decodiert, während eine Kennzeichenoperation decodiert
wird, wenn der im M-FeId 234 enthaltene Binärcode zwischen 10 und 15 liegt.
Bei Registeroperationen werden die 10 Codes M=O bis M = 9 dazu verwendet, eine von sechs Ziffernmasken
zusammen mit einem von drei konstanten Werten (N) auszuwählen. Die Zuordnung der sechs Ziffernmasken
und der drei Konstanten hängt von dem gewünschten Datenwortformat ab.
Im Falle einer Kennzeichenoperation werden die sechs Codes M = 10 bis M = 15 zur Unterscheidung
von sechs Kennzeichencodes, nämlich der Codes Vergleichen, Austauschen, Setzen, Rücksetzen. Kippen und
Prüfen verwendet.
Das 5-Bit 233 des Befehlsworts steuert drei Funktionselemente im Datenblock 204. Das 5-Bit 233 unterscheidet
in der Addierschaltung 217 eine Addition von einer Subtraktion, in der 2-Verschiebeschaltung eine
Linksverschiebung von einer Rechtsverschiebung und in der Kennzeichenbearbeitungsschaltung A von B. Additionsverschiebe-
und Kennzeichenoperationen sand ausschließliche Operationen, die daher keine weitere
Decodierung erfordern. Das K-FeId 234 unterscheidet
zwischen Rechen-Tausch- und Tastatureingabebefehlen, wie im Zusammenhang mit der am Ende der Beschreibung
angeführten Tabellen näher beschrieben wird. Wenn der im Ä-Feld 234 enthaltene binäre Wert
zwischen 1 und 5 liegt, wird eine Rechenoperation angezeigt,
und der t/-Datenwähler215 und der V-Dalenwähler
216 werden so gesteuert, daß jeweils bestimmte Variablen als Eingangssignale für die Addierschaltung 217
freigegeben werden. Wenn der im R-FeId 234 enthaltenc Binärwort gleich b ist. wird ein Austausch von A und
Sohne Ziffornmaskicrung unter Umgehung der Addierschaltung
217 und des J-Datenwählers 218 zugelassen.
Wenn der im AJ-FeId 234 enthaltene Binärwert 0 oder 7 τ ist. dann wird angezeigt, daß keine Rechenoperation
erfolgen soll, wodurch eine Möglichkeit zum Einfügen
einer besonderen Klasse von Befehlen zur Tastatursynchronisiciung und zur Tastaturcodierung vorgesehen
werden kann.
Ki Das J'-Feld 235 bestimmt die Auswahl der Ausgangssignale
vom J'-Dalenwähler 218 für das /^-Register 211,
das ß-Regisler 212, das C-Register 213 oder keines solchen
Ausgangssignals des J-Datenwählers. Diese Codes sind derart codiert, daß sie die Eingabe des Ausr>
gangssignals des J'-Daienwählers 218 in das /4-Register
211, das ß-Register 212 und das C-Register 213 zulassen,
während der vierte Code die Möglichkeit schafft, anzuzeigen, daß keine Operation ausgeführt werden soll, damit
eine Bcfehlsklasse zur Tastatursynchronisierung und Tastaturcodierung ermöglicht wird.
Die Sprungbcdingungsschaltung 192 gibt den Zustand
der Rechenanordnung an irgendeinem gegebenen Punkt in der Ausführung ihres festen Programms wieder.
Es wird mit dem Inhalt des Ma-Bits 231 kombiniert. um zu bestimmen, ob ein Sprungbefehl ausgeführt oder
übersprungen werden soll. Das Laden der Sprungbedingungsschaltung 192 folgt mit einem Übertragsergebnis
(C/B) einer Rechenoperation, den Inhalten einer Kennzeichenprüfung oder eines Kennzeichenvergleichs
jo (FA : FB) eines Paares von Kennzeichen mit einer gemeinsamen Adresse (FMSK), dem abgetasteten Leitwert
der Matrixkreuzungspunkte der Tastaturschalter in der normalen Abtastfolge (wobei ein geschlossener
Schalter dem Datenwert 1 entspricht), oder den Wert eines bestimmten Ziffernabtastzustandes, beispielsweise
D 11.
Mit Hilfe der Übertragseingangssignale und der Kennzcichcneingangssignale für die Sprungbedingungsschaltung
werden in zweckmäßiger Weise Verzwcigungsopcrationen ermöglicht, wodurch die sequentielle
Programmausführung von Datenergebnissen, von Rechenregisteroperationen und von laufenden Zuständen
der Rechenanordnung abhängig gemacht werden kann. Diese laufenden Zustände werden dabei von einem
der vielen Zustandsspeicher (Kennzeichenspeicher) angezeigt, von denen im dargestellten Ausführungsbeispiel
26 zur Verfügung stehen.
Mit Hilfe der Tastaturmatrix- und Ziffernabtasteingangssignalc
für die Sprungbedingungsschaltung könncn in zweckmäßiger und wirkungsvoller Weise mehrere
Tastatureingangssignale unter der Steuerung durch das Programm synchronisiert und codiert werden. Im
dargestellten Ausführungsbeispiel sind beispielsweise 44 Taslatureingänge vorhanden. Die Warteoperationen
ergeben eine Steuermöglichkeit für den Umlauf des Programmzählers 209 bei seinem laufenden Wert (ohne
Erhöhung)'bis die Wartebedingung (DW, KN oder KP)
erfüllt ist. Außerdem kann eine Registeroperation, die die Zahl 1 von der Mantisse des /4-Registers 211 subtra-W)
hiert, der Wartebedingung DIl zugeordnet sein, und
sie ist den Wartebedingungsbefehlen KN\ma KP zugeordnet.
Zeitgcberblock 203
Die Teilanordnung innerhalb des Zeitgeberblocks 203
hat die Funktion, aus einer externen einphasigen Oszillatorspannung eine dreiphasige interne Taktsteuerung
(wobei intern innerhalb der monolilhischen Struktur der bevorzugten MOS-Ausführung bedeutet) eine auf den
Takteingangssignalen basierende Internzustands- und Digitalzeitsteuerung zu erzeugen, sowie Ziffern- und
Kennzeichenmaskierungsdecoder zur Verfugung zu stellen. Die grundlegende Befehlszykluszcitsteuerung
für die Rechenanordnung ist in Fig. 6 dargestellt. Das
'ASystemtakteingangssignal 240 ist eine Rcehteckschwingung,
die von einem Oszillator mit einem Tastverhältnis von etwa 50% geliefert wird. Die drei internen
Taktfolgen Φ\, Φι und Φι sind Signale 241, 242 und
243, die vom 45-Systemtakt mit Hilfe eines umlaufenden
Ringzählers abgeleitet werden. Mit der hier verwendeten Parallelarithmetik in binär codierter Dezimalform
werden bei jeder Ziffer einer Addition oder einer Subtraktion eine volle Gruppe von Taktimpulsen der Taktfolgen
Φ\, Φι und Φι verwendet. Eine volle Gruppe von
Taktimpulsen wird als ein Zustand angesehen, wie beispielsweise der erste Zustand S1 mit einem entsprechenden
Signal 244. Es gibt 13 solcher Zustände Si bis Su entsprechend dem 13-Ziffcrn-Umlauf der Register
211 bis 213 im Datenblock 204. Die 13 Zustände werden
mit Hilfe eines rückgekoppelten Schiebezählers erzeugt. Obgleich die 13 Zustände und die 13 Ziffern fassenden
Register die Speicherung von 13stelligen Zahlen erlauben, wird eine allgemeinere Gleitkomma-Darstellung
verwendet, die vom Standpunkt der Programmspeicherung und der Behandlung von Daten zweckmäßiger
ist. Dies wird durch Maskieren oder Tciladressieren der Register 211 bis 213 erreicht, damit 6 bestimmte
Felder ausgeblendet werden: Das Mantissenfeld 245 mit N Ziffern, von denen die erste die niedrigstwertige Ziffer
(LSD), die letzte die Überlaufziffer (OVF) und die (N - l)-te Ziffer die höchstwertige Ziffer (MSD; ist; auf
diese Weise werden Masken für die Mantisse, die Ziffer LSD, die Ziffer MSD und die Ziffer OVF gebildet. Für
einen Exponenten MXP und eine Anzeige DAT werden
ebenfalls eine Maske gebildet. Diese sechs Masken werden im Ziffemmaskendecoder entsprechend dem Befehl
aus dem M-FeId 232 des Befehlsworts erzeugt. Gemäß der hier beschriebenen Lehre sind die Masken einzeln
einstellbar, so daß unterschiedlich arbeitende Systeme innerhalb der Rechenanordnung ermöglicht werden
können. In einer MOS-Ausführung werden Änderungen der Masken dadurch erzielt, daß die Oxidmasken für die
Gate-Elektroden während des Herstellungsvorgangs zur Änderung der Arbeitsweise der Rechenmaschine
verändert werden. Eine Änderung würde beispielsweise darin bestehen, eine oder mehrere der sechs Masken so
einzustellen, daß sie zwei Ziffern decken und die Addierschaltung im Datenblock so steuern, daß sie hexadezimal
und nicht in binär codierter Dezimalform arbeitet, so daß die Verarbeitung von aus acht Bit bestehenden
Binärzeichen durch die Rechenanordnung ermöglicht wird.
Zusätzlich zur Schaffung der Ziffernmasken steuert eine Teilanordnung des Zeitgeberblocks 203 die Adressierung
der Kennzeichen. Die Adressierung der Kennzeichen ist im wesentlichen eine i-Aus-13-Auswahl, und
sie erfolgt mit Hilfe des Kennzeichenmaskendecoders.
F i g. 7 zeigt die zeitliche Beziehung des Abtastzyklus für die Tastatur und die Anzeige, und sie bezieht den
Abtastzyklus auf die Zeitperiode des Befchlszyklus.
Sowohl die Tastatureingänge als auch die Anzeigeausgänge werden von den gleichen Abtaslsignalen abgetastet.
Auf diese Weise wird die Zahl der zum Aufbau des Systems als monolithisch integrierte Halbleiteranordnung
erforderliche Anzahl von Stiften auf ein Minimum verringert, und die interne Systemlogik wird vereinfacht.
Es ist erwünscht, die Abtastung mit einer Geschwindigkeit durchzuführen, die langsam genug ist, damit
sie zu herkömmlichen Anzeigevorrichtungen, beispielswcise
zu einer Neonröhrenanzeigevorrichtung und beispielsweise zu einer Flüssigkristallanzeigevorrichtung
paßt, und gleichzeitig mit sehr hoher Geschwindigkeit zu rechnen. Daher arbeitet der Abtaster
durch Unterbringen mehrerer Befehlszyklen innerhalb ίο eines Abtastzyklus. In der dargestellten Ausführungsform sind 11 Abtastsignale dargestellt, die für eine zehnstellige
numerische Anzeige und eine einstellige Steueranzeige, beispielsweise für ein Fehlersignal (E) oder ein
Minuszeichen (—) ausreichen. Dies ermöglicht auch ei-κ > nc sehr wirksame Codierung des Tastatureingabeprogramms.
Während jeder Ziffernzeil, beispielsweise bei DIl mit dem logischen 1-Signal 251, wird eine Ziffer
eines bestimmten Registers synchron decodiert. Um die verschiedenen Ziffern eines bestimmten Registers nacheinander
aufzufinden, ist der Ausgangsdecoder zweifach gepuffert. Der Ausgang des Puffers wird beim Zustand
252 getaktet, der der Äquivalenz S, Θ D, entspricht.
Der Ausgang wird bei einem festen Zustand, beispielsweise beim Signal 253 des Zustandes S13 getaktet,
der synchron mit dem Ziffernabtastzyklus ist. Auf diese Weise wird während eines Ziffernabtastzyklus jede
Ziffer aus den Registern aufeinanderfolgend wiedergewonnen und synchron angezeigt. Der Ziffernzähler
selbst wird durch einen bestimmten Zustand getaktet, jo beispielsweise durch den Zustand S 13, und er wird von
einem rückgekoppelten Schiebezähler betätigt, der dem rückgekoppelten Zustandsschiebezähler gleicht. In der
hier beschriebenen Ausführungsform ist der rückgekoppelte Ziffcrnschiebezähler ein modulo-U -Abwärtszähler,
während der Zustandszähler ein modulo-13-Aufwärts/.ählcr
ist. Auf diese Weise bietet die sich ergebende, mit der Abtastung der höchstwertigen Ziffer beginnende
Echtzeitabtastung die Möglichkeit zur Schaffung einer Nullunterdrückungslogik in der Anzeige.
Die im Zusammenhang mit F i g. 6 als Beispiel besprochenen Ziffernmasken sind in Fig.8 weiter verdeutlicht.
F i g. 0 zeigt das Datenformat des /4-Registers 211,
des ß-Registcrs 212, des C-Registers 213, des FA-Registers
226, des FS-Registers 227 und der Anzeige. Im Regisierformat 260 ist ein numerisches Beispiel zur Verdeutlichung
der Funktionen der Ziffernmasken dargestellt. Bei diesem Beispiel sind die Dezimalpunkte (DPT)
so dargestellt, daß sie gleich 2 sind. Daher erscheint der Dezimalpunkt im Anzeigeformat 261 an der Stelle Di.
so Bei dem Beispiel ist das Mantissenfeld für eine achtstellige
Rechenmaschine zwischen S11 und S3 liegend dargestellt.
Obwohl im vorliegenden Ausführungsbeispiel keine starre Forderung nach dem Kennzeichenformat
vorliegt, ist es zweckmäßig, das FA-Register 226 und das FS-Register beim Zustand SIl zum Speichern der
Minuskennzeichen (—) und der Fehlerkennzeichen (E) für die Darstellung vorzusehen. Auf diese Weise wird
die Logikschaltung des Segmentdecoders 198 und damit M) des Ausgangsblocks 205 stark vereinfacht.
Schließlich enthält die Teilanordnung des Zeitgeberblocks 203 die Tasteneingabelogik. Die von dieser Logik
ausgeführte Funktion besteht darin, eine Pufferung und Synchronisierung hinsichtlich des internen Befehlszyklu.s
zu bewirken. Bei der hier beschriebenen Rechenmaschine brauchen in der Hardware keine Vorkehrungen
getroffen zu werden, um vorübergehende Störungen, ein mechanisches Tastenprellen oder eine Doppel-
tasteneingabe zu beseitigen. Diese Funktionen sind als feste Programmroutinen enthalten.
Programmblock 201
Wie Fig. 2 zeigt, enthält die Teilanordnung des Programmblocks
201 den Festwertspeicher 208 und den Programmzähler 209. Der Festwertspeicher 208 dient
als Speicher für eine lineare Programmlisie. die in der vorliegenden Ausführung 320 aus 11 Bits bestehende
Befehlswörter enthält, mit denen die festen Programme gebildet werden, die die bestimmten Rechenfunktionen
ausführen. Es werden daher verschiedene Ausführungsformen der Rechenanordnung dadurch geschaffen, daß
verschiedene Kombinationen von Programmen im Festwertspeicher 208 zur Verfügung gestellt werden.
Der Festwertspeicher 208 kann entsprechend dem in in der US-PS 35 41343 beschriebenen Verfahren programmiert
werden. Die Programme können Tasiatureingaberoutinen, interne Formatroutinen, interne Rcchenroutinen
und Anzeigeformatroutinen enthalten. In einem späteren Abschnitt werden besondere Programme,
die im Zusammenhang mit der Funktion der hier beschriebenen Rechenanordnung als Tischrechenmaschine
verwendet werden, und die Programmierung der Rechenanordnung zur Durchführung anderer Funktionen
beschrieben.
Der Programmzähler 209 ist in der hier beschriebenen Ausführungsform ein dynamisches 9-Bit-Speicherregister,
das während jedes Befehlszyklus ein neues Eingangssignal annimmt. Das neue Eingangssignal ist entweder
der Programmzählerstand selbst, der um 1 erhöhte Programmzählerstand oder ein 9-Bit-Signal vom
vorhergehenden Befehlswort. Diese drei Eingangssignale sind Wartebefehle, Normalbetriebsbefehle, bzw.
Sprungbefehle.
Eine Funktion des Programmblocks 201 besteht darin, einen Mechanismus zu schaffen, mit dessen Hilfe eine
Fehlfunktion des Tastaturcodierungsvorgangs verhindert wird. Das Eingabeleseprogramm erzeugt einen
Schutz gegen vorübergehende Störungen, gegen Doppeleingaben, gegen ein Vorderflankenprellcn und gegen
ein Hinterflankenprellen, wie in F i g. 9 dargestellt ist. Eine »/DL£«-Routine tastet nacheinander die [KO]-,
[KN]- und [KQ]-Eingänge ab, bis ein nicht im Ruhezustand
befindlicher Eingang festgestellt wird. Der Eingang wird 2,5 ms später von einer »TPOS«-Routine erneut
abgetastet, damit ein gültiger Tastendruck von einer vorübergehenden Störung unterschieden wird.
Wenn der Test positiv ausfällt, dann springt das Programm (5 ms nach der anfänglichen Feststellung) zu einer
»NBR«- oder »OPN«-Eingaberoutine; sonst kehrt
das Programm zur »/DL£«-Routine zurück. Die »NBR«-Routine gibt die Zahl ein, die in das Anzeigeregister
eingetastet wird. Die »OP/V«-Routine führt die
eingetastete Operation durch. Beide Routinen enden mit einem Sprung in eine »T NEG «-Roul'me. Die
»T NEG«-Rouüne führt eine Abtastung der Eingänge
[KN], [KO] und [KQ] aus, um festzustellen, ob sich die zwischen »Tasten« und »Schalter« besteht darin, dall
Tasten momentan und ausschließlich betätigt werden, während Schalter im allgemeinen statisch sind und eine
Ruhestellung aufweisen. Die Programmklassen werden an I land von Beispielen erläutert. Beispiele von Rechenmaschincniiisiiitiircn.
in dene.) diese Tasten verwendet sind, sind in I'ig. 10 und 11 dargestellt.
Numnicrntastcn
Us sind 10 numerische Tasten und eine Dezimalpunkttaste
vorgesehen. Eine Betätigung der Tasten [O]1[I], [2],
[3], [4], [5], [b], [7], [8] und [9] bewirkt eine Linksverschiebung
des Anzeigeregisters um eine Stelle und die Eingabe der entsprechenden Zahl in die niedrigstwertige Stelle.
Die Taste [ · ] wird im normalen Abiauf der Zahleneingabe betätigt. Wenn sie nicht verwendet wird, wird angenommen,
daß sich der Dezimalpunkt nach der zuletzt eingegebenen Zahl befindet. Die. Eingabebetriebsart ist
stets eine Gleitkommabeiriebsart.
Betricbsartschalter
Der Konstanthalter [K] wählt zwischen einer verketteten
Operation und einer konstanten Operation. Im Normalbetrieb der Rechenmaschine, bei dem sich der
Konstantschaltcr [K] in der oberen (offenen) Stellung befindet, ermöglicht die Ausführung von verketteten
Rechnungen ohne Verlust der Zwischenergebnisse. Der andere Betrieb, bei dem sich der Konstantschalter [K] in
der niedergedrückten (geschlossenen) Stellung befindet, ermöglicht die Durchführung von Operationen mit konstanten
Operanden.
Dezimalpunktschalter
Ob die Operationen im Gleitkomma- oder Festpunktbetrieb ausgeführt werden, wird mit Hilfe eines Schalters
mit elf Stellungen [F] - [9] - [8] - [7] - [6] - [5] - [4] - [3] - [2] - [1] - [0] ausgewählt. Die Stellungen [0] bis [9]
werden für Festpunktrechenergebnisse verwendet; die Stellung [F] wählt Gleitkommaoperationen aus.
25
30 Operationstasten
Mit zehn Nummerntaslen. zwei Betriebsartschaltern, dem elf Stellungen aufweisenden Dezimalpunktschalter
und 44 Matrixkreuzungspunkten bleibt Raum für insgesamt 21 mögliche Operationstasien. Diese Tastenplätzc
reichen aus, um zwei Haupltastaturanordnungen nach den F i g. 10 und 11 vorzusehen. Die Taste [ + ] speichert
einen Additionsbefehl und führt eine mögliche vorhergehende Operation durch. Die Taste [—] speichert einen
Subtraktionsbefehl und führt eine mögliche vorangehende Operation durch. Die Taste [ x] speichert einen
Multiplikationsbefehl und führt eine mögliche vorangehende Operation durch. Die Taste [-=-] speichert einen
Divisionsbefehl und führt eine mögliche vorhergehende Operation durch. Die Taste [ + /—] wechselt das Vorzei-
gesamte Tastatur in ihrem Ruhezustand befindet. Nach t>o chen des Anzeigeregisters. Die Taste [=] führt die vor-
einem erfolgreichen (negativen) Test springt das Pro- angehende Operation durch und speichert einen Befehl
gramm zurück in die »IDLE«-Rouüne. zum Löschen bei der nächsten eingegebenen Zahl. Die
Zur Durchführung von Rechnungen und/oder logi- Taste [±] gibt die zuletzt eingetastete Zahl in die Re-
schen Funktionen mit der Rechenanordnung werden chcnmaschine ein und führt eine mögliche vorangehen-
fünf Klassen von Tastatureingaben und folglich Pro- b5 de Operation durch. Die Taste [=] gibt die zuletzt ein-
grammroutinen verwendet, nämlich Zahlentasten, Be- getastete Zahl in die Rechenmaschine als negative Zahl
triebsartschalter, ein Dezimalpunktschalter, Opera- ein. Die Taste (C) löscht alle drei Register und jede
tionstasten und Verriegelungstasten. Der Unterschied vorangehende Operation. Die Taste \Cl\ löscht das An-
Zeigeregister.
Vemegelungstasten
Die Funktionen der Vemegelungstasten sind eine Mischung von Momentanbetätigungstasten und Schaltern
mit einem statischen Betrieb. Sie stellen eine Einrichtung dar, mit der die Operation der Rechenmaschine mit
der Operation anderer Geräte verriegelt werden kann. Insbesondere kann die Rechenmaschine wenigstens für
drei zusätzliche Anwendungsarten durch Betätigung der mit den Verriegelungstasten verbundenen Routinen
folgendermaßen programmiert werden: Die Steuerung eines Nebengeräts (slave) (beispielsweise eines Drukkers
oder einer Drucksteuerschaltung) durch die Rechenmaschine (master), die Betätigung der Rechenmaschine
als Nebengerät durch ein Hauptgerät (beispielsweise ein Fernbedienungsgerät durch eine Echtzeit-Verbindungseinrichtung)
und eine Mehrfachverarbeitung durch mehrere der hier beschriebenen Rechenmaschinen
entsprechend einer vorprogrammierten Verriegelungsroutine zur Bestimmung der Priorität und zur
Durchführung der gegenseitigen Verbindungen.
Ausgangsblock 205
Die Rechenmaschine enthält in der beschriebenen Ausführungsform 22 Ausgänge zur Durchführung der
Anzeige- und Tastaturabtastung zur synchronen Decodierung der Inhalte des Anzeigeregisters.
Nach Fig. 12 werden die Ausgänge (Dl, D2, D3,
D 4, D 5. D 6. D 7, D 8 , D 9. D 10. D 11) der Zifferntreiber
des Ztfferndecoders 197 dazu verwendet, die Tastatur durch Abtastung zu Codieren und die Anzeige abzutasten.
Ein Zwischenziffernaustasisignal ist mit Hilfe der Gate-Elektrodenmaske so programmiert, daß die Zifferntreiber
für die Ankopplung an bestimmte Anzeigevorrichtungen ungeeignet gemacht werden. Die Polarität
der Ziffernsignale ist positiv, d. h., daß D1 im Verlauf
seiner Tätigkeit zur Versorgungsspannung VSS leitend ist. In der beschriebenen, mit MOS-Bauelementen arbeitenden
Rechenmaschine ist dies deshalb vorgesehen, damit die Tastaturmatrix wirksam abgetastet wird.
Die Ausgänge (SA. SB. SC SD. SE. SF. SG. SH. Sl. SJ.
SP) der Segmenttreiber des Segmentdecoders 198 sind mit Hilfe der Gate-Elcktrodenmaskcn so programmiert,
daß sie mit Anzeigevorrichtungen aus sieben und aus acht Segmenten (Plus Dezimalpunkt) direkt kompatibel
sind. Zusätzlich zum Segmentcode kann sowohl eine Zwischenziffernaustastung als auch die Segmentpolaritat
gewählt werden. Das Zwischenziffernaustastsignal ist in Schritten von 12 Mikrosekunden (nominell) programmiert,
und es kann entweder an die Zifferntreiber oder an die Segmenttreiber oder an beide Treiber angelegt
werden. Die vorangehenden Nullen (die Nullen an den höherwertigen Stellen vor dem Dezimalpunkt oder
einer von Null abweichenden Zahl) werden durch Außerbetriebsetzen aller Segmenttreiber unterdrückt.
Die Ziffern- und Segmentdecoder der beschriebenen Rechenmaschine sind für eine 7-Segment-Anzcigevorrichtung
mit Ziffernaustastung und positiver Segmentcodierung programmiert (wobei Segment A »Ein« als
»SA leitend nach VSS« decodiert wird). Der Anzeigezeidien
vorrat ist in Fig. 13 dargestellt. Es ist die vollständige
Codierung der Ziffern-Fehler (E)- und Minus( —)-Anzeigen dargestellt. SH wird nicht zur Anzeige
verwendet, doch gibt dieser Ausgang eine uiiTcslzwekkc
nüt?!iche Information ab. Die Ausgänge SI und SJ
stehen in der Hardware für die Verwendung mit numerischen Anzeigevorrichtungen mit nur einer Klemme
(beispielsweise Katode pro Ziffer) zur Verfügung. Diese Ausgänge werden jedoch bei segmentierten Anzeigevorrichtungen
nicht verwendet, damit die monolithisch integrierte Halbleiterausführung der Rechenanordnung
in einer 28-Stift-Packung untergebracht werden kann. Wenn die Tnktperiode beispielsweise 4 Mikrosekunden
beträgt, erfolgt die Abtastung mit einer Geschwindigkeit von 156 Mikrosekunden pro Ziffer. Beispielsweise
ist die hier beschriebene Ausführungsform nur für eine 12-Mikrosekunden-Vorderflankenaustastung und eine
12-Mikrosekunden-Hinterflankenaustastung an den Zifferntreibern
beschrieben. Somit überdeckt die Segmentanstcuerung die Ziffernansteuerung, wie in F i g. 14
dargestellt ;sl In Fig. 15 ist eine Kopplungsschaltung
dargestellt, die bipolare Transistoren 15 für eine aus einer lichiemittierenden Diode mit sieben Segmenten
und gemeinsamer Katode bestehende Anzeigevorrichtung dargestellt. Die Kopplungsschaltung der hier beschriebenen
Ausführungsform ist auf einem eigenen Hslblciiersubstrat untergebracht.
Fig. 16 zeig! die Tastenzuordnung der beschriebenen
Rechenanordnung. Jede Taste, beispielsweise die Taste 340, ist ein normalerweise geöffneter einpoliger Ausschalter
der Form A, der für die bestimmte, im Festwertspeicher
208 programmierte Eingaberoutine von Bedeutung ist.
Einige der Betriebsartschalter, die oben im Beschrei-
jo bungsteil des Programmblocks erörtert worden sind,
können in einigen Ausführungsformen in Form von Schaltdrähten ausgeführt sein, so daß eine bestimmte
Betriebsart für ein bestimmtes Modell oder eine Gattung von Maschinen dauerhafter ausgewählt wird. Auf
J5 diese Weise könnte ein Hauptprogramm, das eine einzige
Ausführungsform der hiei beschriebenen Maschine
darstellt, in wirtschaftlicher und durchführbarer Weise die ganze Gattung von einzelnen Betriebscharakteristiken
decken.
Logikschaltungsbeschreibung der MOS-Ausführung der Rechenanordnung
Die hier beschriebene Rechenanordnung ist zunächst in bezug auf die Funktionen jedes der Blöcke von F i g. 1
und F i g. 2 erörtert worden. In den folgenden Abschnitten wird die Rechenanordnung unter Bezugnahme auf
das Logiksystem und die Schaltungselemente der hier beschriebenen Rechenanordnung erörtert, die, wie oben
erwähnt, als monolithisch integriertes Halbleitersystem unter gleichzeitiger Verwendung von MOS- oder MIS-Herstellungsverfahren
aufgebaut werden kann. Fi g. 17 zeigt das vollständige Rechensystem der hier beschriebenen
Rechenanordnung mit Ausnahme der in Fig. 16 einzeln dargestellten Tastatur, der in den Fig. 12 bis 14
einzeln dargestellten Anzeigevorrichtung und des in Fig. 15 einzeln dargestellten Anzeigetreibers. Das logische
Schaltungsdiagramm von Fig. 17 besteht aus 26 Figuren, nämlich den Fi g. 17A bis 17Z, die entsprechend
der Darstellung von Fig. 17 zusammenzusetzen
sind.
Die in den obigen Abschnitten beschriebenen Funktionselen
lerne sind in Fig. 17 mit den gleichen Bezugszeichen versehen. Im Programmblock 201 liefert der
Programimzähler 209 eine aus neun Bits bestehende
Adresse 501. Die Datensignale an den Ausgängen des Festwertspeichers 208 werden dann auf das Befehlsregister
190 übertragen.
Im Steuerblock 202 erfolgt die Verteilung der Ausgangssignale
503 des Befehlsregisters 190 auf die Sprungbedingungsschaltung 192, auf den /f-Decoder
191A den Steuerdecoder ϊ91Β und den 2-Dccoder
191Cdes Decoders 191 im Sleuerblock 202 und auf die Kennzeichen- und Ziffernmaskendecodierschallung
195/4 und 195ßin der Maskendecoderschaltung 195 des
Zeitgeberblocks 203. Die Signale an den Ausgängen 504 des Λ-Decoders steuern die L/-Datenwäh1er215 und die
V-Datenwähler 216 im Rechenwerk 207. Das Bedingungssignal am Ausgang 507 der Sprungbedingungsschaltung
192 steuert Sprungglied 508 im Programmzähler 209. Die Signale an den Ausgängen 509 des 2'-Datenwählers
218 steuern die Glieder der /4-Datenwählers
219 des ß-Datenwählers 220 und des C-Datenwählers
221 im Rechenwerk 207. Die Signale an den Ausgängen 513 des Steuerdecoders 191B betätigen die Bedingungswählglieder
514 in der Sprungbedingungsschaltung 192. Die Signale an den Ausgängen 515 des
Steuerdecoders 191B betätigen die Warte-, KN- und
KP-Wählglieder 516 der Tasteneingabe-Logikschaltung 1%. Die Signale an den Ausgängen 517 des Stcuerdecoders
191B betätigen die Verknüpfungsglieder des 2'- Datenwählers
218 im Rechenwerk 207.
Im Zeitsteuerblock 203 betätigen die Signale an den Ausgängen 518 der Ziffern- und Kennzeichenmaskendecoder
195 die FA- und Fß-Kennzeichenbetätigungsglieder 519 und 520. Die Signale an den Ausgängen 521
des Kennzeichenmaskendecoders 195Λ betätigen die Puffersteuerschaltung 522 zur Tastatursynchronisierung
in der Tastatureingabe-Logikschaltung 196. Das Signal am Ausgang 523 des Kennzeichenmaskendecoders
195/4 ergibt einen Zeitsynchronisierungsimpuls für die Sprungbedingungsschaltüng 192. Das Signal am
Ausgang 524 des Ziffernmaskendecoders 195ß wird in den /{-Decoder 191/4 und in den Kennzeichenmaskendecoder
195/4 zur Unterscheidung von Kcnnzeichenbefehlen von Datenbearbeitungsbefehlen eingegeben. Das
Signal am Ausgang 526 des Ziffernmaskendecoders 1955 liefert eine Teiladressen-Zeitmaske für die ^-Steuerschaltung
527 und über die .J-Decoderausgängc 509
für 4-Datenwähler 510, ß-Datenwähler 511 und C-Datenwähler
512 im Rechenwerk 207 sowie für das Übcrtragungsfeststellglied 528 der Sprungbedingungsschaltung
192. Der Ausgang 529 des Ziffernmaskendecoders 195Ö liefert einen Rechtsverschiebungsbefehl an die 2'-Steuerschaltung
527 im Rechenwerk 207. Die Signale an den Ausgängen 536 des A-Registers 211 der Schieberegisterspeicheranordnung
206 werden auf die AA-Pufferschaltung 542 im Segmentdecoder 198 übertragen.
In den folgenden Abschnitten werden die Logik und die Schaltungen der Blöcke 201 bis 205 näher beschrieben.
Zum besseren Verständnis des Rechensystems werden die Logiksymbole und ihre MOS-Schaltungsäquivalente
hier im Zusammenhang mit den Fig. 18A bis 18D beschrieben. Fig. 17 wird in bezug auf herkömmliche
Logiksymbole unter Vereinbarung positiver Logik beschrieben. Zur Verdeutlichung der besonderen MOS-Schaltungsausführung
sind jedoch zusätzliche Darstellungen gewählt worden, um den Erfordernissen hinsichtlich
Übergangsbedingungen, Spannungswcrtcn und Zeitsteuerung des Systems gerecht zu werden.
F ig. 18A zeigt fünf verschiedene Negatorgliedcr, die in
Fig. 17 erscheinen, sowie ihre zugehörigen MOS-Schaltungsäquivalente.
In gleicher Weise zeigt Fig. 18B fünf entsprechende Typen von NAND-Gliedern und ihre
entsprechenden MOS-Schaltungsäquivalente, während Fig. 18C fünf entsprechende Typen von NOR-Gliedern
und ihre entsprechenden MOS-Schaltungsäquivalente zeigt. Die fünf verschiedenen Typen von MOS-Schaltungen,
die in jeder der Fig. 18A bis 18C dargestellt
sind, können folgendermaßen beschrieben werden: Ein
ί Logiksymbol 552 ohne Innenbeschriftung stellt eine
Schaltung mit herkömmlichem Lastverhältnis dar. Ein Logiksymbol 553 mit einer aus einer Ziffer 1, 2 oder 3
bestehenden Beschriftung zeigt die dynamische Ausführung der Logikfunktion mit getakteter Last #/an, wenn
κι /die Beschriftung ist. Dieser Schaltungstyp wird für eine
niedrigere Leistungsaufnahme und für die Herabsetzung der Zahl der Betriebsleitungen (für Gleichspannungen
und Taktsignalc) verwendet, die in Feldern erforderlich sind, die keine Gate-Vorspannung Vac benötigcn.
Ein Logiksymbol 554 mit einer aus zwei Ziffern IJ bestehenden Beschriftung zeigt eine Ausführung der
Logikfunktion an, bei der eine besondere verhältnislose Schallung mit Vorladungen an ΦΙ und einer bedingten
Entladung an Φ] verwendet wird, wobei /und/Glieder
2» der Gruppe (1, 2, 3) und die Bedingung die logische
Leitbedingung sind. Dieser Schaltungstyp wird zur Erniedrigung der Energie, zur Herabsetzung der Zellengröße
und/oder zur Erhöhung der Schaltungsgeschwindigkeit verwendet. Ein Logiksymbol 555 mit der Beschriftung
C weist darauf hin, daß die Logikfunktion unter Verwendung einer Bootstrap-Lastschaltung ausgeführt
wird, die unten noch genauer beschrieben wird. Schließlich gibt ein Logiksymbol 556 mit der Inschrift
OD an, daß die Logikfunktion unter Verwendung von
jo Schaltungen mit offener Drain-Elektrode ausgeführt
wird. Dieser Schaltungstyp wird in durch die Verdrahtung hergestellten logischen Oder-Gliedern (wire-OR-logic)
verwendet, bei denen nur eines der mehreren miteinander verbundenen Verknüpfungsglieder eine Last
J5 erfordert.
Beschreibung der logischen Schaltung des Datenblocks 204
Der Datcnblock 204 enthält den Datenspeicher 206, der seinerseits aus dem /4-Register211,dem ß-Register
212, dem C-Rcgister213, dem F/4-Register226 und dem
Fö-Register 227 besteht, sowie das Rechenwerk 207
und eine Kennzeichenbcarbeitungsschaltung 229. Der Datenspeicher 206 enthält ein Anschlußsystem 245, das
eine 12 · 14-Matrix mit Ladungsspeichcrzellen 10 und
14 dynamischen Verzögerungsschaltungen 214 betätigt. Die Matrix 246 aus Ladungsspeicherzellen 10 und Verzögcrungsschaltungen
214 bildet das Parallelschiebcspcichcrsystcm für drei 13stellige Zahlen und 26 binäre
Kennzeichen. Der Kommutator 545 besteht aus 12 in Fig. 19 genau dargestellten Schieberegisterzellen 541,
die durch Verbinden des Ausgangs jeder Zelle 541 mit dem Eingang der nächsten Zelle 541 in Serie angeordnet
sind. Auf diese Weise können die Zellen 541 gemeinsa-
r)5 mc Lese-Schreib-Steuersignale nacheinander auf benachbarte
Zeilen der Speichermalrix 546 verteilen. Damit der Kommutator ein stabiles Umlaufbild entsprechend
den gewünschten Eigenschaften von 14 parallelverschicbcnden Schieberegistern mit einer Länge von
bo jeweils 13 Bits und einem Eingang und einem Ausgang
für jede der 14 Spalten der Speichermatrix bewirkt, sind
im Kommutator zusätzliche Einrichtungen 547 und 544 vorgesehen. Das NAND-Glied 547 und das Verzögerungsclcmcnt
544 schließen Mehrfachschwingungen
hr> aus, die dem Umlauf von mehr als einem Lese-Schreib-Umlaufsieuersignal
entsprechen. Die MOS-Schaltungsäquivalenle der Schieberegisterzellen 541 sind in
Fig. 19 dargestellt. |ede Schiebercgisterzelle besteht
aus einem normalen, mit sechs MOS-Transistoren ausgestatteten
Schieberegister-Bitabschnitt, und sie enthält zusätzlich eine Lastschaltung 548. in der die Bootstrap-Wirkung
einer Kapazität zur Erzielung eines im Vergleich zu herkömmlichen Lastschaltungen überlegenen
Übergangsverhaltens sowie eine Auslösung des Transistors 550 mit einem ΛΡ-lmpuls von der Zelle 543 und
eine Sperrschaltung 551, die die Zeitdauer des Lese-Schrei b-Steuerimpulses auf die des Taktimpulses Φ1
begrenzt, angewendet werden. Die Schaltung der Zelle
543 ist im Einzelnen in F i g. 20 dargestellt; die Zelle 543 entwickelt mit Hilfe einer doppelinvcrtierenden Verstärkerschaltung
aus den Taktimpulsen Φ1 die Zeitgeberimpulse RP.
Nach Fig. 17 sind die /4-Datenwähler 219, die ß-Datenwähler
220 und die C-Datenwähler 221 an Eingabeeinrichtungen 510 des /4-Regislers 211 (Spalten A i,A2,
A 4 und A S) an Eingabeeinrichtungen 511 des ß-Registers212(Spalten
ßl, ß2,ß4und ß8)undan Eingabeeinrichtungen
512 des C-Registers 213 (Spalten Cl, C 2.
C 4 und CS) angeschlossen. Die Daienwähler speisen daher die Eingabeeinrichtungen. Ausgabeeinrichtungen
536,537 und 538 für das Λ-Register 211, das ß-Register
212 bzw. das C-Register 213 schließen über die 1-Bit-Verzögerungsschaltungen
214 einen Umlaufweg zurück zu den Normaleingängen NA der Datcnwähler 219, NB
der Datenwähler 220 und NC der Datenwähler 221. Zusätzlich zu den Normalwegen können die 2-Datenwähler
218 durch das XA-Steuersignal der Daienwähler
219, durch das J'-ß-Signal der ß-Datcnwähler 220 oder
durch das JT-C-Steuersignal der C-Datenwähler 221 ausgewählt
werden. Zusätzlich zu diesen Wegen können die Ausgangseinrichtungen 536 und 537 des /\-Regisiers
211 bzw. des B-Registers 212 über die Verzögerungsschaltungen 214 mit Hilfe eines Austauschsteuersignals
zusammen mit dem oben im Zusammenhang mit F i g. 3 erörterten J"-^-Steuersignalen und .2-ß-Steuersignalen
zu den ß-Datenwählern 220 bzw. zu den A-Datenwählern
219 freigegeben werden. Alle normalen Σ- und Austauschsteuersignale
werden vom .^'-Decoder 191C an
die Datenwähler 219, 220 und 221 geliefert. Signale an den Ausgabeeinrichtungen 536 des A-Rcgisters 211 und
Signale an den Ausgabeeinrichtungen 538 des C-Rcgisters 213 werden unter Verzögerung durch die erste
Hälfte der Verzögerungsschaltung 214 (normal exklusiv) der Plusseite der Addierschaltung 217 über den U-Datenwähler
215 zugeführt. In gleicher Weise werden Ausgangssignale an den Ausgangseinriehiungcn 537 des
S-Registers 212 und Verzögerungen durch die erste Hälfte der Verzögerungsschaltung 214 und eine von der
Einrichtung 524 erzeugte Konstante N (normal exklusiv) an die Minusseite der Addierschaltung 217 über die
V-Datenwähler 216 angelegt. Antivalen/.schaltungcn 554 werden dazu verwendet, die über die V-Datenwähler
216 in die Addierschaltung 217 eingegebenen Eingangssignale bezüglich ihrer normalen Polarität (beim
Addieren) an den Schaltungspunkten 555 bedingt zu komplementieren, wobei die Bedingung für eine solche
Komplementbildung der Subtraktionsbefehl vom Ausgang 503 des Befehlsregisters 190 ist. Die iJ-Ausgangssignale
an den Leitungen 552 von den {7-Datenwählern
215 und die beding! komplementierten V-Ausgangssignalc
an den Schaltungspunktcn 555, die von den Antivalenzschaltungen
554 kommen, werden mit dein Übcrtragseingangssignal
von 557 mit Hilfe von Übertragsaddicrzellen 556 addiert, damit die binäre Summe aus dem
(V-Signal und aus dem bedingt komplementierten V-Sianal
an den Schaltungspunktcn 558 und ein binäres Übertragssignal am Schaltungspunkt 559 gebildet werden.
Die an den Schaltungspunkten 558 erzeugte binäre Summe und das am Schaltungspunkt 559 erzeugte
Übertragssignal werden mit Hilfe einer logischen T-Addierichaltung
563 zu einer dezimalen Summe und einem dezimalen Übertrag an den Ausgängen 560 und einem
Zwischenziffernübertragspunkt 561 abhängig vom Zustand des ZK-Steuersignals an der Leitung 564 und des
CßftS-Steuersignals an der Leitung 565 korrigiert Die
ίο Steuersignale an den Leitungen 564 und 565 werden
dazu verwendet, eine binäre Codierung als entgegengesetzte Codierung zu einer binär codierten Dezimaloperation
(BCD) auszuwählen und Zwischenziffernüberträge in ausgewählten Feldern des Registerdatenumlaufs
zu blockieren.
Die Ausgänge 560 der Γ-Addierschaltung 563 können
mit Hilfe der 2-Datenwähler 218 entweder über die
verschiebungsfreien Wege (NS) oder über Verzögerungsschaltungen
566 und die Linksverschiebungswege (LS) ausgewählt werden. Die .J-Datenwähler lassen
auch einen Rechtsverschiebungsweg durch Verwendung der der invertierten lASignale an den Leitungen
552 und der invertierten V-Signale an den Leitungen
553 zu. Die ^Steuerschaltung 527 überträgt Links- oder Rcchtsverschiebungsbefehle auf die Links- oder
Rechtsverschiebungswege der -J-Datenwähler 218, und
sie gibt einen verschiebungsfreien Weg frei, wenn weder Links- noch Rechtsverschiebungsbefehle vorhanden
sind. Wenn ein Linksverschiebungsbefehl vorliegt, er-
jo zeugt die ^-Steuerschaltung 527 außerdem Vorderflankenfeststcliungssignale
des Signals am Ausgang 526 des Ziffcrnmaskendecoders, die von den die Linksverschiebung
verzögernden Verzögerungsschaltungen 566 dazu verwendet werden, die erste Ziffer zu blockieren, damit
J5 die Eingabe einer Null an der niedrigstwertigen maskierten
Stelle gewährleistet wird.
Die Kennzcichenbearbeitungsschaltung 229 schließt
in der gleichen Weise wie die Registerbearbeitungsschaltung
des Rechenwerks 207 einen Umlaufweg, der vom Datenspeicher 206 gebildet wird. Die Ausgabeeinrichtung
568 der FA-Speicherzelle und die Ausgabeeinrichtung
569 der Fß-Speicherzelle sind die normalen Umlaufeingänge, der M-Bearbeitungslogik 519 und der
FB- Bearbeitungslogik 520 der Kennzeichenlogikschal-
4r> tung 229, und die Signale an diesen Ausgabeeinrichtungen
werden auch auf die Kennzeichenauswählglieder 570 in der Sprungbcdingungsschaltung 192 übertragen.
Die Kenn/.cichensteuereingangssignale an den Leitungen
518 vom Ziffcrnmaskendecoder 195ß ermöglichen das Setzen, Rücksetzen oder Umschalten eines bestimmten
Kennzeichens, wo das bestimmte Kennzeichen durch das SUB Sa des Befehlsregisters 503 (FA
oder FB) und durch das FMSK-Steuersignal an der Leitung
519 vom Kennzeichenmaskendecoder 195Λ (das
V) einender 13 Zeitzustände auswählt) adressiert wird. Außerdem
können FA- und Fß-Kennzeichenpaare im gleichen Zeitzustand (FMSK) mit Hilfe des FFLG-Befehls
an der Leitung 518 vom Ziffernmaskendecoder 195ß ausgetauscht werden. Die FA- und Fß-Bearbeitungs-
W) schaltungen 519 und 520 liefern zur Vervollständigung der Umlaufschleife für die Kennzeichen Kennzeichendaten
an die Eingabeeinrichtungen 505 bzw. 506 der Kennzeichenregister.
hr> Beschreibung der Logikschaltung des
Stcuerblocks 202
Der Steuerblock 202 besteht aus dem Befehlsregister
190, dem «-Decoder 191A dem Befehlsdecoder 191B,
dem ^"-Decoder 191Cund der Sprungbedingungsschaltung
192.
Das Befehlsregister 190 enthält eine Gruppe aus elf Negatorschaltungen 575, deren Eingänge von den Datenausgängen
502 des Festwertspeichers 508 des Programmblocks einmal pro Befehlszyklus durch das mit
einer Bootstrap-Schaltung ausgestattete NAND-Glied 571 abgetastet werden. Der Ä-Decoder 191A der Steuerdecoder
191Ä und der Jf-Decoder 191Csind ebenso
wie die anderen in Fig. 17 dargestellten Decoder mit
programmierbaren Logikfeldern ausgestattet, die mit der Ausnahme, daß der Decoder nicht vollkommen ausgeführt
ist, den Decodier/Codier-Schaltungcn des Festwertspeichers (ROM) im Aufbau gleichen. Das heißt,
daß in einem programmierbaren Logikfeld (PLA) nur die gewünschten Zustände decodiert werden, während
in einem Festwertspeicher mit einer N-Bit-Adresse 2N
Speicherplätze decodiert werden. Als Beispiel sei das in Fig.21 dargestellte programmierbare Logikfeld betrachtet.
Die A- und ß-Eingänge 571 sind an die erste Hälfte (Decoder) eines programmierbaren Logikfeldes
sowohl mit normaler als auch mit invertierter Polarität angelegt. Bei diesem Beispiel stehen als Eingangssignalc
für ein zweites Feld (Codierer) vier Produktausdrücke an den Decoderausgängen 572 zur Verfügung. Die Decodierglieder
572 und die Codierglieder 573 sind gleichartige Verknüpfungsglieder, nämlich NAND-Glieder.
Da sich eine NAND-NAND-Logik auf eine UND-ODER-Logik reduziert, ist es zweckmäßig, zur Beschreibung
der Schaltungsaustattung des programmierbaren Logikfeldes die Produktsummendarstellung zu
verwenden, wo die Abhängigkeil eines bestimmten Produktausdrucks an einem bestimmten Eingang durch einen
Kreis am Verbindungspunkt, beispielsweise wie bei 574, angezeigt wird. Die Kreise entsprechen auch der
räumlichen Lage von MOS-Gate-Elektroden mit Hilfe der Verwendung einer programmierbaren Gatc-Elektrodenmaske
bei der Herstellung der MOS-Ausfiihrung.
Entsprechend der oben angegebenen Symbolik für Decoder (PLA) enthält der Σ- Decoder 191C einen Decoder
578 mit vier Produktausgängen und ein vierzeiliges Ausgangscodierfeld 579 zum Decodieren der Steuersignale
509 von den 2'-A- und .J-ß-Eingängen vom Ausgang 503 des Befehlsregisters 190, des Signals am
Ausgang 526 des Ziffemmaskendccoders 195B und des Austauschbefehls EX am Ausgang 504 des RC-Decoders
191A In gieicher Weise setzt der /?-Decoder 191,4 die vom R-FeId 234 kommenden Signale am Ausgang
503 des Befehlsregisters 190 unter Verwendung eines Decodierfeldes 581 mit sieben Produktausgängen und
eines fUnfzeiligen Ausgangscodierfeldes 582 in die UV-Steuersignale CU, AU, ßKund EX an den Ausgängen
504 sowie in dem R 7-Wartebedingungscode an der Leitung 580 um. Alle Produktausdrücke des Decodierfelds
581 werden durch den wahren Zustand des /-Bits 230 des Befehlsregisters 190 am Ausgang 503 und durch das
invertierte Kennzeichensignal an der Leitung 525 hervorgerufen. Der Steuerdecoder 191B decodiert die
Steuersignale für spezielle Tastaturbefehle für das Tastaturbedingungssignal an den Leitungen 513, das Tastaturwartesignal
an den Leitungen 515 und die Linksund Rechtsverschiebungssignale an den Leitungen 517.
Der Steuerdecoder 191Z? arbeitel mit einem Decoderfeld
583 mit zwölf Produktausgängen und mit einem neunzeiligen Ausgangscodierfeld 584.
Die Sprungbedingungsschaltung 192 enthüll eine kreuzweise gekoppelte Halteschaltung 584, die an ihrer
Setzseite Eingangssignale von den Tastaturzustands-Wählgliedern 514, dem Übertragungswählglied 528 und
den Kennzeichenprüf- und Vergleichsgliedern 570 und an ihrer Rücksclzseite Eingangssignalc von einem Zeitgebtreingang
585 erhält. Außerdem enthält die Sprungbcdingungsschaltung
192 eine Torschaltungsanordnung 586. die ein .Sprungbedingungssteuersignal an der Leitung
507 zu Sprunggliedern 508 freigibt, wenn ein Sprungbefehl decodiert wird und die Sprungbedingung
ίο wahr ist.
Beschreibung der logischen Schaltung des
Zcitgeberblocks 203
Zcitgeberblocks 203
Der Zcitgebcrblock 203 enthält den Taktgenerator 193, den Zustands- und Ziffemzeitgebergenerator 194,
den Ziffern- und Kennzeichenmaskendecoder 195 und dieTasleneingabe-Logikschaltung 196.
Die gesamte Zeitsteuerinformation für die Rechenan-Ordnung wird von einem (außerhalb der monolithischen
Halbleiteranordnung von Fig. 17 liegenden) Rechteckgenerator
mit einer Frequenz von etwa 250 KHz geliefert. Die durch die ^-Klemme 530 in F i g. 17X angegebene
Eingangstaktleitung C stellt eine Einrichtung dar. mit der das externe Taktsignal an die monolithische
Rechenanoidnung angelegt werden kann. Der in Fig. 17X dargestellte Grundtaktgeber und der in
Fig. 17Z dargestellte Dreiphasentaktgeber sind in die monolithische Halbleiteranordnung integriert. Die
Rechteckschwingung Φ wird unmittelbar im Grundtaktgeber von Fig. 17X in die Rechteckschwingungen ΦΒ1
und ΦΒ 2 mit jeweils der halben Folgefrequenz und entgegengesetzten
Polaritäten geteilt, die an den Leitungen 531 bzw. 532 erscheinen. Die zwei Rechteckschwingungen
ΦΒ 1 und ΦΒ2 werden ihrerseits wieder mit
Hilfe eines 3-Bit-Ringzählers 588 zur Bildung der drei Taktfolgen Φ\1^ Φ2L und Φ3L aufgeteilt, die an den
Leitungen 533, 534 bzw. 535 erscheinen und als Grundtaktsystem für alle Logikschaltungen der in F i g. 17 dargestellten
Rechenanordnung verwendet werden.
Der Zustands- und Ziffern/.eilgcbergenerator macht von dynamischen Schieberegisierelementen und von
programmierbaren Logikfeldern Gebrauch, um einen Zustandszähler 598, einen Ziffernzähler 590, eine Zu-4r>
stands-Ziffcrn-Vcrgleichsschallung 591, einen Zustandsdecoder
592 und einen Zifferndecoder 593 zu bilden. Die wiedercodierten Ausgangssignale des Zustandsdecoders
an den Leitungen 594 werden auf die anderen Funktionselcmente verteilt, damit die Möglichkeit zur
beliebigen Auswahl der Zustandszeitsteuerung an jeder der sechs unabhängigen Zeitsteuerleitungen geschaffen
wird. Die Ausgangssignale an den Zustandsdecoderausgangslcilungcn 595 werden ebenfalls entsprechend dem
Bedarf anderer Schaltungselemente von Fig. 17 verteilt. Damit die Möglichkeit zur Ableitung des richtigen
Rückführungssignals für das Ziffernrückführungsregister geschaffen wird, speisen die Ausgangssignale des
Zifferndecoders 593 den Ausgangsabtaster 197.
Von den Signalen an den Produktausgängen des bo Kennzeichenmaskendecoders 195 werden 13 dazu verwendet,
die Kennzeichenadressen vom R-FeId 234 und vom J'-Feld 235 des Befehlsregisters 190 am Ausgang
5Oj entsprechend den von den SA-, SB-, SC- und SD-Eingängen des Zustandszählcrs 5 decodierten Zustänb5
den 1 bis 13 zu bilden, um an der Leitung 596 das Kennzeichenadressierungssignal
FMSK herzuleiten, das dann als die Zeitsteueradresse von Kennzeichenbearbeiuingsvorgängen
zu den Kennzeichenbearbeitungs-
gliedern 519 und 520 durchgeschaltet wird. In gleicher Weise liefert der Ziffernmaskendecoder 195ß an der
Leitung 526 das Ziffernmaskensignal durch Zuweisungen des M-Feldes 232 des Befehlsregisters 190 am Ausgang
503 und vom Zustandszähler 589. Auf diese Weise werden Setz- und Rücksetzzuordnungen mit beliebiger
Entsprechung zwischen Zustand und Maske für jede der sechs einzelnen Masken geschaffen. Zusätzlich zu der
Ziffernmaske führt der Ziffernmaskendecoder 195S eine Decodierung der Kennzeichenstcucrsignalc an den
Leitungen 518, eine Decodierung des Rcchtsverschiebungssteuersignals an der Leitung 529 und eine Decodierung
der von der Einrichtung 524 erzeugten Konstantsignale N durch.
Beschreibung der logischen Schaltung des Ausgangsblocks 205
Der Segmentdecoder 198 enthält Vcrzögerungselemente 542, die einen Puffer für die Signale an den Ausgabeeinrichtungen
536 der Schieberegisterspeicheranordnung 206 bilden, ferner ein Segmenidccoderfeld
(PLA) 601 und eine Ausgangspufferschaltung 602, die Ausgangsklemmen 576 mit Ausgangssignalen für elf
Decodiersegmente speist. Das Segmentdecoderfeld hat 10 Produktausgänge zum Codieren einer numerischen
Information zum selektiven Wiederkombinieren, d. h. zum Codieren an numerischen Segmentausgängen der
Ausgangspufferschaltung 602, Produktausgänge zum Decodieren von Kennzeicheninformationen (beispielsweise
Fehler- oder Minuszeicheninformalionen) und Produktausgänge und einen Rückkopplungssignalausgang
603 zur Ermöglichung der Nulluntcrd rückung.
Der Zifferndecoder 197 enthält elf NAND-Glieder 604 mit jeweils zwei Eingängen, die Ausgangssignale
des Zifferndecoders 593 durch ein Ziffernaustastsignal an der Leitung 606 zur Ermöglichung der Zwischenziffernaustastung
blockieren, und Ausgangspufferschaltungen 605 zum Speisen von Klemmen 576, die eine
Abtastung der Tastatur und der Anzeige bewirken, wie oben beschrieben wurde.
Beschreibung der logischen Schallung und des Programms des Programmblocks 201
Wie oben bereits beschrieben wurde, enthält der Programmblock 201 den Programmzähler 209 und den
Festwertspeicher 208. Zusammen führen der Programmzähler 209 und der Festwertspeicher 208 die für
jeden Befehl erforderliche Adressenänderung durch, und sie versorgen den Steuerblock 201 in der hier beschriebenen
Ausführungsform, beispielsweise mit einem 11-Bit-Eingangssignal für das Befehlsregister 190.
Die für einen laufenden Befehl erforderliche Adressenänderung ist bei Wartevorgängen keine Änderung,
bei normalen Erhöhungsvorgängen und bei nicht ausgeführten Sprungvorgängen, die binäre Addition einer 1
oder bei Sprungbefehlen, die ausgeführt werden, das Ersetzen des gesamten aus neun Bits bestehenden Inhalts
des Programmzählcrs durch neun Bils vom Befehlsregister
190. Das Unterbleiben der Änderung bei Wartevorgängen und die binäre Addition einer 1 bei
normalen Erhöhungsvorgängen und bei nicht ausgeführten Sprungvorgängen werden mit Hilfe eines Scrieneingangssignals
von der Leitung 651 zur höchstwertigen Stelle des Programmzählers 209 von der Tastcneingabe-Logikschaltung
1% im Zeitgeberblock 203 ausgeführt, das entweder das Signal am Ausgang 652 der niedrigstwertigen Stelle des Programmzählers 209 umlaufen
läßt oder zum Signal zur niedrigstwertigen Stelle 1 addiert bzw. es zum Eingang der höchstwertigen Stelle
des Programmzählers 209 weiterlaufen läßt. Auf jeden Fall erfolgt der Umlauf synchron zum Befehlszyklus.
Das Ersetzen des gesamten aus 9 Bits bestehenden Zählinhalts durch 9 Bits vom Befehlsregister 190 bei
ausgeführten Sprungvorgängen wird durch eine parallele Abtastung der Ausgänge 503 des Befehlsregisters
in 190 mit Hilfe des Ausgangssignals der Sprungbedingungsschakung
192 zu den Eingängen 653 aller Bits des Programmzählers 209 gleichzeitig während des Zustandcs
S 12 des Befehlszyklus durchgeführt.
Die Ausgabe des Befehlsworts an das Befehlsregister 190 des Sleuerblocks erfolgt unter der Wirkung des
NAND-Glieds 654, das während des Zustandes S13 bei
jedem Befehlszyklus ein neues Eingangssignal an das Befehlsregister 190 anlegt. Der Serienumlauf des Programmzählers
190 wird mit Hilfe von herkömmlichen Schieberegisterbits 656 unter der Taktsteuerung durch
NAND-Glieder 655 während der Zustände S3 bis S12 ausgeführt. Der Festwertspeicher ROM enthält pro Bitausgang
54)3 des Befehlsregister 190 einen Eins-Aus-64-Dccoder, der ein Feld von 5 NAND-Gliedern pro Bit
oder insgesamt 55 NAND-Gliedern speist. Eines dieser fünf NAND-Glieder wird von einem l-Aus-5-Codierer
für jedes Bit adressiert. Somit ist eine Einrichtung zum Speichern von maximal 320 Wörtern zu je 11 Bits geschaffen,
und es ist eine Auswahl (Decodierung und Co-
jo dierung) für die Direktadressierung jedes einzelnen
Worts vorgesehen. Der Programmblock 201 der hier beschriebenen Rechenmaschinenausführung enthält einen
programmierbaren Festwertspeicher 208 zum Speichern eines festen Programms; bei weiteren Ausführungen
kann der Festwertspeicher 208 jedoch durch einen Lese-Schreib-Speicher ersetzt werden, so daß das gespeicherte
Programm und somit die Funktionsweise der Rechenanordnung kontinuierlich verändert werden
könnten.
4(i Das in einer Ausführungsform der Rechenanordnung
mit variabler Funktion enthaltene Programm schafft die Möglichkeit für Rechnerbetriebseigenschaften, die
»Kombination ß« genannt sind und in der Tabelle VIII
dargestellt sind. Die entsprechenden Flußdiagramme dieser Ausführung sind in den F i g. 22A bis 22T dargestellt.
Das sich ergebende lineare Programm ist in der
Tabelle Vl dargestellt. Schließlich ist in der Tabelle VII ein logisches Simulationsergebnis für einen Teil eines
Ausführuingsproblembeispiels dargestellt.
Bezugnehmend auf F i g. 22 ist das Flußdiagramm des Rechenprogramms folgendermaßen ausgebildet:
F i g. 22A enthält eine Zeichenerklärung der Flußdiagrammdarstellung.
Die Form der dargestellten Blöcke wird dabei zur Unterscheidung der verschiedenen Klassen
von Befehlen verwendet, während die Blockbeschriftungen
zur Bezeichnung des bestimmten Befehlsinhalts der angegebenen Klasse verwendet werden. Das
kreisförmige Symbol wird für Marken verwendet beispielsweise für die Marken GO und CONT von
M) F i g. 22A- Rechtecke symbolisieren Zuweisungen. Für
Regisieropcraiioncn wird eine Pfcildarstellung verwendet,
wobei zur Anzeige der Ziffernmaske ein Index verwendet wird. Bei Kennzeichenoperationen, die durch
ein mit einer F.xtralinic versehenes Rechteck dargestellt sind, wird der Befehl mit einer mnemonischen oder alphanumerischen
Identifizierung des oder der so zu ändernden Kennzeichen angegeben. Das ovale Symbol
wird für alle Prüfoperationen verwendet, einschließlich
für Kennzeichenprüf-, Kennzeichcnvergleichs- und Registcrvergleichsbcfehle.
Das rautenförmige Symbol wird für bedingte Sprungbefehle verwendet, wobei sich die angegebenen Bedingungen auf die vorangehende
Prüf- oder Registeroperalion (Übertrag) beziehen. Das sechseckige Symbol wird für Warteoperaiionen verwendet.
Zusätzlich zur Wartebedingung beispielsweise für /-) Il oder KN, sind auch zugehörige Operationen,
beispielsweise die Addition von I angegeben.
In 22B ist die grundlegende Steuerroutine dargestellt,
die die vier Grundoperationsroutinen (±, ξ. χ. 4-)
miteinander verbindet und den laufenden und den vorangegangenen Operationszustand mit Hilfe des dargestellten
Kennzeichenprüf- und Kennz.eichenaktualisierungs-Entscheidungsbaums bestimmt. Das in der Tabelle
VI angegebene lineare Programm beginnt am Speicherplatz 040 mit der Marke MIN (entsprechend =),
und es führt weiter bis zum Speicherplatz 057 mit einem »ständigen Sprung« zur Marke LOCK.
In Fig. 22C sind die Routinen für die Löscheingabe (CE), den Dezimalpunkt (DPT), Löschung (C) und Dateneingabe
dargestellt. Die Lösch-Routine befindet sieh an den Speicherplätzen 000 bis 003, und sie ermöglicht
die Löschung aller Kennzeichen und der A- und C-Register und Rückkehr zur Marke LOCK. Die Löscheingaberoutine
befindet sich am Speicherplatz 058, und sie springt zur D2-Routine am Speicherplatz 021 zum Löschen
des Α-Registers und der zugehörigen Kennzeichen. Die Dateneingaberoutine ist die Steuerrouiinc zur
Eingabe von Zifferntasten- und Dezimalpunklschallerroutinen, die am Speicherplatz 01 £ beginnen.
Es wird nun auf F i g. 22D Bezug genommen. Alle ablaufenden Routinen enden in der LOOC-Routine, die
die Unterdrückung einer Doppeltasteneingabe und die mehrfache Ausführung einzelner Operationseingaben
durch Prüfen aller momentanen Taslatureingabesignale auf den Ruhezustand (offener Stromkreis) ermöglicht.
Die LOCK-Routme ist in den Speicherplätzen 004 bis
008 untergebracht, und sie springt bei Bestätigung des Ruhezustandes zu einer IDLE-Routine. In zwei Wartcschleifen
an den Speicherplätzen 009 bis 010 ermöglicht die /OLE-Routine die Beseitigung eines Vordcrflankentastenprellens
sowie einer vorübergehenden Störung.
Nun wird auf F i g. 22E Bezug genommen. D/ie OPN-Routine
ermöglicht das Abfragen der Tastaturoperationseingänge (KO-Taslen), um die geforderte Operation
zu bestimmen. Erreicht wird diese Bestimmung mit einer Liste von bedingten Sprungbefehlen, deren Ausführungsfolge
der Reihenfolge entspricht, mit der die Tasten an die Ziffernabtastausgänge angeschlossen
sind, sowie mit Hilfe des Wariebefchis für D i ί zum
Synchronisieren des Abfragens mit dem Abtastzyklus und durch Verbinden von KO—>
Cond mit dem Wartcbefehl, damit ein bedingter Sprung zum Zustand der
Tastatureingänge ermöglicht wird. Die OPN- Routine befindet sich an den Speicherplätzen 011 bis 01D des
Festwertspeichers, und sie endet mit einem Sprung zur Dateneingaberoutine für numerische Eingangssignale,
wenn kein vorangehender Sprung ausgeführt wird.
Es wird nun auf Fig.22F Bezug genommen. Die
M3Ä-Routine ermöglicht das Abfragen und Abtastcodieren
der numerischen Tastatureingangssignalc, beispielsweise von den Zifferntasten und den Dczimalpunktstellungsschaltern.
Dies erfolgt durch den einzigen Wartebefehl (DW + KN) am Speicherplatz 03Λ mit
Hilfe der Zuweisung von A — 1 —► A zum Subtrahieren
von 1 von der Mantisse von A bei jedem Befehlszyklus des Wartebefehls.
Nun wird auf die I·' i g. 22G, H, I,), K. L und M Bezug
genommen, in denen die Additions- und SubiraktionsroMtincn
(AS) und die Voinormalisierungsroulincn (PIiI-I) dargestellt sind. Diese Routinen umfassen eine
ϊ Vielzahl von Prüf- und Formalbildiingspro/cdurcn zusätzlich
zur eigentlichen Ausführung der Addition oder der Subtraktion.
luden Fi.e. 22N.O. P. Q, R. S und Γ sind die Miiltipli
kalions- und Divisionsroutinen (Ml)) und die Naehnor-
ίο malisierungsroutinen (POST) dargestellt. Bei diesen
Routinen werden wiederholte Additionen und Subtraktionen zusammen mit Verschiebe-, Prüf- und Zählprozeduren
zur Erzielung der gewünschten Funktion ausgeführt.
Μ In Fig. 23 ist die räumliche Lagcbczichung zwischen
den oben beschriebenen Signalen und Funktionen der hier beschriebenen Auslührungsform und dem Einbauverfahren
der Technologie der gleichzeitigen Integration von Schaltungen dargestellt. Beispielsweise können
die F.ingangs-Ausgangsklemmen der hier beschriebenen
Ausführungsform mit einem Gehäuseleiterrahmen aus Keramik oder Kunststoff unter Verwendung von
Drahtleitern und Thermokompressionsverbindungen verbunden sein, damit das System für die Verwendung
zusammen mit herkömmlichen gedruckten Schaltungsplatten besser geeignet gemacht wird.
In der beschriebenen MOS-Ausführung der Rechenanordmmg
haben die Spannungen Vss — Vim und
Vi)D — V(u; bei Normalbctriebsbedingungen beispiels-
JO weise einen Nennwert von 7.2 Voll (maximal 8.1 Volt,
minimal 6,6 Voll). Die Frequenz, des Taktsignals (<P) hat
einen Nennwert von 250 kHz bei einem Minimum von 200 kl Iz und einem Maximum von 300 kHz.
Programmierung der Rechenanordnung für
andere Funktionen
Die hier beschriebene Rechenanordnung ist eine Rechenanordnung mit variabler Funktion, da sie so programmieri
werden kann, daß sie andere Funktionen als die oben beschriebenen Funktionen einer Tischrechenmaschine
ausführen kann. Eine variable Funktionsweise des Systems wird im wesentlichen durch die Programmierbarkeil
der verschiedenen Teilsysteme, beispiels-
4r) weise des programmierbaren Festwertspeichers und
der im System verwendeten programmierbaren Logikfelder, erzielt. Wie oben erwähnt wurde, werden diese
programmierbaren Teilsysteme während der Herstellung der MOS- oder M IS-Ausführungen lediglich durch
r)0 Ändern der Gaie-Elektroden-Isolationsmaske programmieri.
In weiteren Ausführungen der Rechenanordnung kann eine große Anzahl von verschiedenen Funktionen
unter Verwendung zusätzlicher Tasten an einer Tastatür
und/oder zusätzlichen im Festwertspeicher gespeicherten Programmen ein System schaffen, das beispielsweise
Rcchtsvcrschiebungs-, Operandenaustausch-, Quadratwurzel- und Exponentialoperationen, logarithmischc
Operationen, Doppel- und Dreifachnullopera-
M) tioncn und Tastcnfolgeerkennungsoperationen enthält.
Da die hier beschriebene Rechenanordnung Pro-
grammstcuercinrichtungen, arithmetische und logische Einrichtungen zur Datensteuerung sowie Ein/Ausgabe-Teilsystcme
in verschiedenen Ausführungsformen enthält, kann sie auch zur Durchführung von Funktionen
programmiert werden, die keine Rechenfunktionen sind. Beispielsweise kann sie so programmiert werden,
daß sie Meßfunktionen, beispielsweise als digitales Volt-
25 26
meter, ills Kreigniszähler. als Cilattiingsnicsser, als Taxanieier.
als Wegmesser, als Skalenmesser /ur Gewichlsmcssung
usw. ausführt. Die Reehenanordnung kann auch so programmiert werden, dal} sie Registricrkassenvorgänge
durchführt, als Rcgelgcrät wirkt, oder ein
Rechenlehrgcrät, einen Taktgeber, einen Anzeigcdceoder.
einen Automobilrallycomputcr usw. bildet.
Hierzu 65 Blatt Zeichnungen
b5
Claims (1)
- Patentansprüche:
1. Rechenanordnung mita) einem adressierbaren Speicher in Form einer Speichermatrix zur Speicherung von Programmbefehlswörtern für die Steuerung des Betriebs der Rechenanordnung, wobei mit der Speichermatrix ein Programmzähler zur Erzeugung einer Folge von Programmbefehlswörtern verbunden ist,b) einem Steuerwerk mit einer am Ausgang des adressierbaren Speichers angeschlossenen Decodiervorrichtung, die in Abhängigkeit von den Programmbefehlswörlern arbeitet und diesen Programmbefehlswörtern entsprechende Steuersignale erzeugt,c) einem Datenspeicher mit mehreren Speicherplätzen zum Speichern mehrerer Mehr-Bit-Datenwörter,d) einem Rechenwerk, das für den Empfang von Steuersignalen an das Steuerwerk angeschlossen ist und einen Eingang für den Empfang von Datenwörtern aus dem Datenspeicher aufweist, wobei das Rechenwerk entsprechend den Steuersignalen arithmetische und/oder boolesche Operationen an den Datenwörtern durchführt und entsprechende Ausgangssignalc erzeugt, und joe) einer manuell betätigbaren Eingabevorrichtung mit mehreren Tastenschaltern zum Eingeben von Informationen in die Rechenanordnung,
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- 1972-07-18 JP JP7196972A patent/JPS5732375B1/ja active Pending
- 1972-07-18 IT IT5159972A patent/IT965091B/it active
- 1972-07-19 FR FR7225976A patent/FR2146368B1/fr not_active Expired
- 1972-07-19 DE DE19722265696 patent/DE2265696C2/de not_active Expired
- 1972-07-19 DE DE19722235430 patent/DE2235430A1/de not_active Ceased
-
1980
- 1980-12-03 JP JP55170788A patent/JPS595937B2/ja not_active Expired
- 1980-12-03 JP JP17078780A patent/JPS5731071A/ja active Granted
-
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- 1988-06-23 JP JP63156001A patent/JPH01140264A/ja active Granted
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JPH01140264A (ja) | 1989-06-01 |
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OI | Miscellaneous see part 1 | ||
AC | Divided out of |
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|
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