DE2265696C2 - Computing arrangement - Google Patents

Description

gekennzeichnet durch die Kombination. v, characterized by the combination. v,

f) daß der adressierbarc Speicher (208), das Steuerwerk (202), der Datenspeicher (206) und das Rechenwerk (207) gemeinsam in einer monolithischen integrierten Halbleiierbaueinheit (F i g. 23) untergebracht sind,f) that the addressable memory (208), the control unit (202), the data memory (206) and the arithmetic unit (207) are housed together in a monolithic integrated semiconductor unit (FIG. 23),

g) daß der adressierbare Speicher (208) ein Festwertspeicher ist, der zur Festlegung der Funktionen eines von mehreren verschiedenen Systemen bei der Herstellung fest programmier- 4^r) bar ist,g) that the addressable storage (208) is a read only memory, which is bar to define the functions of a plurality of different systems in the manufacture of fixed programmable 4 ^r),

h) daß in der Halbleiterbaueinheit eine Bcdingungsschaltung (192) mit dem Programm/.ählcr (209) verbunden ist, wobei die Bcdingungsschaltung (192) derart ausgebildet ist, daß sie den ^r>o Inhalt des Programmzählers (209) ändert, wenn eine oder mehrere Bedingungen gegeben sind, wodurch ein Mittel zum Ändern der Adressierung von Befehlswörtern und dadurch zum Ändern der Folge der Befehlswörter geschaffen wird,h) that is connected in the semiconductor package a Bcdingungsschaltung (192) with the program / .ählcr (209), wherein the Bcdingungsschaltung (192) is designed such that it changes the ^r> o contents of the program counter (209) when one or several conditions are met, thereby providing a means of changing the addressing of command words and thereby changing the sequence of command words,

i) daß die Eingabevorrichtung sowohl mit Ausgangsklemmen als auch mit F.ingangsklemmen der Halbleiterbaueinheil verbunden ist.i) that the input device has both output terminals and F.input terminals the semiconductor component is connected.

k) daß die Halbleiterbaueinheit (Fig. 23) Abtast- _h< > vorrichtungen enthält, die unter der Steuerung durch das Steuerwerk (202) arbeiten und die Tastenschalter über die Ausgangsklemmen sequentiell abfragen, um den Zustand jedes Tastenschalters festzustellen, und n>k) the semiconductor assembly (FIG. 23) _sample-h <> contains devices that operate under the control of the control unit (202) and query the key switch on the output terminals sequentially to the state determining each key switch, and n>

I) daß die Halbleiierbaueinheit (Fig. 23) außerdem Vorrichtungen enthüll, die abhängig von Eingaben über die F.ingangsklemmen so arbeiten, daß mittels der Bedingungsschaltung (192) und des Programmzählers (209) die Anzahl der abgefragten Tastenschalter berücksichtigt wird, bis ein Tastenschalter erreicht ist, der sich in einem Informationseingabezustand befindet, wodurch diese Anzahl die in die Anordnung eingegebene Information angibtI) that the semiconductor module (Fig. 23) also reveals devices which work in dependence on inputs via the input terminals in such a way that, by means of the condition circuit (192) and the program counter (209), the number of key switches queried is taken into account until a key switch is reached, which is in an information input state, whereby this number indicates the information entered into the arrangement

2. Rechenanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Tastenschalter in einer Matrix aus Spalten und Zeilen angeordnet sind und daß die Abtastvorrichtung über die Ausgangsklemmen Signale an die Spalten anlegt und die Zeilen über die Eingangsklemmen prüft, um den Zustand der Tastenschalter festzustellen, was eine Abfrage der Tastenschalter ergibt 2. Computing arrangement according to claim 1, characterized in that the key switches are arranged in a matrix of columns and rows and that the scanning device applies signals to the columns via the output terminals and checks the rows via the input terminals to determine the state of the key switches a query of the key switch results

3. Rechenancrdnung nach Anspruch 1, dadurch gekennzeichnet, daß derjenige Tastenschalter, von dem festgestellt worden ist, daß er sich in einem Informationseingabezustand befindet, nach Ablauf einer Zeitperiode zur Vermeidung eines Ansprechcns auf vorübergehende Zustände erneut geprüft wird.3. Rechenancrdnung according to claim 1, characterized in that that key switch of which has been determined to be in an information input state after expiration rechecked for a period of time to avoid responding to transient conditions will.

4. Rechenanordnung nach Anspruch 2, mit mehrere Eingangsklemmen aufweisenden Anzeigeelementen zum Anzeigen von an Anzeigea-isgängen der Anzeigeanordnung auftretenden Informationen, Rechcnschallungsvorrichtungen, die Anzeigeausgänge und Tastenschaltereingänge aufweisen und so arbeiten, daß sie an die Anzeigeausgänge Abtastspannungen anlegen, wodurch an den Anzeigeausgängen auftretende Informationen von den Anzeigeelementcn wiedergegeben werden, dadurch gekennzeichnet, daß die Abtastspannungen auch gleichzeitig an die Zeilen der Tastenschalter angelegt werden, damit die Tastenschalter zur Feststellung ihres Zustandes über die Tastenschaltereingänge der Rechenschaltungsvorrichtung abgefragt werden.4. Computing arrangement according to claim 2, with a plurality of input terminals having display elements for displaying information appearing at display outputs of the display arrangement, computing devices, the display outputs and key switch inputs and operate to supply sampling voltages to the display outputs create, whereby information occurring at the display outputs from the display elements are reproduced, characterized in that the sampling voltages are also applied simultaneously the rows of key switches are created so that the key switches can determine their state can be queried via the key switch inputs of the computing circuit device.

5. Verfahren zum Eingeben von Informationen in eine Rechenanordnung nach den vorhergehenden Ansprüchen über mehrere Tastenschalter, wobei zur Feststellung des Zustandes der Tastenschalter diese wiederholt abgetastet werden, dadurch gekennzeichnet, daß dann, wenn sich ein Tastenschalter in einem der Informationseingabe dienenden Arbeitszustand befindet, die Tastenschalter abgefragt werden und die Anzahl der bis zum Erreichen des sich im Arbeitszustand befindlichen Tastenschalters abgefragten Tastenschalter zur Aussage über die in die Anordnung eingegebene Information herangezogen wird.5. Method for entering information into a computing arrangement according to the preceding Claims for several key switches, whereby these key switches are used to determine the state of the key switches are repeatedly scanned, characterized in that when a key switch is in one of the information input serving working state is, the key switches are queried and the number of interrogated until the key switch in the working state is reached Key switch used to provide information about the information entered into the arrangement will.

6. Verfahren n^ch Anspruch 5, dadurch gekennzeichnet, daß nach Feststellung eines im Arbeitszustand befindlichen Tastenschalters die Tastenschalter erneut abgetastet werden und nach einer ausgewählten Zeitperiode der Zustand der Tastenschalter erneut festgestellt wird, bevor die Betätigung des sich im Arbeitszustand befindlichen Tastenschalters als eine gültige Informationseingabe angenommen wird, so daß eine ungültige Eingabe aufgrund vorübergehender Störungen vermieden wird.6. The method according to claim 5, characterized in that that after detection of a key switch in the working state, the key switch are scanned again and, after a selected period of time, the state of the key switches is determined again before the actuation of the key switch which is in the working state is assumed to be a valid information entry, so that an invalid entry due to transient Interference is avoided.

Die Erfindung bezieht sieh auf eine Rechenanordnung gemäß dem Oberbegriff des Patentanspruchs 1. Aus der US-PS 3¹J 43 313 ist eine solche Rechcnan-The invention relates to a computing arrangement according to the preamble of claim 1. From US-PS 3 ¹ J 43 313 such a computing device is

Ordnung bekannt, die als Tischrechner verwendet wird. Diese bekannte Anordnung ist aus einer großen Anzahl einzelner Halbleiterbaueinheiten aufgebaut, und es sind keine besonderen Maßnahmen angewendet, die es ermöglichen wurden, die in den Halbleiterbaueinheiten verwirklichten Funktionseinheiten in weniger oder gar einer einzigen Halbleiterbaueinheit zu vereinigen. In der DE-AS 10 30 069 ist der mechanische Aufbau von Tastenschaltern eines bei Buchungs- und Rechenmaschinen zu t.^rwendenden Tastenfeldes ausführlich beschrieben. Bezüglich der Abfrage der Tasten ist jedoch lediglich angegeben, daß an eine Abruflcitung nacheinander Impulse aus einem Schaltungsblock angelegt werden. Die Verbraucher sind jeweils völlig unabhängig voneinander an jeweils eine Spaltenleitung angeschlossen; es ist nichts zu erkennen, was es dem Verbraucher ermöglichen könnte, festzustellen, welche Taste in der jeweils ihm zugeordneten Zeile gedrückt ist, da eine Verbindung zwischen dem die Abfrageimpulse abgebenden Schaltungsblock und den Verbrauchern weder > <> erwähnt noch dargestellt ist. Die DE-AS 11 83 130 betrifft eine Anordnung, mit deren Hilfe ein Zählerstand in einer Anzeigevorrichtung in ablesbarer Form wiedergegeben werden kann. Die Abfrage einer Eingabevorrichtung mit Tastenschaltern ist dabei jedoch nicht ange- 2^r> sprachen.Known order that is used as a desktop calculator. This known arrangement is made up of a large number of individual semiconductor components, and no special measures are used which would make it possible to combine the functional units implemented in the semiconductor components into fewer or even a single semiconductor component. In DE-AS 10 30 069 the mechanical structure of key switches of a keypad to be used in accounting and calculating machines is described in detail. With regard to the interrogation of the keys, however, it is only stated that pulses from a circuit block are successively applied to a retrieval line. The consumers are each connected to a column line completely independently of one another; nothing can be seen that could enable the consumer to determine which key has been pressed in the row assigned to him, since a connection between the circuit block emitting the interrogation pulses and the consumers is neither mentioned nor shown. DE-AS 11 83 130 relates to an arrangement with the aid of which a counter reading can be reproduced in a readable form in a display device. The interrogation of an input device with key switches, however, is not reasonable spoke 2 ^r>.

Der Erfindung liegt die Aufgabe zugrunde, eine Rechenanordnung der im Oberbegriff des Patentanspruchs 1 genannten Art so weiterzubilden, daß die Anzahl der einzelnen elektronischen Bauelemente redu- jo ziert wird.The invention is based on the object of providing a computing arrangement as described in the preamble of claim 1 type mentioned in such a way that the number of individual electronic components is reduced is adorned.

Erfindungsgemäß wird diese Aufgabe durch die im Kennzeichen des Patentanspruchs 1 angegebene Merkmalskombination gelöst. Aufgrund der besonderen Zusammenwirkung der einzelnen Baugruppen läßt sich in r> der erfindungsgemäßen Rechenanordnung die Anzahl der Halbleiterbauelemente ganz drastisch, nämlich auf eine Baueinheit reduzieren, die überdies so ausgebildet ist, daß sie universell eingesetzt werden kann, weil sie die Möglichkeit in sich birgt, das in ihr enthaltene Programm bei der Herstellung jeweils entsprechend den Anforderungen festzulegen. Damit dies erreicht werden kann, ist die besondere Art der Informationseingabe von ausschlaggebender Bedeutung, da bisher allein für die Informationseingabe eine große Anzahl von Eingangs- und Ausgangsanschlüssen erforderlich war, die an einer aus einem Halbleiterplättchen bestehenden Baueinheit nicht untergebracht werden konnten. Mit Hilfe der erfindungsgemäßen Anordnung kann die Anzahl der Eingangs- und Ausgangsanschlüsse so herabge- w setzt werden, daß die Ausführung als eine einzige Baueinheit ermöglicht wird.According to the invention, this object is achieved by the combination of features specified in the characterizing part of claim 1 solved. Due to the special interaction of the individual assemblies, r> the computing arrangement according to the invention the number of semiconductor components quite drastically, namely on reduce a structural unit, which is also designed so that it can be used universally because it contains the possibility of the program contained in it in each case according to the production Define requirements. In order for this to be achieved, there is a special type of information input of decisive importance, since so far a large number of input and output terminals were required to be provided on a die made of a semiconductor die Unit could not be accommodated. With the help of the arrangement according to the invention, the number can the input and output connections are reduced so that the execution as a single structural unit is made possible.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Advantageous further developments of the invention are characterized in the subclaims.

Ein Ausführungsbeispiel der Erfindung ist in der ■>■> Zeichnung dargestellt. Darin zeigenAn embodiment of the invention is in the ■> ■> Drawing shown. Show in it

F i g. 1 und 2 Blockschaltbilder der Rechenanordnung nach der Erfindung,F i g. 1 and 2 block diagrams of the computing arrangement according to the invention,

Fig. 3 ein Blockschaltbild zur Funktionsbeschreibung des Datenblocks 204 einer Ausführungsform der bo Rechenanordnung nach der Erfindung,3 shows a block diagram for the functional description of the data block 204 of an embodiment of the bo Computing arrangement according to the invention,

Fig. 4 ein Blockschallbild der Kennzeiehcnrcgisier zur Veranschaulichung der Wirkungsweise,Fig. 4 is a block diagram of the indicators to illustrate the mode of operation,

F i g. 5 eine symbolische Darstellung des Befchlswortgrundformats und einer Befehlsübersicht, wie sie in ei- μ ner Ausführungsform der Rechenanordnung verwendet werden,F i g. 5 shows a symbolic representation of the basic keyword format and an overview of commands as used in one embodiment of the computing arrangement will,

Fig. 6 eine graphische Darstellung des zeitlichen Verlaufs des Befehlsgrundzykius der Rcchciuinorilnung.6 shows a graphical representation of the course over time of the basic command cycle of the reckoning.

Fig. 7 eine graphische Darstellung des zeitlichen Verlaufs des Abiastzyklus für die Tastatur- und An/.eigcabtastung. wobei die Beziehung zwischen dem Abtastzyklus und der Befehlszykiiiszcitperiode dargestellt ist.7 shows a graphic representation of the time course of the scanning cycle for the keyboard and input / output scanning. wherein the relationship between the sampling cycle and the instruction cycle period is shown is.

F i g. 8 eine Darstellung des Datenformats für das A-Register, das ß-Registcr, das C-Register. das F4-Kennzeichcnregisier. das FÄ-Kennzeichenregister und die Anzeige,F i g. 8 shows the data format for the A register, the β register, the C register. the F4 identification register. the FÄ identification register and the display,

Fig.9 eine graphische Darstellung des zeitlichen Verlaufs des Tastaturprogramms, in der gezeigt ist, daß das Eingabcabtastprogramm einen Schutz gegen Einschwingstörungen, gegen Doppeleingaben, gegen Vorderflankenprcllen und gegen Hinterflankenprellen bildet, 9 is a graphical representation of the time History of the keyboard program, in which it is shown that the input scanning program provides protection against transient disturbances, against double entries, against front flank bouncing and against rear flank bouncing,

Fig. 10 und 11 Draufsichten auf beispielhafte Rechnertastaiurcn. die bei der Rechenanordnung verwendet werden,10 and 11 are plan views of exemplary computer keys. which are used in the computing arrangement,

I"ig. 12 ein Schaltbild der Anzeigeelemente. das die Ein- und Ausgangsverbindungen /.u den Ziffcrnabtastschaltungcn zeigt.Fig. 12 is a circuit diagram of the display elements Input and output connections to the digit scanning circuits shows.

Fig. 13 ein Diagramm,das einen representativen Anzeigc/.cichcnvorrat einer zusammen mit einer Ausführungsform der Erfindung verwendeten Anzeige zeigt.Fig. 13 is a diagram showing a representative display pool a display used in conjunction with an embodiment of the invention.

Fig. 14 eine graphische Darstellung, die zeigt, wie die Segmentansteuerung die Ziffernansteuerung bei einer Ausführungsform der Erfindung enthält,14 is a diagram showing how the Segment control contains the digit control in one embodiment of the invention,

Fig. 15 ein Schaltbild einer Koppelschaltung zwisehen den Anzeigcclementen und den Abtastschaltungen in einer Ausführungsform der Erfindung,15 shows a circuit diagram of a coupling circuit the display elements and the scanning circuits in one embodiment of the invention,

Fig. 16 eine Schaltungsdarstellung einer in der beschriebenen Rechenanordnung verwendeten Tastatur mit den Verbindungen zu den Abtastschaltungen,16 is a circuit diagram of one described in FIG Computing arrangement used keyboard with the connections to the scanning circuits,

Fig. 17 ein Logikschaltungsdiagramm einer Metall-Isolator-Halbleiterausführung der Rechenanordnung nach der Erfindung, wobei Fig. 17 aus den F i g. 17A bis 17Z zusammengesetzt ist,Figure 17 is a logic circuit diagram of a metal-insulator-semiconductor implementation the computing arrangement according to the invention, FIG. 17 from FIGS. 17A to 17Z is composed,

Fig. 18A bis I8D Metall-lsolator-Halbleiier-Ersatz-Schaltbilder verschiedener Verknüpfungsglieder von Fig. 17,18A to 18D metal-insulator-semiconductor equivalent circuit diagrams various logic elements of Fig. 17,

Fig. 19 ein Metall-Isolator-Halbleiter-Ersatzschaltbild von Schieberegisterzellen 541, die in der Kommutatorvorrichtung des in der Ausführung von Fig. 17 verwendeten Direktzugriffs-Schieberegisterspeicherfeldes angewendet werden,19 is a metal-insulator-semiconductor equivalent circuit diagram of shift register cells 541 used in the commutator device that used in the embodiment of FIG Random access shift register storage array are applied,

F i g. 20 ein Schaltbild der Mctall-lsolator-Halbleitertreibcrschaliung für die Schieberegisterzellen von Fig. 19,F i g. Figure 20 is a circuit diagram of the metal-isolator-semiconductor drive circuit for the shift register cells of Fig. 19,

Fig. 21 Ersatzschaltbilder der programmierbaren Logikfcldcr (PLA), die in der Ausführungsform von F ig. 17 verwendet werden,21 equivalent circuit diagrams of the programmable logic fieldcr (PLA) used in the embodiment of Fig. 17 are used,

F i g. 22A bis 22T Flußdiagramme der im programmierbaren Festwertspeicher einer Ausführungsform der Rechenmaschine gespeicherten Programme zur Erzielung der Tischrechnerfunktionen einschließlich von Gleitkommaopcrationen, Eingaberoutinen und Ausgaberoutinen undF i g. 22A through 22T are flow charts of the programmable read only memory of one embodiment the calculating machine stored programs to achieve the desktop computer functions including Floating point operations, input and output routines and

Fig. 23 eine Draufsicht auf eine eingebaute monolithische Anordnung, die Anschlußverbindungen zur Tastatur, zu den Anzeigetreibern und zur Stromversorgung zeigt.Figure 23 is a top plan view of a built-in monolithic Arrangement, the connections to the keyboard, to the display drivers and to the power supply shows.

Die nachfolgend beschriebene, zur Ausführung variabler Funktionen programmierte Rechenanordnung, die ein in einem Festwertspeicher gespeichertes festes Programm enthüll, kann als monolithisch integrierte Halbleiteranordnung hergestellt werden. Insbesondere kann die hier beschriebene Ausführungsform als monoli-The one described below, for execution variable Functions programmed arithmetic system, which a fixed program stored in a read-only memory reveals, can be fabricated as a monolithically integrated semiconductor device. In particular, can the embodiment described here as a monolithic

thisch integrierte Metall-Isolator-Hulbleiteranordnung unter Anwendung der Metall-Isolator-Halbleitertechnologie hergestellt werden. Die Rechenanordnung kann so programmiert werden, daß sie die Funktionen einer Tischrechenmaschine einschließlich der Gleitkommaoperation ausführen kann, doch kann sie auch zur Ausführung anderer nützlicher Operationen programmiert werden. Ein monolithischer Aufbau der Rechenanordnung enthält ein festes Programm, das im programmierbaren Festwertspeicher dadurch programmiert wird, daß während des Herstellungsvorgangs eine von fünf oder sieben Masken (die Gale-Isolationsmaske) verändert wird. Außerdem kann das Eingabe-, Ausgabe- und Arbeitsformat der Daten in der Rechenanordnung in einem programmierbaren Logikschaltungsfeid durch Ändern der gleichen Masken programmiert werden. Bei der Beschreibung der Rechenanordnung in den folgenden Abschnitten erfolgt zunächst eine Beschreibung der funktioneilen Beziehung zwischen ihren verschiedenen Baugruppen, dann ein·; Beschreibung der speziellen Schaltungen und schließlich eine Beschreibung der festen Programme, die im Festwertspeicher gespeichert sind.thically integrated metal-insulator-conductor arrangement using metal-insulator-semiconductor technology getting produced. The computing arrangement can be programmed to perform the functions of a Desktop calculator can perform including floating point operation, but it can also perform other useful operations can be programmed. A monolithic structure of the computing arrangement contains a fixed program that is programmed in the programmable read-only memory by that during the manufacturing process one of five or seven masks (the Gale isolation mask) changed will. In addition, the input, output and working format of the data in the arithmetic logic unit can be specified in a programmable logic circuit field by changing the same masks. at The description of the computing arrangement in the following sections is followed by a description of the functional relationship between their various assemblies, then a ·; Description of the special Circuits and finally a description of the fixed programs that are stored in read-only memory are.

Funktionsbeschreibung der RechenmaschineFunctional description of the calculating machine

In den F i g. 1 und 2 ist die Rechenanordnung hinsichtlich der funktionellen Abhängigkeit zwischen fünf internen Funktionsbaugruppen und der Beziehung zwischen den internen Funktionsbaugruppen und externen Funk- jo tionselementen dargestellt. Ein Programmblock 201 enthält zum Speichern von festen Programmen, mit denen die Rechenanordnung in gewünschter Weise betrieben werden kann, einen Festwertspeicher 208 und einen Programmzähler 209. Ein Steuerblock 202 enthält ein y, Befehlsregister 190 zum Speichern eines Steuerbefehls. Steuerdecoder 191 zum Decodieren von Steuerbefehlen und eine Sprungbedingungsschaltung 192. Ein Zeitsteuerblock 203 enthält einen Taktgenerator 193. einen Zeitgebergenerator 194, Ziffern- und Kennzeichcninaskendecoder 195 und eine Tastencingabe-I.ogiksehalumg 1%. Ein Datenblock 204 enthält einen Datenspeicher 206 in Form eines Direktziigriffs-Schieberegisterspeichers mit einem Kennzeichendatenspeieherfeld. ein Rechenwerk 207 und eine Kennzeichenlogikschaltung 229. -r> Ein Ausgabeblock 205 enthält einen Segmenidccodcr 198 und einen Zifferndecoder 197.In the F i g. 1 and 2 show the computing arrangement with regard to the functional dependency between five internal function modules and the relationship between the internal function modules and external function elements. A program block 201 contains a read-only memory 208 and a program counter 209 for storing fixed programs with which the computing arrangement can be operated in the desired manner. A control block 202 contains a y, command register 190 for storing a control command. Control decoder 191 for decoding control commands and a jump condition circuit 192. A time control block 203 contains a clock generator 193, a timer generator 194, digit and identifier mask decoder 195 and a key input logic area 1%. A data block 204 includes a data memory 206 in the form of a direct access shift register memory with a tag data storage field. an arithmetic unit 207 and an identifier logic circuit 229. -r> An output block 205 contains a segment codec 198 and a digit decoder 197.

Datenblock 204Data block 204

5(15 (1

Unter Bezugnahme auf Fig. 3 erfolgt nun eine genaue Funktionsbeschreibung des Datcnblocks 204. Der Datenblock 204 enthält Einrichtungen, die eine dezimale oder hexadezimale Datenspeicherung und die Durchführung von Grundoperationen ermöglichen. Der Speicheraufbau der vorliegenden Anordnung ist für dezimale oder hexadezimale Ziffern parallel: jede Verbindung 210, die verschiedene Funktionselemente miteinander verbindet, symbolisiert somit vier tatsächliche Vcrbingeben. Die Ausgangssignale des ß-Registers 212 und eine Konstante N, die von einer Einrichtung 223 geliefert wird, werden in den V-Wähler 216 eingegeben. Eine Addierschaltung 217 für Signale in binärer Darstellung oder in binär codierter Dezimaldarstellung (BCD) berechnet die Summe oder die Differenz der Signale am (y-Wähler und am K-Wähler, d.h. U + Voder U-V. U ist dabei die Plusseite der Addierschaltung, während Vdie Minusseite der Addierschaltung ist. Ein 2"-Datenwähler 218 ist eine Einrichtung zur Durchführung von Kurz- oder Langverschiebungsoperationen. Ein Ausgangssignal von der Addierschaltung 217 zu einem Eingang des 2'-Datenwählers 218 entspricht dem Normalweg, bei dem keine Verschiebung erfolgt. Ein über die Ver/.ögerungsschaltung 225 verzögertes Signa! von der Addicrschaltung zum .J-Datenwähler 218 entspricht der Langverschiebung, bei der eine Linksverschiebung erfolgt. Die Eingabe in den Σ-Datenwähler 218 über das L/V-ODER-Glied 224 entspricht einer Kurzverschiebung, bei der eine Rechtsverschiebung erfolgt. Ein Datenwähler 219 wählt aus, ob in das Λ-Register 211 das 2"-Ausgangssignal des 2~-Datenwählers 218, das verzögerte Ausgangssignal des ß-Registers 212 oder das verzögerte Ausgangssignal des Α-Registers eingegeben wird. Ein Datenwähier 220 wählt aus, ob in das ß-Register das 2f-Ausgangssignal des Σ-Datenwählers 218, das verzögerte Ausgangssignal des A-Registers 211 oder das verzögerte Ausgangssignal des ß-Registers 212 eingegeben wird. Ein Datenwähler 221 wählt aus, ob in das C-Register das .J-Ausgangssignal des X Daten Wählers 218 oder das verzögerte Ausgangssignal des C-Registers 213 eingegeben wird. Die Sprungbedingungsschaltung 192 wird mit dem Übertragsausgangssignal der Addierschaltung 217 geladen.A precise functional description of the data block 204 will now be given with reference to FIG. 3. The data block 204 contains devices which enable decimal or hexadecimal data storage and the implementation of basic operations. The memory structure of the present arrangement is parallel for decimal or hexadecimal digits: each connection 210, which connects various functional elements with one another, thus symbolizes four actual cross-levels. The output signals of the β register 212 and a constant N supplied from a device 223 are input to the V- selector 216. An adding circuit 217 for signals in binary representation or in binary coded decimal representation (BCD) calculates the sum or the difference of the signals at the (y-selector and at the K-selector, ie U + V or UV. U is the plus side of the adding circuit, while V is the minus side of the adder. A 2 "data selector 218 is a device for performing short or long shift operations. An output from the adder 217 to an input of the 2 'data selector 218 corresponds to the normal path with no shift on the Ver / .ögerungsschaltung 225 delayed Signa! of the Addicrschaltung for .J-data selector 218 corresponds to the long displacement, takes place in a left shift. the input to the Σ- data selector 218 via the L / V-OR gate 224 corresponds to a short displacement A data selector 219 selects whether the 2 "output signal of the 2 ~ data selector 218, the delayed A output signal of the ß register 212 or the delayed output signal of the Α register is input. A data selector 220 selects whether the 2f output of the Σ data selector 218, the delayed output of the A register 211 or the delayed output of the β register 212 is input to the β register. A data selector 221 selects whether the .J output of the X data selector 218 or the delayed output of the C register 213 is input to the C register. The jump condition circuit 192 is loaded with the carry output of the adder circuit 217.

Das A-Register 211, das ß-Register 212 und das C-Registcr 213 sorgen jeweils für eine dynamische Umlaufspeicherung von 13 Dezimal- oder Hexadezimalziffern im vorliegenden Ausführungsbeispiel. Die Addierschal-Uing 217, der (/-Datenwähler 215, der V-Datenwähler 216. der 2-Daienwähler 218, der Λ-Datenwähler 219, der ß-Dalenwähler 220 und der C-Datenwählcr 221 stellen eine Einrichtung dar. mit deren Hilfe der Inhalt der Register 211, 212 und 213 durch synchrone Betätigung der Wühler- und Addicrschaltungssteuerung arithmetisch oder logisch verändert werden kann, wie unten im Beschreibungsabschnitt für den Steuerblock 202 näher ausgeführt ist.The A register 211, the β register 212 and the C register 213 ensure dynamic circular storage of 13 decimal or hexadecimal digits in the present embodiment. The adding scarf-uing 217, the (/ -data selector 215, the V-data selector 216. the 2-file selector 218, the Λ-data selector 219, the β-dial selector 220 and the C data selector 221 represent a device with the help of which the contents of the registers 211, 212 and 213 by synchronous actuation the probe and addicr circuit control can be changed arithmetically or logically, as below is detailed in the description section for the control block 202.

In F i g. 4 ist der Inhalt des Datenblocks 204 hinsichtlich eines Betriebs mit einer 1-Bit-Kennzeichenspeicherung beschrieben. Die Kopplung der Funktionselementc ist durch Verbindungen 230 angegeben. Zwei i2-Bii-Rcgistcr. nämlich das F/4-Register 226 und das Fß-Regisier 227 stellen eine Einrichtung zum Speichern einer Kennzeicheninformation dar. Die Ausgangssignale des FA-Registers 226 und des Fß-Registers 227 werden mit Hilfe von dynamischen Schieberegistern 228 um 1 Bit verzögert, ehe sie in die Kennzeichenbearbeitungsschaltung 229 eingegeben werden. Die Ausgänge Λ und B der Kennzeichenbearbeitungsschaltung 229 sind anIn Fig. 4, the content of data block 204 is described in terms of operation with 1-bit tag storage. The coupling of the functional elements is indicated by connections 230. Two i2-Bii-Rcgistcr. namely, the F / 4 register 226 and the Fß register 227 constitute means for storing flag information. The outputs of the FA register 226 and the Fß register 227 are delayed by 1 bit by means of dynamic shift registers 228 before they are can be input to the license plate processing circuit 229. The outputs Λ and B of the license plate processing circuit 229 are on

düngen. Das Λ-Register 211. das ß-Register212 und das t>o das FA-Rcgister 226 bzw. an das Fß-Register 227 ange-fertilize. The Λ register 211, the ß register 212 and the t> o the FA Rcgister 226 or to the Fß register 227.

ibii koppelt. Die Operationen der Kennzeichenbearbeiumgsschalumg 229 umfassen das Umlaufen. Setzen. Riicksct/cn und Kippen einzeln adressierter Kennzeichen sowie den Austausch und den Vergleich von FA- und Fß-Kennzeichenpaaren. Zur Durchführung der gewünschten Operation an einem bestimmten adressierten Kennzeichen oder an Kenn/.cichcnpaarcn werden Steuersignale Sl)R, ITLG, Hl LG. SFLG, SLAG undibii couples. The operations of the tag handling shell 229 include scrolling. Set. Backsct / cn and tilting of individually addressed license plates as well as the exchange and comparison of FA and Fß license plate pairs. To carry out the desired operation on a specific addressed identifier or on identifier pairs, control signals S1) R, ITLG, HI LG. SFLG, SLAG and

Γ-Register 213 der Direktziigriffs-SchiL-beregi.sterspcichcnmordnung 206 bilden die primäre Dezimal- oiler I levukvimal-.Spek-heranordnung für die Rcchucrlogikschaltung. Verzögerungssehaliungen 214 aus dynamischen 1-Bit-Schieberegistern werden zur Umlauferneuerung der primären Register 211, 212 und 213 verwendet. Die Ausgangssignale des Λ-Rcgisicrs 211 und des C-Registcrs 213 werden in den U-Wähler 215 cingc-Registers 213 of the direct access control area memory order 206 form the primary decimal oiler / levukvimal memory order for the reverse logic circuit. Delay lines 214 of 1-bit dynamic shift registers are used to re-wrap the primary registers 211, 212 and 213. The output signals of the Λ-Rcgisicrs 211 and the C-Registcrs 213 are in the U- selector 215 cingc-

XFLAC erzeugt. Die Kennzeichenvcrgleichsoperation und die Kennzeichenprüfoperation führt zu einem Ausgangssignal an der Kennzeichenbearbeitungsschallung 229 zur Sprungbedingungsschaltung 192. Der Stcucrvorgang für diese Kennzeichenoperationen wird in dem unten folgenden Beschreibungsabschnitt des Steuerblocks 202 genauer beschrieben. XFLAC generated. The tag matching operation and the tag checking operation result in an output on the tag processing sound 229 to the branch condition circuit 192. The checking process for these tag operations is described in more detail in the description section of the control block 202 below.

Stcuerblock 202Control block 202

Der Steuerblock 202 hat die Funktion, Befehlswörter vom Programmblock 201 anzunehmen, das Befehlswort und ein Bedingungs-Flip-Flop als Befehlswort für einen nachfolgenden Befehlszyklus auszuwerten und gewisse Steuersignale zu decodieren, die Datenwähler und logische Schaltungen im Datenblock 204. im Programmblock 201 und im Ausgangsblock 205 betätigen.The function of control block 202 is to accept command words from program block 201, the command word and to evaluate a condition flip-flop as a command word for a subsequent command cycle and certain To decode control signals, the data selectors and logic circuits in data block 204. in the program block Press 201 and in output block 205.

Das Befehlswort-Grundformat und die Befehlsübersicht sind in F i g. 5 dargestellt. Das /-Bit 230 unterscheidet zwischen Sprungbefehlen und NichtSprungbefehlen. Wenn das /-Bit 230 den Wert 0 hat, dann ist der Befehl ein Sprungbefehl; das M-Bit 231 unterscheidet dabei zwischen echten und falschen bedingten Sprüngen, während die restlichen Bits des M- Feldes 232, des V-Feldes 233, des Ä-Feldes 234 und des ^-Feldes 235 die dem Sprung zugeordnete absolute Adresse enthalten. Wenn der Befehl ein Sprungbefehl ist, (wie durch eine logische Null im /-Bit angezeigt wird), die Sprungbedingung jedoch nicht erfüllt ist dann erfolgt eine gewöhnliche Erhöhung des Programmzählers. Wenn das /-Bit den Wert 1 hat, dann wird entweder eine Register- oder eine Kennzeichenaperation decodiert; der gesamte Inhalt des M-Feldes 232 wird zur Unterscheidung zwischen Registeroperationen und Kennzeichenoperationen verwendet. Wenn der im M-FeId 232 enthaltene Binärcode zwischen 0 und 9 liegt, wird eine Registeroperation decodiert, während eine Kennzeichenoperation decodiert wird, wenn der im M-FeId 234 enthaltene Binärcode zwischen 10 und 15 liegt.The basic command word format and the command overview are shown in FIG. 5 shown. The / -bit 230 is different between jump commands and non-jump commands. If the / bit 230 is 0, then the command is a jump instruction; the M bit 231 distinguishes between real and false conditional jumps while the remaining bits of the M-field 232, the V-field 233, the Ä-field 234 and the ^ -field 235 the dem Contain absolute address assigned to jump. If the instruction is a jump instruction (as by a logical Zero is displayed in the / bit), but the jump condition is not fulfilled, then a normal increase takes place of the program counter. If the / bit has the value 1, then either a register or a Decoded identifier; the entire content of the M-field 232 is used to distinguish between Register operations and tag operations are used. If the binary code contained in M-Field 232 is between 0 and 9, a register operation is decoded while a flag operation is decoding if the binary code contained in M-Field 234 is between 10 and 15.

Bei Registeroperationen werden die 10 Codes M=O bis M = 9 dazu verwendet, eine von sechs Ziffernmasken zusammen mit einem von drei konstanten Werten (N) auszuwählen. Die Zuordnung der sechs Ziffernmasken und der drei Konstanten hängt von dem gewünschten Datenwortformat ab.In register operations, the 10 codes M = O to M = 9 are used to select one of six digit masks along with one of three constant values (N). The assignment of the six digit masks and the three constants depends on the desired data word format.

Im Falle einer Kennzeichenoperation werden die sechs Codes M = 10 bis M = 15 zur Unterscheidung von sechs Kennzeichencodes, nämlich der Codes Vergleichen, Austauschen, Setzen, Rücksetzen. Kippen und Prüfen verwendet.In the case of a flag operation, the six codes M = 10 to M = 15 are used to distinguish six flag codes, namely the codes compare, exchange, set, reset. Used tilting and checking.

Das 5-Bit 233 des Befehlsworts steuert drei Funktionselemente im Datenblock 204. Das 5-Bit 233 unterscheidet in der Addierschaltung 217 eine Addition von einer Subtraktion, in der 2-Verschiebeschaltung eine Linksverschiebung von einer Rechtsverschiebung und in der Kennzeichenbearbeitungsschaltung A von B. Additionsverschiebe- und Kennzeichenoperationen sand ausschließliche Operationen, die daher keine weitere Decodierung erfordern. Das K-FeId 234 unterscheidet zwischen Rechen-Tausch- und Tastatureingabebefehlen, wie im Zusammenhang mit der am Ende der Beschreibung angeführten Tabellen näher beschrieben wird. Wenn der im Ä-Feld 234 enthaltene binäre Wert zwischen 1 und 5 liegt, wird eine Rechenoperation angezeigt, und der t/-Datenwähler215 und der V-Dalenwähler 216 werden so gesteuert, daß jeweils bestimmte Variablen als Eingangssignale für die Addierschaltung 217 freigegeben werden. Wenn der im R-FeId 234 enthaltenc Binärwort gleich b ist. wird ein Austausch von A und Sohne Ziffornmaskicrung unter Umgehung der Addierschaltung 217 und des J-Datenwählers 218 zugelassen. Wenn der im AJ-FeId 234 enthaltene Binärwert 0 oder 7 τ ist. dann wird angezeigt, daß keine Rechenoperation erfolgen soll, wodurch eine Möglichkeit zum Einfügen einer besonderen Klasse von Befehlen zur Tastatursynchronisiciung und zur Tastaturcodierung vorgesehen werden kann.The 5-bit 233 of the command word controls three functional elements in data block 204. The 5-bit 233 distinguishes an addition from a subtraction in the adder circuit 217 , in the 2- shift circuit a left shift from a right shift and in the identifier processing circuit A from B. Addition shift and tag operations are exclusive operations and therefore require no further decoding. The K field 234 differentiates between arithmetic exchange and keyboard input commands, as is described in more detail in connection with the tables listed at the end of the description. If the binary value contained in the λ field 234 is between 1 and 5, an arithmetic operation is indicated and the t / data selector 215 and the V-dial selector 216 are controlled so that certain variables are enabled as inputs to the adder circuit 217 , respectively. If the binary word contained in R field 234 is equal to b . an exchange of A and Sohne digit masking is permitted, bypassing the adder circuit 217 and the J data selector 218. If the binary value contained in the AJ field 234 is 0 or 7 τ. then it is indicated that no arithmetic operation is to be carried out, whereby a possibility for inserting a special class of commands for keyboard synchronization and for keyboard coding can be provided.

Ki Das J'-Feld 235 bestimmt die Auswahl der Ausgangssignale vom J'-Dalenwähler 218 für das /^-Register 211, das ß-Regisler 212, das C-Register 213 oder keines solchen Ausgangssignals des J-Datenwählers. Diese Codes sind derart codiert, daß sie die Eingabe des Ausr> gangssignals des J'-Daienwählers 218 in das /4-Register 211, das ß-Register 212 und das C-Register 213 zulassen, während der vierte Code die Möglichkeit schafft, anzuzeigen, daß keine Operation ausgeführt werden soll, damit eine Bcfehlsklasse zur Tastatursynchronisierung und Tastaturcodierung ermöglicht wird.Ki The J 'field 235 determines the selection of the output signals from the J'-Dalen selector 218 for the / ^ register 211, the ß-Regisler 212, the C-Register 213 or none of these Output signal of the J data selector. These codes are encoded in such a way that they allow entry of the Ausr> output of the J 'file selector 218 to the / 4 register 211, the ß-register 212 and the C-register 213 allow, while the fourth code provides the ability to indicate that no operation is to be performed on it a command class for keyboard synchronization and keyboard coding is enabled.

Die Sprungbcdingungsschaltung 192 gibt den Zustand der Rechenanordnung an irgendeinem gegebenen Punkt in der Ausführung ihres festen Programms wieder. Es wird mit dem Inhalt des Ma-Bits 231 kombiniert. um zu bestimmen, ob ein Sprungbefehl ausgeführt oder übersprungen werden soll. Das Laden der Sprungbedingungsschaltung 192 folgt mit einem Übertragsergebnis (C/B) einer Rechenoperation, den Inhalten einer Kennzeichenprüfung oder eines Kennzeichenvergleichs jo (FA : FB) eines Paares von Kennzeichen mit einer gemeinsamen Adresse (FMSK), dem abgetasteten Leitwert der Matrixkreuzungspunkte der Tastaturschalter in der normalen Abtastfolge (wobei ein geschlossener Schalter dem Datenwert 1 entspricht), oder den Wert eines bestimmten Ziffernabtastzustandes, beispielsweise D 11.The jump condition circuit 192 reflects the state of the computing device at any given point in the execution of its fixed program. It is combined with the content of the Ma bit 231. to determine whether a jump instruction should be executed or skipped. The loading of the jump condition circuit 192 follows with a carry result (C / B) of an arithmetic operation, the contents of a license plate check or a license plate comparison jo (FA: FB) of a pair of license plates with a common address (FMSK), the sampled conductance of the matrix crossing points of the keyboard switches in the normal scan sequence (where a closed switch corresponds to the data value 1), or the value of a specific digit scan state, for example D 11.

Mit Hilfe der Übertragseingangssignale und der Kennzcichcneingangssignale für die Sprungbedingungsschaltung werden in zweckmäßiger Weise Verzwcigungsopcrationen ermöglicht, wodurch die sequentielle Programmausführung von Datenergebnissen, von Rechenregisteroperationen und von laufenden Zuständen der Rechenanordnung abhängig gemacht werden kann. Diese laufenden Zustände werden dabei von einem der vielen Zustandsspeicher (Kennzeichenspeicher) angezeigt, von denen im dargestellten Ausführungsbeispiel 26 zur Verfügung stehen.With the help of the carry input signals and the indicator input signals for the jump condition circuit Verzwcigungsopcrationen are made possible in an expedient manner, whereby the sequential Program execution of data results, calculation register operations and current states the computing arrangement can be made dependent. These current states are thereby of a of the many status memories (identifier memory) displayed, of which in the illustrated embodiment 26 are available.

Mit Hilfe der Tastaturmatrix- und Ziffernabtasteingangssignalc für die Sprungbedingungsschaltung könncn in zweckmäßiger und wirkungsvoller Weise mehrere Tastatureingangssignale unter der Steuerung durch das Programm synchronisiert und codiert werden. Im dargestellten Ausführungsbeispiel sind beispielsweise 44 Taslatureingänge vorhanden. Die Warteoperationen ergeben eine Steuermöglichkeit für den Umlauf des Programmzählers 209 bei seinem laufenden Wert (ohne Erhöhung)'bis die Wartebedingung (DW, KN oder KP) erfüllt ist. Außerdem kann eine Registeroperation, die die Zahl 1 von der Mantisse des /4-Registers 211 subtra-W) hiert, der Wartebedingung DIl zugeordnet sein, und sie ist den Wartebedingungsbefehlen KN\ma KP zugeordnet. Using the keyboard matrix and digit scan input signals for the jump condition circuit, multiple keyboard input signals can be conveniently and effectively synchronized and encoded under the control of the program. In the exemplary embodiment shown, there are for example 44 keyboard inputs. The waiting operations result in a control option for the circulation of the program counter 209 at its current value (without increment) until the waiting condition (DW, KN or KP) is met. In addition, a register operation which subtracts the number 1 from the mantissa of the / 4 register 211 (W) can be assigned to the waiting condition DI1 , and is assigned to the waiting condition commands KN \ ma KP .

Zeitgcberblock 203 Timer block 203

Die Teilanordnung innerhalb des Zeitgeberblocks 203 hat die Funktion, aus einer externen einphasigen Oszillatorspannung eine dreiphasige interne TaktsteuerungThe sub-arrangement within the timer block 203 has the function of a three-phase internal clock control from an external single-phase oscillator voltage

(wobei intern innerhalb der monolilhischen Struktur der bevorzugten MOS-Ausführung bedeutet) eine auf den Takteingangssignalen basierende Internzustands- und Digitalzeitsteuerung zu erzeugen, sowie Ziffern- und Kennzeichenmaskierungsdecoder zur Verfugung zu stellen. Die grundlegende Befehlszykluszcitsteuerung für die Rechenanordnung ist in Fig. 6 dargestellt. Das 'ASystemtakteingangssignal 240 ist eine Rcehteckschwingung, die von einem Oszillator mit einem Tastverhältnis von etwa 50% geliefert wird. Die drei internen Taktfolgen Φ\, Φι und Φι sind Signale 241, 242 und 243, die vom 45-Systemtakt mit Hilfe eines umlaufenden Ringzählers abgeleitet werden. Mit der hier verwendeten Parallelarithmetik in binär codierter Dezimalform werden bei jeder Ziffer einer Addition oder einer Subtraktion eine volle Gruppe von Taktimpulsen der Taktfolgen Φ\, Φι und Φι verwendet. Eine volle Gruppe von Taktimpulsen wird als ein Zustand angesehen, wie beispielsweise der erste Zustand S1 mit einem entsprechenden Signal 244. Es gibt 13 solcher Zustände Si bis Su entsprechend dem 13-Ziffcrn-Umlauf der Register 211 bis 213 im Datenblock 204. Die 13 Zustände werden mit Hilfe eines rückgekoppelten Schiebezählers erzeugt. Obgleich die 13 Zustände und die 13 Ziffern fassenden Register die Speicherung von 13stelligen Zahlen erlauben, wird eine allgemeinere Gleitkomma-Darstellung verwendet, die vom Standpunkt der Programmspeicherung und der Behandlung von Daten zweckmäßiger ist. Dies wird durch Maskieren oder Tciladressieren der Register 211 bis 213 erreicht, damit 6 bestimmte Felder ausgeblendet werden: Das Mantissenfeld 245 mit N Ziffern, von denen die erste die niedrigstwertige Ziffer (LSD), die letzte die Überlaufziffer (OVF) und die (N - l)-te Ziffer die höchstwertige Ziffer (MSD; ist; auf diese Weise werden Masken für die Mantisse, die Ziffer LSD, die Ziffer MSD und die Ziffer OVF gebildet. Für einen Exponenten MXP und eine Anzeige DAT werden ebenfalls eine Maske gebildet. Diese sechs Masken werden im Ziffemmaskendecoder entsprechend dem Befehl aus dem M-FeId 232 des Befehlsworts erzeugt. Gemäß der hier beschriebenen Lehre sind die Masken einzeln einstellbar, so daß unterschiedlich arbeitende Systeme innerhalb der Rechenanordnung ermöglicht werden können. In einer MOS-Ausführung werden Änderungen der Masken dadurch erzielt, daß die Oxidmasken für die Gate-Elektroden während des Herstellungsvorgangs zur Änderung der Arbeitsweise der Rechenmaschine verändert werden. Eine Änderung würde beispielsweise darin bestehen, eine oder mehrere der sechs Masken so einzustellen, daß sie zwei Ziffern decken und die Addierschaltung im Datenblock so steuern, daß sie hexadezimal und nicht in binär codierter Dezimalform arbeitet, so daß die Verarbeitung von aus acht Bit bestehenden Binärzeichen durch die Rechenanordnung ermöglicht wird.(where internal means within the monolithic structure of the preferred MOS version) to generate an internal state and digital time control based on the clock input signals, as well as to provide digit and identifier masking decoders. The basic instruction cycle timing for the computing arrangement is shown in FIG. The system clock input signal 240 is a square wave provided by an oscillator with a duty cycle of approximately 50%. The three internal clock sequences Φ \, Φι and Φι are signals 241, 242 and 243, which are derived from the 45 system clock with the help of a rotating ring counter. With the parallel arithmetic used here in binary coded decimal form, a full group of clock pulses of the clock sequences Φ \, Φι and Φι are used for each digit of an addition or subtraction. A full group of clock pulses is considered to be one state, such as the first state S1 with a corresponding signal 244. There are 13 such states Si to Su corresponding to the 13-digit cycle of registers 211 to 213 in data block 204. The 13 states are generated with the help of a back-coupled shift counter. Although the 13 states and 13 digit registers allow the storage of 13 digit numbers, a more general floating point representation is used which is more convenient from the standpoint of program storage and data handling. This is achieved by masking or partially addressing registers 211 to 213 so that 6 specific fields are hidden: The mantissa field 245 with N digits, the first of which is the least significant digit (LSD), the last the overflow digit (OVF) and the (N - l) -th digit is the most significant digit (MSD; is; in this way masks are formed for the mantissa, the digit LSD, the digit MSD and the digit OVF . A mask is also formed for an exponent MXP and a display DAT. These Six masks are generated in the digit mask decoder according to the command from the M field 232 of the command word. According to the teaching described here, the masks can be set individually, so that differently operating systems can be made possible within the computing arrangement achieved by changing the oxide masks for the gate electrodes during the manufacturing process to change the operation of the calculating machine be rt. For example, one change would be to set one or more of the six masks to cover two digits and control the adder circuit in the data block to operate in hexadecimal rather than binary coded decimal form so that eight bit binary characters can be processed is made possible by the computing arrangement.

Zusätzlich zur Schaffung der Ziffernmasken steuert eine Teilanordnung des Zeitgeberblocks 203 die Adressierung der Kennzeichen. Die Adressierung der Kennzeichen ist im wesentlichen eine i-Aus-13-Auswahl, und sie erfolgt mit Hilfe des Kennzeichenmaskendecoders.In addition to creating the number masks, a sub-arrangement of the timer block 203 controls the addressing the license plate. The addressing of the tags is essentially an i-out-of-13 selection, and it takes place with the help of the license plate decoder.

F i g. 7 zeigt die zeitliche Beziehung des Abtastzyklus für die Tastatur und die Anzeige, und sie bezieht den Abtastzyklus auf die Zeitperiode des Befchlszyklus.F i g. Fig. 7 shows the timing relationship of the scanning cycle for the keyboard and the display and it relates to the Sampling cycle to the time period of the command cycle.

Sowohl die Tastatureingänge als auch die Anzeigeausgänge werden von den gleichen Abtaslsignalen abgetastet. Auf diese Weise wird die Zahl der zum Aufbau des Systems als monolithisch integrierte Halbleiteranordnung erforderliche Anzahl von Stiften auf ein Minimum verringert, und die interne Systemlogik wird vereinfacht. Es ist erwünscht, die Abtastung mit einer Geschwindigkeit durchzuführen, die langsam genug ist, damit sie zu herkömmlichen Anzeigevorrichtungen, beispielswcise zu einer Neonröhrenanzeigevorrichtung und beispielsweise zu einer Flüssigkristallanzeigevorrichtung paßt, und gleichzeitig mit sehr hoher Geschwindigkeit zu rechnen. Daher arbeitet der Abtaster durch Unterbringen mehrerer Befehlszyklen innerhalb ίο eines Abtastzyklus. In der dargestellten Ausführungsform sind 11 Abtastsignale dargestellt, die für eine zehnstellige numerische Anzeige und eine einstellige Steueranzeige, beispielsweise für ein Fehlersignal (E) oder ein Minuszeichen (—) ausreichen. Dies ermöglicht auch ei-κ > nc sehr wirksame Codierung des Tastatureingabeprogramms. Während jeder Ziffernzeil, beispielsweise bei DIl mit dem logischen 1-Signal 251, wird eine Ziffer eines bestimmten Registers synchron decodiert. Um die verschiedenen Ziffern eines bestimmten Registers nacheinander aufzufinden, ist der Ausgangsdecoder zweifach gepuffert. Der Ausgang des Puffers wird beim Zustand 252 getaktet, der der Äquivalenz S, Θ D, entspricht. Der Ausgang wird bei einem festen Zustand, beispielsweise beim Signal 253 des Zustandes S13 getaktet, der synchron mit dem Ziffernabtastzyklus ist. Auf diese Weise wird während eines Ziffernabtastzyklus jede Ziffer aus den Registern aufeinanderfolgend wiedergewonnen und synchron angezeigt. Der Ziffernzähler selbst wird durch einen bestimmten Zustand getaktet, jo beispielsweise durch den Zustand S 13, und er wird von einem rückgekoppelten Schiebezähler betätigt, der dem rückgekoppelten Zustandsschiebezähler gleicht. In der hier beschriebenen Ausführungsform ist der rückgekoppelte Ziffcrnschiebezähler ein modulo-U -Abwärtszähler, während der Zustandszähler ein modulo-13-Aufwärts/.ählcr ist. Auf diese Weise bietet die sich ergebende, mit der Abtastung der höchstwertigen Ziffer beginnende Echtzeitabtastung die Möglichkeit zur Schaffung einer Nullunterdrückungslogik in der Anzeige. Die im Zusammenhang mit F i g. 6 als Beispiel besprochenen Ziffernmasken sind in Fig.8 weiter verdeutlicht. F i g. 0 zeigt das Datenformat des /4-Registers 211, des ß-Registcrs 212, des C-Registers 213, des FA-Registers 226, des FS-Registers 227 und der Anzeige. Im Regisierformat 260 ist ein numerisches Beispiel zur Verdeutlichung der Funktionen der Ziffernmasken dargestellt. Bei diesem Beispiel sind die Dezimalpunkte (DPT) so dargestellt, daß sie gleich 2 sind. Daher erscheint der Dezimalpunkt im Anzeigeformat 261 an der Stelle Di. so Bei dem Beispiel ist das Mantissenfeld für eine achtstellige Rechenmaschine zwischen S11 und S3 liegend dargestellt. Both the keyboard inputs and the display outputs are scanned by the same scanning signals. In this way, the number of pins required to build the system as a monolithic integrated semiconductor device is minimized and the internal system logic is simplified. It is desirable to perform the scan at a speed slow enough to accommodate conventional display devices such as a neon tube display device and a liquid crystal display device, for example, and to compute at a very high speed at the same time. Therefore, the scanner operates by accommodating multiple instruction cycles within ίο one scanning cycle. In the embodiment shown, 11 scanning signals are shown which are sufficient for a ten-digit numerical display and a single-digit control display, for example for an error signal (E) or a minus sign (-). This also enables ei-κ> nc very effective coding of the keyboard input program. During each line of digits, for example in DI1 with the logical 1 signal 251, a digit of a specific register is decoded synchronously. In order to find the different digits of a certain register one after the other, the output decoder is buffered twice. The output of the buffer is clocked in state 252, which corresponds to the equivalence S, Θ D,. The output is clocked in a fixed state, for example at signal 253 of state S13, which is synchronous with the digit scanning cycle. In this way, each digit is successively retrieved from the registers and displayed synchronously during a digit scanning cycle. The digit counter itself is clocked by a certain state, jo for example by the state S 13, and it is actuated by a feedback shift counter which is similar to the feedback status shift counter. In the embodiment described here, the fed back digit shift counter is a modulo U down counter, while the status counter is a modulo 13 up counter. In this way, the resulting real-time sample beginning with the most significant digit sample provides the ability to provide zero suppression logic in the display. The in connection with F i g. 6 digit masks discussed as an example are further illustrated in FIG. F i g. 0 shows the data format of the / 4 register 211, the β register 212, the C register 213, the FA register 226, the FS register 227 and the display. The registration format 260 shows a numerical example to illustrate the functions of the digit masks. In this example, the decimal points (DPT) are shown as equal to two. The decimal point therefore appears in display format 261 at position Di. so In the example, the mantissa field for an eight-digit calculating machine is shown as lying between S11 and S3.

Obwohl im vorliegenden Ausführungsbeispiel keine starre Forderung nach dem Kennzeichenformat vorliegt, ist es zweckmäßig, das FA-Register 226 und das FS-Register beim Zustand SIl zum Speichern der Minuskennzeichen (—) und der Fehlerkennzeichen (E) für die Darstellung vorzusehen. Auf diese Weise wird die Logikschaltung des Segmentdecoders 198 und damit M) des Ausgangsblocks 205 stark vereinfacht.Although there is no rigid requirement for the identifier format in the present exemplary embodiment, it is advisable to provide the FA register 226 and the FS register in the SIl state for storing the minus marks (-) and the error marks (E) for the display. In this way, the logic circuit of the segment decoder 198 and thus M) of the output block 205 is greatly simplified.

Schließlich enthält die Teilanordnung des Zeitgeberblocks 203 die Tasteneingabelogik. Die von dieser Logik ausgeführte Funktion besteht darin, eine Pufferung und Synchronisierung hinsichtlich des internen Befehlszyklu.s zu bewirken. Bei der hier beschriebenen Rechenmaschine brauchen in der Hardware keine Vorkehrungen getroffen zu werden, um vorübergehende Störungen, ein mechanisches Tastenprellen oder eine Doppel-Finally, the subassembly of timer block 203 contains the key entry logic. That logic The function carried out consists in buffering and synchronization with regard to the internal command cycle to effect. The calculating machine described here does not require any hardware precautions to be taken in order to avoid temporary disturbances, mechanical key bounce or double

tasteneingabe zu beseitigen. Diese Funktionen sind als feste Programmroutinen enthalten.to eliminate keystrokes. These functions are included as fixed program routines.

Programmblock 201Program block 201

Wie Fig. 2 zeigt, enthält die Teilanordnung des Programmblocks 201 den Festwertspeicher 208 und den Programmzähler 209. Der Festwertspeicher 208 dient als Speicher für eine lineare Programmlisie. die in der vorliegenden Ausführung 320 aus 11 Bits bestehende Befehlswörter enthält, mit denen die festen Programme gebildet werden, die die bestimmten Rechenfunktionen ausführen. Es werden daher verschiedene Ausführungsformen der Rechenanordnung dadurch geschaffen, daß verschiedene Kombinationen von Programmen im Festwertspeicher 208 zur Verfügung gestellt werden. Der Festwertspeicher 208 kann entsprechend dem in in der US-PS 35 41343 beschriebenen Verfahren programmiert werden. Die Programme können Tasiatureingaberoutinen, interne Formatroutinen, interne Rcchenroutinen und Anzeigeformatroutinen enthalten. In einem späteren Abschnitt werden besondere Programme, die im Zusammenhang mit der Funktion der hier beschriebenen Rechenanordnung als Tischrechenmaschine verwendet werden, und die Programmierung der Rechenanordnung zur Durchführung anderer Funktionen beschrieben.As shown in Fig. 2, the sub-arrangement contains the program block 201 the read-only memory 208 and the program counter 209. The read-only memory 208 is used as memory for a linear program list. which in the present embodiment 320 consists of 11 bits Contains command words with which the fixed programs are formed, which the certain arithmetic functions carry out. There are therefore various embodiments of the computing arrangement created in that various combinations of programs in read-only memory 208 can be made available. The read-only memory 208 can be programmed in accordance with the method described in US Pat. No. 3,541,343 will. The programs can include keyboard input routines, internal format routines, internal check routines and display format routines. In a later section special programs, those in connection with the function of the computing arrangement described here as a desktop computing machine can be used, and the programming of the computing arrangement to perform other functions described.

Der Programmzähler 209 ist in der hier beschriebenen Ausführungsform ein dynamisches 9-Bit-Speicherregister, das während jedes Befehlszyklus ein neues Eingangssignal annimmt. Das neue Eingangssignal ist entweder der Programmzählerstand selbst, der um 1 erhöhte Programmzählerstand oder ein 9-Bit-Signal vom vorhergehenden Befehlswort. Diese drei Eingangssignale sind Wartebefehle, Normalbetriebsbefehle, bzw. Sprungbefehle.In the embodiment described here, the program counter 209 is a dynamic 9-bit storage register, which accepts a new input signal during each instruction cycle. The new input signal is either the program counter reading itself, the program counter reading increased by 1 or a 9-bit signal from previous command word. These three input signals are waiting commands, normal operating commands, or Jump commands.

Eine Funktion des Programmblocks 201 besteht darin, einen Mechanismus zu schaffen, mit dessen Hilfe eine Fehlfunktion des Tastaturcodierungsvorgangs verhindert wird. Das Eingabeleseprogramm erzeugt einen Schutz gegen vorübergehende Störungen, gegen Doppeleingaben, gegen ein Vorderflankenprellcn und gegen ein Hinterflankenprellen, wie in F i g. 9 dargestellt ist. Eine »/DL£«-Routine tastet nacheinander die [KO]-, [KN]- und [KQ]-Eingänge ab, bis ein nicht im Ruhezustand befindlicher Eingang festgestellt wird. Der Eingang wird 2,5 ms später von einer »TPOS«-Routine erneut abgetastet, damit ein gültiger Tastendruck von einer vorübergehenden Störung unterschieden wird. Wenn der Test positiv ausfällt, dann springt das Programm (5 ms nach der anfänglichen Feststellung) zu einer »NBR«- oder »OPN«-Eingaberoutine; sonst kehrt das Programm zur »/DL£«-Routine zurück. Die »NBR«-Routine gibt die Zahl ein, die in das Anzeigeregister eingetastet wird. Die »OP/V«-Routine führt die eingetastete Operation durch. Beide Routinen enden mit einem Sprung in eine »T NEG «-Roul'me. Die »T NEG«-Rouüne führt eine Abtastung der Eingänge [KN], [KO] und [KQ] aus, um festzustellen, ob sich die zwischen »Tasten« und »Schalter« besteht darin, dall Tasten momentan und ausschließlich betätigt werden, während Schalter im allgemeinen statisch sind und eine Ruhestellung aufweisen. Die Programmklassen werden an I land von Beispielen erläutert. Beispiele von Rechenmaschincniiisiiitiircn. in dene.) diese Tasten verwendet sind, sind in I'ig. 10 und 11 dargestellt.One function of program block 201 is to provide a mechanism by which to prevent malfunction of the keyboard encoding process. The input reading program creates a protection against temporary disturbances, against double entries, against a leading edge bouncing and against a trailing edge bouncing, as in FIG. 9 is shown. A »/ DL £« routine scans the [KO], [KN] and [KQ] inputs one after the other until an input that is not in the idle state is detected. The input is scanned again 2.5 ms later by a »TPOS« routine so that a valid key press can be distinguished from a temporary fault. If the test is positive, the program jumps (5 ms after the initial determination) to an "NBR" or "OPN" input routine; otherwise the program returns to the "/ DL £" routine. The "NBR" routine enters the number that is keyed into the display register. The "OP / V" routine performs the keyed operation. Both routines end with a jump to a "T NEG"roul'me. The »T NEG« -blue carries out a scan of the inputs [KN], [KO] and [KQ] in order to determine whether the between »buttons« and »switch« consists in that the buttons are currently and exclusively pressed, while switches are generally static and have a rest position. The program classes are illustrated using examples in Ireland. Examples of calculating machines. in dene.) these keys are used are in I'ig. 10 and 11 shown.

NumnicrntastcnNumber keys

Us sind 10 numerische Tasten und eine Dezimalpunkttaste vorgesehen. Eine Betätigung der Tasten [O]₁[I], [2], [3], [4], [5], [b], [7], [8] und [9] bewirkt eine Linksverschiebung des Anzeigeregisters um eine Stelle und die Eingabe der entsprechenden Zahl in die niedrigstwertige Stelle. Die Taste [ · ] wird im normalen Abiauf der Zahleneingabe betätigt. Wenn sie nicht verwendet wird, wird angenommen, daß sich der Dezimalpunkt nach der zuletzt eingegebenen Zahl befindet. Die. Eingabebetriebsart ist stets eine Gleitkommabeiriebsart.Us there are 10 numeric keys and a decimal point key. Pressing the [O] ₁ [I], [2], [3], [4], [5], [b], [7], [8] and [9] keys causes the display register to be shifted to the left by one Digit and entering the corresponding number in the least significant digit. The [·] key is pressed in the normal sequence for entering numbers. If not used, the decimal point is assumed to be after the last number entered. The. The input mode is always a floating point mode.

BetricbsartschalterOperating mode switch

Der Konstanthalter [K] wählt zwischen einer verketteten Operation und einer konstanten Operation. Im Normalbetrieb der Rechenmaschine, bei dem sich der Konstantschaltcr [K] in der oberen (offenen) Stellung befindet, ermöglicht die Ausführung von verketteten Rechnungen ohne Verlust der Zwischenergebnisse. Der andere Betrieb, bei dem sich der Konstantschalter [K] in der niedergedrückten (geschlossenen) Stellung befindet, ermöglicht die Durchführung von Operationen mit konstanten Operanden.The constant holder [K] chooses between a chained operation and a constant operation. In normal operation of the calculating machine, with the constant switch [K] in the upper (open) position, it enables concatenated calculations to be carried out without loss of intermediate results. The other mode, with constant switch [K] in the depressed (closed) position, enables constant operand operations to be performed.

DezimalpunktschalterDecimal point switch

Ob die Operationen im Gleitkomma- oder Festpunktbetrieb ausgeführt werden, wird mit Hilfe eines Schalters mit elf Stellungen [F] - [9] - [8] - [7] - [6] - [5] - [4] - [3] - [2] - [1] - [0] ausgewählt. Die Stellungen [0] bis [9] werden für Festpunktrechenergebnisse verwendet; die Stellung [F] wählt Gleitkommaoperationen aus. A switch with eleven positions [F] - [9] - [8] - [7] - [6] - [5] - [4] - [3] is used to determine whether the operations are carried out in floating point or fixed point mode. - [2] - [1] - [0] selected. The positions [0] to [9] are used for fixed point calculation results; the position [F] selects floating point operations.

2525th

30 Operationstasten 30 operation buttons

Mit zehn Nummerntaslen. zwei Betriebsartschaltern, dem elf Stellungen aufweisenden Dezimalpunktschalter und 44 Matrixkreuzungspunkten bleibt Raum für insgesamt 21 mögliche Operationstasien. Diese Tastenplätzc reichen aus, um zwei Haupltastaturanordnungen nach den F i g. 10 und 11 vorzusehen. Die Taste [ + ] speichert einen Additionsbefehl und führt eine mögliche vorhergehende Operation durch. Die Taste [—] speichert einen Subtraktionsbefehl und führt eine mögliche vorangehende Operation durch. Die Taste [ x] speichert einen Multiplikationsbefehl und führt eine mögliche vorangehende Operation durch. Die Taste [-=-] speichert einen Divisionsbefehl und führt eine mögliche vorhergehende Operation durch. Die Taste [ + /—] wechselt das Vorzei-With ten number pockets. two mode switches, the eleven position decimal point switch and 44 matrix crossing points, there is room for a total of 21 possible surgical tasias. These key placesc are sufficient to use two main keyboard arrangements according to FIGS. 10 and 11 to be provided. The [+] key saves an addition instruction and performs a possible previous operation. The [-] key saves one Subtraction command and performs a possible preceding operation. The [x] key saves one Multiplication instruction and performs a possible preceding operation. The [- = -] key saves one Divide command and perform a possible previous operation. The [+ / -] key changes the sign

gesamte Tastatur in ihrem Ruhezustand befindet. Nach t>o chen des Anzeigeregisters. Die Taste [=] führt die vor-entire keyboard is in its idle state. After pressing the display register. The [=] key carries out the

einem erfolgreichen (negativen) Test springt das Pro- angehende Operation durch und speichert einen BefehlIf the test is successful (negative), the pro-pending operation jumps through and saves a command

gramm zurück in die »IDLE«-Rouüne. zum Löschen bei der nächsten eingegebenen Zahl. Diegram back to the »IDLE« line. to delete at the next entered number. the

Zur Durchführung von Rechnungen und/oder logi- Taste [±] gibt die zuletzt eingetastete Zahl in die Re-To carry out calculations and / or the logi key [±] puts the last keyed number into the re-

schen Funktionen mit der Rechenanordnung werden chcnmaschine ein und führt eine mögliche vorangehen-functions with the arithmetic system become a chcnmachine and carries out a possible preceding

fünf Klassen von Tastatureingaben und folglich Pro- b5 de Operation durch. Die Taste [=] gibt die zuletzt ein-five classes of keystrokes and consequently trial operation. The [=] key enters the last

grammroutinen verwendet, nämlich Zahlentasten, Be- getastete Zahl in die Rechenmaschine als negative ZahlGrammroutinen used, namely number keys, keyed number in the calculator as a negative number

triebsartschalter, ein Dezimalpunktschalter, Opera- ein. Die Taste (C) löscht alle drei Register und jedemode switch, a decimal point switch, opera- a. The (C) key clears all three registers and each

tionstasten und Verriegelungstasten. Der Unterschied vorangehende Operation. Die Taste \Cl\ löscht das An-function buttons and lock buttons. The difference previous operation. The key \ Cl \ deletes the

Zeigeregister.Pointing register.

VemegelungstastenBlocking buttons

Die Funktionen der Vemegelungstasten sind eine Mischung von Momentanbetätigungstasten und Schaltern mit einem statischen Betrieb. Sie stellen eine Einrichtung dar, mit der die Operation der Rechenmaschine mit der Operation anderer Geräte verriegelt werden kann. Insbesondere kann die Rechenmaschine wenigstens für drei zusätzliche Anwendungsarten durch Betätigung der mit den Verriegelungstasten verbundenen Routinen folgendermaßen programmiert werden: Die Steuerung eines Nebengeräts (slave) (beispielsweise eines Drukkers oder einer Drucksteuerschaltung) durch die Rechenmaschine (master), die Betätigung der Rechenmaschine als Nebengerät durch ein Hauptgerät (beispielsweise ein Fernbedienungsgerät durch eine Echtzeit-Verbindungseinrichtung) und eine Mehrfachverarbeitung durch mehrere der hier beschriebenen Rechenmaschinen entsprechend einer vorprogrammierten Verriegelungsroutine zur Bestimmung der Priorität und zur Durchführung der gegenseitigen Verbindungen.The functions of the blocking buttons are a mixture of momentary actuation buttons and switches with a static operation. They represent a device with which the operation of the calculating machine with the operation of other devices can be locked. In particular, the calculating machine can at least for three additional types of application by operating the routines associated with the lock buttons be programmed as follows: The control of a slave device (for example a printer or a pressure control circuit) by the calculating machine (master), the actuation of the calculating machine as a slave device by a master device (for example, a remote control device through a real-time connection device) and multiple processing by several of the calculating machines described here according to a preprogrammed locking routine for determining the priority and for Implementation of the mutual connections.

Ausgangsblock 205 Exit block 205

Die Rechenmaschine enthält in der beschriebenen Ausführungsform 22 Ausgänge zur Durchführung der Anzeige- und Tastaturabtastung zur synchronen Decodierung der Inhalte des Anzeigeregisters.In the embodiment described, the calculating machine contains 22 outputs for performing the Display and keyboard scanning for synchronous decoding of the contents of the display register.

Nach Fig. 12 werden die Ausgänge (Dl, D2, D3, D 4, D 5. D 6. D 7, D 8 , D 9. D 10. D 11) der Zifferntreiber des Ztfferndecoders 197 dazu verwendet, die Tastatur durch Abtastung zu Codieren und die Anzeige abzutasten. Ein Zwischenziffernaustasisignal ist mit Hilfe der Gate-Elektrodenmaske so programmiert, daß die Zifferntreiber für die Ankopplung an bestimmte Anzeigevorrichtungen ungeeignet gemacht werden. Die Polarität der Ziffernsignale ist positiv, d. h., daß D1 im Verlauf seiner Tätigkeit zur Versorgungsspannung VSS leitend ist. In der beschriebenen, mit MOS-Bauelementen arbeitenden Rechenmaschine ist dies deshalb vorgesehen, damit die Tastaturmatrix wirksam abgetastet wird.According to FIG. 12, the outputs (D1, D2, D3, D 4, D 5, D 6, D 7, D 8, D 9, D 10, D 11) of the digit driver of the timer decoder 197 are used to scan the keyboard to code and scan the display. An inter-digit replacement signal is programmed with the aid of the gate electrode mask in such a way that the digit drivers are made unsuitable for coupling to certain display devices. The polarity of the digit signals is positive, that is to say that D1 is conductive to the supply voltage VSS in the course of its activity. In the calculating machine described, which operates with MOS components, this is provided so that the keyboard matrix is effectively scanned.

Die Ausgänge (SA. SB. SC SD. SE. SF. SG. SH. Sl. SJ. SP) der Segmenttreiber des Segmentdecoders 198 sind mit Hilfe der Gate-Elcktrodenmaskcn so programmiert, daß sie mit Anzeigevorrichtungen aus sieben und aus acht Segmenten (Plus Dezimalpunkt) direkt kompatibel sind. Zusätzlich zum Segmentcode kann sowohl eine Zwischenziffernaustastung als auch die Segmentpolaritat gewählt werden. Das Zwischenziffernaustastsignal ist in Schritten von 12 Mikrosekunden (nominell) programmiert, und es kann entweder an die Zifferntreiber oder an die Segmenttreiber oder an beide Treiber angelegt werden. Die vorangehenden Nullen (die Nullen an den höherwertigen Stellen vor dem Dezimalpunkt oder einer von Null abweichenden Zahl) werden durch Außerbetriebsetzen aller Segmenttreiber unterdrückt.The outputs (SA. SB. SC SD. SE. SF. SG. SH. Sl. SJ. SP) of the segment drivers of the segment decoder 198 are programmed with the aid of the gate electrode mask so that they can be equipped with display devices made up of seven and eight segments ( Plus decimal point) are directly compatible. In addition to the segment code, inter-digit blanking as well as segment polarity can be selected. The interdigit blanking signal is programmed in 12 microsecond (nominal) increments and can be applied to either the digit drivers or the segment drivers, or both drivers. The preceding zeros (the zeros in the more significant places before the decimal point or a number other than zero) are suppressed by deactivating all segment drivers.

Die Ziffern- und Segmentdecoder der beschriebenen Rechenmaschine sind für eine 7-Segment-Anzcigevorrichtung mit Ziffernaustastung und positiver Segmentcodierung programmiert (wobei Segment A »Ein« als »SA leitend nach VSS« decodiert wird). Der Anzeigezeidien vorrat ist in Fig. 13 dargestellt. Es ist die vollständige Codierung der Ziffern-Fehler (E)- und Minus( —)-Anzeigen dargestellt. SH wird nicht zur Anzeige verwendet, doch gibt dieser Ausgang eine uiiTcslzwekkc nüt?!iche Information ab. Die Ausgänge SI und SJ stehen in der Hardware für die Verwendung mit numerischen Anzeigevorrichtungen mit nur einer Klemme (beispielsweise Katode pro Ziffer) zur Verfügung. Diese Ausgänge werden jedoch bei segmentierten Anzeigevorrichtungen nicht verwendet, damit die monolithisch integrierte Halbleiterausführung der Rechenanordnung in einer 28-Stift-Packung untergebracht werden kann. Wenn die Tnktperiode beispielsweise 4 Mikrosekunden beträgt, erfolgt die Abtastung mit einer Geschwindigkeit von 156 Mikrosekunden pro Ziffer. Beispielsweise ist die hier beschriebene Ausführungsform nur für eine 12-Mikrosekunden-Vorderflankenaustastung und eine 12-Mikrosekunden-Hinterflankenaustastung an den Zifferntreibern beschrieben. Somit überdeckt die Segmentanstcuerung die Ziffernansteuerung, wie in F i g. 14 dargestellt ;sl In Fig. 15 ist eine Kopplungsschaltung dargestellt, die bipolare Transistoren 15 für eine aus einer lichiemittierenden Diode mit sieben Segmenten und gemeinsamer Katode bestehende Anzeigevorrichtung dargestellt. Die Kopplungsschaltung der hier beschriebenen Ausführungsform ist auf einem eigenen Hslblciiersubstrat untergebracht.The digit and segment decoders of the calculating machine described are programmed for a 7-segment display device with digit blanking and positive segment coding (segment A "On" being decoded as "SA conducting to VSS" ). The display time stock is shown in FIG. The complete coding of the digit error (E) and minus (-) displays is shown. SH is not used for display, but this output provides useful information. The SI and SJ outputs are available in hardware for use with numeric display devices with only one terminal (e.g. cathode per digit). However, these outputs are not used with segmented displays to allow the monolithically integrated semiconductor implementation of the computing device to be housed in a 28-pin package. For example, if the tone period is 4 microseconds, the sample will be sampled at a rate of 156 microseconds per digit. For example, the embodiment described herein is only described for 12 microsecond leading edge blanking and 12 microsecond trailing edge blanking on the digit drivers. The segment triggering thus covers the digit triggering, as in FIG. 14; sl FIG. 15 shows a coupling circuit which shows bipolar transistors 15 for a display device consisting of a light emitting diode with seven segments and a common cathode. The coupling circuit of the embodiment described here is accommodated on its own packaging substrate.

Fig. 16 zeig! die Tastenzuordnung der beschriebenen Rechenanordnung. Jede Taste, beispielsweise die Taste 340, ist ein normalerweise geöffneter einpoliger Ausschalter der Form A, der für die bestimmte, im Festwertspeicher 208 programmierte Eingaberoutine von Bedeutung ist.Fig. 16 shows! the key assignment of the computing arrangement described. Each key, for example key 340, is a normally open single-pole circuit breaker of type A, which is important for the particular input routine programmed in read-only memory 208.

Einige der Betriebsartschalter, die oben im Beschrei-Some of the mode switches described in the description above

jo bungsteil des Programmblocks erörtert worden sind, können in einigen Ausführungsformen in Form von Schaltdrähten ausgeführt sein, so daß eine bestimmte Betriebsart für ein bestimmtes Modell oder eine Gattung von Maschinen dauerhafter ausgewählt wird. Aufjo practice part of the program block have been discussed, may in some embodiments be in the form of jumper wires, so that a certain Operating mode for a particular model or category of machines is selected more permanently. on

J5 diese Weise könnte ein Hauptprogramm, das eine einzige Ausführungsform der hiei beschriebenen Maschine darstellt, in wirtschaftlicher und durchführbarer Weise die ganze Gattung von einzelnen Betriebscharakteristiken decken.J5 this way could be a main program that is a single Embodiment of the machine described here represents, in an economical and feasible manner, the whole genre of individual operating characteristics cover.

Logikschaltungsbeschreibung der MOS-Ausführung der RechenanordnungLogic circuit description of the MOS implementation of the computing arrangement

Die hier beschriebene Rechenanordnung ist zunächst in bezug auf die Funktionen jedes der Blöcke von F i g. 1 und F i g. 2 erörtert worden. In den folgenden Abschnitten wird die Rechenanordnung unter Bezugnahme auf das Logiksystem und die Schaltungselemente der hier beschriebenen Rechenanordnung erörtert, die, wie oben erwähnt, als monolithisch integriertes Halbleitersystem unter gleichzeitiger Verwendung von MOS- oder MIS-Herstellungsverfahren aufgebaut werden kann. Fi g. 17 zeigt das vollständige Rechensystem der hier beschriebenen Rechenanordnung mit Ausnahme der in Fig. 16 einzeln dargestellten Tastatur, der in den Fig. 12 bis 14 einzeln dargestellten Anzeigevorrichtung und des in Fig. 15 einzeln dargestellten Anzeigetreibers. Das logische Schaltungsdiagramm von Fig. 17 besteht aus 26 Figuren, nämlich den Fi g. 17A bis 17Z, die entsprechend der Darstellung von Fig. 17 zusammenzusetzen sind.The computing arrangement described here is first related to the functions of each of the blocks of FIG. 1 and F i g. 2 has been discussed. In the following sections, the computing arrangement is described with reference to discusses the logic system and circuit elements of the computing arrangement described herein, which, as above mentioned, as a monolithically integrated semiconductor system with simultaneous use of MOS or MIS manufacturing processes can be built. Fi g. 17 shows the complete computing system of the one described here Computing arrangement with the exception of the keyboard shown individually in FIG. 16, which is shown in FIGS. 12 to 14 display device shown individually and the display driver shown individually in FIG. The logical one The circuit diagram of Fig. 17 consists of 26 figures, namely Figs. 17A to 17Z, the corresponding the illustration of FIG. 17 to assemble are.

Die in den obigen Abschnitten beschriebenen Funktionselen lerne sind in Fig. 17 mit den gleichen Bezugszeichen versehen. Im Programmblock 201 liefert der Programimzähler 209 eine aus neun Bits bestehende Adresse 501. Die Datensignale an den Ausgängen des Festwertspeichers 208 werden dann auf das Befehlsregister 190 übertragen.The functional elements described in the above sections are given the same reference symbols in FIG. 17. In program block 201 , program counter 209 supplies an address 501 consisting of nine bits. The data signals at the outputs of read-only memory 208 are then transferred to command register 190.

Im Steuerblock 202 erfolgt die Verteilung der Ausgangssignale 503 des Befehlsregisters 190 auf die Sprungbedingungsschaltung 192, auf den /f-Decoder 191A den Steuerdecoder ϊ91Β und den 2-Dccoder 191Cdes Decoders 191 im Sleuerblock 202 und auf die Kennzeichen- und Ziffernmaskendecodierschallung 195/4 und 195ßin der Maskendecoderschaltung 195 des Zeitgeberblocks 203. Die Signale an den Ausgängen 504 des Λ-Decoders steuern die L/-Datenwäh1er215 und die V-Datenwähler 216 im Rechenwerk 207. Das Bedingungssignal am Ausgang 507 der Sprungbedingungsschaltung 192 steuert Sprungglied 508 im Programmzähler 209. Die Signale an den Ausgängen 509 des 2'-Datenwählers 218 steuern die Glieder der /4-Datenwählers 219 des ß-Datenwählers 220 und des C-Datenwählers 221 im Rechenwerk 207. Die Signale an den Ausgängen 513 des Steuerdecoders 191B betätigen die Bedingungswählglieder 514 in der Sprungbedingungsschaltung 192. Die Signale an den Ausgängen 515 des Steuerdecoders 191B betätigen die Warte-, KN- und KP-Wählglieder 516 der Tasteneingabe-Logikschaltung 1%. Die Signale an den Ausgängen 517 des Stcuerdecoders 191B betätigen die Verknüpfungsglieder des 2'- Datenwählers 218 im Rechenwerk 207.In the control block 202 the output signals 503 of the command register 190 are distributed to the jump condition circuit 192, to the / f decoder 191A the control decoder ϊ91Β and the 2-dccoder 191C of the decoder 191 in the sleuerblock 202 and to the code and number mask decoding sound 195/4 and 195ßin the mask decoder circuit 195 of the timer block 203. The signals at the outputs 504 of the Λ decoder control the L / data selector 215 and the V data selector 216 in the arithmetic unit 207. The condition signal at the output 507 of the jump condition circuit 192 controls jump element 508 in the program counter 209. The signals at the outputs 509 of the 2'-data selector 218 control the elements of the / 4-data selector 219 of the β-data selector 220 and the C-data selector 221 in the arithmetic unit 207. The signals at the outputs 513 of the control decoder 191 B actuate the condition selection elements 514 in FIG Jump condition circuit 192. The signals at the outputs 515 of the control decoder 191 B actuate the waiting, KN and nd KP selectors 516 of the key input logic circuit 1%. The signals at the outputs 517 of the control decoder 191 B actuate the logic elements of the 2 'data selector 218 in the arithmetic unit 207.

Im Zeitsteuerblock 203 betätigen die Signale an den Ausgängen 518 der Ziffern- und Kennzeichenmaskendecoder 195 die FA- und Fß-Kennzeichenbetätigungsglieder 519 und 520. Die Signale an den Ausgängen 521 des Kennzeichenmaskendecoders 195Λ betätigen die Puffersteuerschaltung 522 zur Tastatursynchronisierung in der Tastatureingabe-Logikschaltung 196. Das Signal am Ausgang 523 des Kennzeichenmaskendecoders 195/4 ergibt einen Zeitsynchronisierungsimpuls für die Sprungbedingungsschaltüng 192. Das Signal am Ausgang 524 des Ziffernmaskendecoders 195ß wird in den /{-Decoder 191/4 und in den Kennzeichenmaskendecoder 195/4 zur Unterscheidung von Kcnnzeichenbefehlen von Datenbearbeitungsbefehlen eingegeben. Das Signal am Ausgang 526 des Ziffernmaskendecoders 1955 liefert eine Teiladressen-Zeitmaske für die ^-Steuerschaltung 527 und über die .J-Decoderausgängc 509 für 4-Datenwähler 510, ß-Datenwähler 511 und C-Datenwähler 512 im Rechenwerk 207 sowie für das Übcrtragungsfeststellglied 528 der Sprungbedingungsschaltung 192. Der Ausgang 529 des Ziffernmaskendecoders 195Ö liefert einen Rechtsverschiebungsbefehl an die 2'-Steuerschaltung 527 im Rechenwerk 207. Die Signale an den Ausgängen 536 des A-Registers 211 der Schieberegisterspeicheranordnung 206 werden auf die AA-Pufferschaltung 542 im Segmentdecoder 198 übertragen.In the time control block 203, the signals at the outputs 518 of the digit and license plate decoder 195 actuate the FA and Fß license plate actuators 519 and 520. The signals at the outputs 521 of the license plate decoder 195Λ actuate the buffer control circuit 522 for keyboard synchronization in the keyboard input logic circuit 196. The The signal at the output 523 of the license mask decoder 195/4 results in a time synchronization pulse for the jump condition circuit 192. The signal at the output 524 of the digit mask decoder 195ß is entered in the / {decoder 191/4 and in the license mask decoder 195/4 to distinguish between code commands and data processing commands. The signal at the output 526 of the digit mask decoder 1955 provides a partial address time mask for the ^ control circuit 527 and via the .J decoder outputs 509 for 4-data selectors 510, ß-data selectors 511 and C-data selectors 512 in the arithmetic unit 207 and for the transfer determining element 528 the jump condition circuit 192. The output 529 of the digit mask decoder 195Ö supplies a right shift command to the 2 ' control circuit 527 in the arithmetic unit 207. The signals at the outputs 536 of the A register 211 of the shift register memory arrangement 206 are transferred to the AA buffer circuit 542 in the segment decoder 198 .

In den folgenden Abschnitten werden die Logik und die Schaltungen der Blöcke 201 bis 205 näher beschrieben. Zum besseren Verständnis des Rechensystems werden die Logiksymbole und ihre MOS-Schaltungsäquivalente hier im Zusammenhang mit den Fig. 18A bis 18D beschrieben. Fig. 17 wird in bezug auf herkömmliche Logiksymbole unter Vereinbarung positiver Logik beschrieben. Zur Verdeutlichung der besonderen MOS-Schaltungsausführung sind jedoch zusätzliche Darstellungen gewählt worden, um den Erfordernissen hinsichtlich Übergangsbedingungen, Spannungswcrtcn und Zeitsteuerung des Systems gerecht zu werden. F ig. 18A zeigt fünf verschiedene Negatorgliedcr, die in Fig. 17 erscheinen, sowie ihre zugehörigen MOS-Schaltungsäquivalente. In gleicher Weise zeigt Fig. 18B fünf entsprechende Typen von NAND-Gliedern und ihre entsprechenden MOS-Schaltungsäquivalente, während Fig. 18C fünf entsprechende Typen von NOR-Gliedern und ihre entsprechenden MOS-Schaltungsäquivalente zeigt. Die fünf verschiedenen Typen von MOS-Schaltungen, die in jeder der Fig. 18A bis 18C dargestellt sind, können folgendermaßen beschrieben werden: EinThe logic and circuits of blocks 201 to 205 are described in more detail in the following sections. To better understand the computing system, the logic symbols and their MOS circuit equivalents are presented described herein in connection with Figures 18A through 18D. Fig. 17 is made with respect to conventional Logic symbols described under agreement of positive logic. To illustrate the special MOS circuit design however, additional representations have been chosen to meet the requirements Transition conditions, voltage wcrtcn and timing of the system to meet. Fig. Fig. 18A shows five different negator elements shown in 17 and their associated MOS circuit equivalents appear. Similarly, Fig. 18B shows five corresponding types of NAND gates and theirs corresponding MOS circuit equivalents, while Fig. 18C shows five corresponding types of NOR gates and shows their corresponding MOS circuit equivalents. The five different types of MOS circuits, those shown in each of Figures 18A through 18C can be described as follows: On

ί Logiksymbol 552 ohne Innenbeschriftung stellt eine Schaltung mit herkömmlichem Lastverhältnis dar. Ein Logiksymbol 553 mit einer aus einer Ziffer 1, 2 oder 3 bestehenden Beschriftung zeigt die dynamische Ausführung der Logikfunktion mit getakteter Last #/an, wennί Logic symbol 552 without inside lettering represents a A circuit with a conventional duty cycle. A logic symbol 553 with one of a number 1, 2 or 3 existing labeling shows the dynamic execution of the logic function with clocked load # /, if

κι /die Beschriftung ist. Dieser Schaltungstyp wird für eine niedrigere Leistungsaufnahme und für die Herabsetzung der Zahl der Betriebsleitungen (für Gleichspannungen und Taktsignalc) verwendet, die in Feldern erforderlich sind, die keine Gate-Vorspannung Vac benötigcn. Ein Logiksymbol 554 mit einer aus zwei Ziffern IJ bestehenden Beschriftung zeigt eine Ausführung der Logikfunktion an, bei der eine besondere verhältnislose Schallung mit Vorladungen an ΦΙ und einer bedingten Entladung an Φ] verwendet wird, wobei /und/Gliederκι / the lettering is. This type of circuit is used for lower power consumption and for reducing the number of service lines (for DC voltages and clock signals) required in fields that do not require gate bias Vac . A logic symbol 554 with a label consisting of two digits IJ indicates an execution of the logic function in which a special, proportionless sound with precharge at ΦΙ and a conditional discharge at Φ] is used, with / and / terms

2» der Gruppe (1, 2, 3) und die Bedingung die logische Leitbedingung sind. Dieser Schaltungstyp wird zur Erniedrigung der Energie, zur Herabsetzung der Zellengröße und/oder zur Erhöhung der Schaltungsgeschwindigkeit verwendet. Ein Logiksymbol 555 mit der Beschriftung C weist darauf hin, daß die Logikfunktion unter Verwendung einer Bootstrap-Lastschaltung ausgeführt wird, die unten noch genauer beschrieben wird. Schließlich gibt ein Logiksymbol 556 mit der Inschrift OD an, daß die Logikfunktion unter Verwendung von2 »of the group (1, 2, 3) and the condition is the logical leading condition. This type of circuit is used to lower the power, to reduce the cell size and / or to increase the circuit speed. A logic icon 555 labeled C indicates that the logic function is being performed using a bootstrap load circuit, which is described in more detail below. Finally, a logic symbol 556 labeled OD indicates that the logic function using

jo Schaltungen mit offener Drain-Elektrode ausgeführt wird. Dieser Schaltungstyp wird in durch die Verdrahtung hergestellten logischen Oder-Gliedern (wire-OR-logic) verwendet, bei denen nur eines der mehreren miteinander verbundenen Verknüpfungsglieder eine Lastjo circuits carried out with an open drain electrode will. This type of circuit is implemented in logic OR gates produced by the wiring (wire-OR-logic) used in which only one of the multiple interconnected links carries a load

J5 erfordert.J5 requires.

Beschreibung der logischen Schaltung des Datenblocks 204Description of the logic circuit of data block 204

Der Datcnblock 204 enthält den Datenspeicher 206, der seinerseits aus dem /4-Register211,dem ß-Register 212, dem C-Rcgister213, dem F/4-Register226 und dem Fö-Register 227 besteht, sowie das Rechenwerk 207 und eine Kennzeichenbcarbeitungsschaltung 229. Der Datenspeicher 206 enthält ein Anschlußsystem 245, das eine 12 · 14-Matrix mit Ladungsspeichcrzellen 10 und 14 dynamischen Verzögerungsschaltungen 214 betätigt. Die Matrix 246 aus Ladungsspeicherzellen 10 und Verzögcrungsschaltungen 214 bildet das Parallelschiebcspcichcrsystcm für drei 13stellige Zahlen und 26 binäre Kennzeichen. Der Kommutator 545 besteht aus 12 in Fig. 19 genau dargestellten Schieberegisterzellen 541, die durch Verbinden des Ausgangs jeder Zelle 541 mit dem Eingang der nächsten Zelle 541 in Serie angeordnet sind. Auf diese Weise können die Zellen 541 gemeinsa-The data block 204 contains the data memory 206, which in turn consists of the / 4 register 211, the β register 212, the C-Rcgister213, the F / 4-Register226 and the Fö register 227 exists, as well as arithmetic unit 207 and a tag processing circuit 229. The data memory 206 includes a connection system 245 which a 12 x 14 matrix of charge storage cells 10 and 14 dynamic delay circuits 214 actuated. The matrix 246 of charge storage cells 10 and delay circuits 214 forms the parallel shift system for three 13-digit numbers and 26 binary ones Mark. The commutator 545 consists of 12 shift register cells 541 shown exactly in FIG. 19, arranged in series by connecting the output of each cell 541 to the input of the next cell 541 are. In this way, the cells 541 can share

^r)5 mc Lese-Schreib-Steuersignale nacheinander auf benachbarte Zeilen der Speichermalrix 546 verteilen. Damit der Kommutator ein stabiles Umlaufbild entsprechend den gewünschten Eigenschaften von 14 parallelverschicbcnden Schieberegistern mit einer Länge von ^r ) Distribute 5 mc read-write control signals successively to adjacent rows of the memory matrix 546. So that the commutator has a stable circulating image according to the desired properties of 14 parallel shift registers with a length of

bo jeweils 13 Bits und einem Eingang und einem Ausgang für jede der 14 Spalten der Speichermatrix bewirkt, sind im Kommutator zusätzliche Einrichtungen 547 und 544 vorgesehen. Das NAND-Glied 547 und das Verzögerungsclcmcnt 544 schließen Mehrfachschwingungenbo 13 bits each and one input and one output for each of the 14 columns of the memory matrix Additional devices 547 and 544 are provided in the commutator. The NAND gate 547 and the delay element 544 close multiple oscillations

h^r> aus, die dem Umlauf von mehr als einem Lese-Schreib-Umlaufsieuersignal entsprechen. Die MOS-Schaltungsäquivalenle der Schieberegisterzellen 541 sind in Fig. 19 dargestellt. |ede Schiebercgisterzelle bestehth ^r > corresponding to the circulation of more than one read-write circulating signal. The MOS circuit equivalents of the shift register cells 541 are shown in FIG. | every slide register cell exists

aus einem normalen, mit sechs MOS-Transistoren ausgestatteten Schieberegister-Bitabschnitt, und sie enthält zusätzlich eine Lastschaltung 548. in der die Bootstrap-Wirkung einer Kapazität zur Erzielung eines im Vergleich zu herkömmlichen Lastschaltungen überlegenen Übergangsverhaltens sowie eine Auslösung des Transistors 550 mit einem ΛΡ-lmpuls von der Zelle 543 und eine Sperrschaltung 551, die die Zeitdauer des Lese-Schrei b-Steuerimpulses auf die des Taktimpulses Φ1 begrenzt, angewendet werden. Die Schaltung der Zelle 543 ist im Einzelnen in F i g. 20 dargestellt; die Zelle 543 entwickelt mit Hilfe einer doppelinvcrtierenden Verstärkerschaltung aus den Taktimpulsen Φ1 die Zeitgeberimpulse RP. from a normal shift register bit section equipped with six MOS transistors, and it also contains a load circuit 548. in which the bootstrap effect of a capacitance to achieve a transition behavior that is superior to conventional load circuits and tripping of the transistor 550 with a ΛΡ- Pulse from cell 543 and an inhibitor 551, which limits the duration of the read-write control pulse to that of the clock pulse Φ1 , are used. The circuit of cell 543 is shown in detail in FIG. 20 shown; the cell 543 develops the timer pulses RP from the clock pulses Φ1 with the aid of a double-inversion amplifier circuit.

Nach Fig. 17 sind die /4-Datenwähler 219, die ß-Datenwähler 220 und die C-Datenwähler 221 an Eingabeeinrichtungen 510 des /4-Regislers 211 (Spalten A i,A2, A 4 und A S) an Eingabeeinrichtungen 511 des ß-Registers212(Spalten ßl, ß2,ß4und ß8)undan Eingabeeinrichtungen 512 des C-Registers 213 (Spalten Cl, C 2. C 4 und CS) angeschlossen. Die Daienwähler speisen daher die Eingabeeinrichtungen. Ausgabeeinrichtungen 536,537 und 538 für das Λ-Register 211, das ß-Register 212 bzw. das C-Register 213 schließen über die 1-Bit-Verzögerungsschaltungen 214 einen Umlaufweg zurück zu den Normaleingängen NA der Datcnwähler 219, NB der Datenwähler 220 und NC der Datenwähler 221. Zusätzlich zu den Normalwegen können die 2-Datenwähler 218 durch das XA-Steuersignal der Daienwähler 219, durch das J'-ß-Signal der ß-Datcnwähler 220 oder durch das JT-C-Steuersignal der C-Datenwähler 221 ausgewählt werden. Zusätzlich zu diesen Wegen können die Ausgangseinrichtungen 536 und 537 des /\-Regisiers 211 bzw. des B-Registers 212 über die Verzögerungsschaltungen 214 mit Hilfe eines Austauschsteuersignals zusammen mit dem oben im Zusammenhang mit F i g. 3 erörterten J"-^-Steuersignalen und .2-ß-Steuersignalen zu den ß-Datenwählern 220 bzw. zu den A-Datenwählern 219 freigegeben werden. Alle normalen Σ- und Austauschsteuersignale werden vom .^'-Decoder 191C an die Datenwähler 219, 220 und 221 geliefert. Signale an den Ausgabeeinrichtungen 536 des A-Rcgisters 211 und Signale an den Ausgabeeinrichtungen 538 des C-Rcgisters 213 werden unter Verzögerung durch die erste Hälfte der Verzögerungsschaltung 214 (normal exklusiv) der Plusseite der Addierschaltung 217 über den U-Datenwähler 215 zugeführt. In gleicher Weise werden Ausgangssignale an den Ausgangseinriehiungcn 537 des S-Registers 212 und Verzögerungen durch die erste Hälfte der Verzögerungsschaltung 214 und eine von der Einrichtung 524 erzeugte Konstante N (normal exklusiv) an die Minusseite der Addierschaltung 217 über die V-Datenwähler 216 angelegt. Antivalen/.schaltungcn 554 werden dazu verwendet, die über die V-Datenwähler 216 in die Addierschaltung 217 eingegebenen Eingangssignale bezüglich ihrer normalen Polarität (beim Addieren) an den Schaltungspunkten 555 bedingt zu komplementieren, wobei die Bedingung für eine solche Komplementbildung der Subtraktionsbefehl vom Ausgang 503 des Befehlsregisters 190 ist. Die iJ-Ausgangssignale an den Leitungen 552 von den {7-Datenwählern 215 und die beding! komplementierten V-Ausgangssignalc an den Schaltungspunktcn 555, die von den Antivalenzschaltungen 554 kommen, werden mit dein Übcrtragseingangssignal von 557 mit Hilfe von Übertragsaddicrzellen 556 addiert, damit die binäre Summe aus dem (V-Signal und aus dem bedingt komplementierten V-Sianal an den Schaltungspunktcn 558 und ein binäres Übertragssignal am Schaltungspunkt 559 gebildet werden. Die an den Schaltungspunkten 558 erzeugte binäre Summe und das am Schaltungspunkt 559 erzeugte Übertragssignal werden mit Hilfe einer logischen T-Addierichaltung 563 zu einer dezimalen Summe und einem dezimalen Übertrag an den Ausgängen 560 und einem Zwischenziffernübertragspunkt 561 abhängig vom Zustand des ZK-Steuersignals an der Leitung 564 und des CßftS-Steuersignals an der Leitung 565 korrigiert DieAccording to FIG. 17, the / 4 data selectors 219, the β data selectors 220 and the C data selectors 221 are connected to input devices 510 of the / 4 controller 211 (columns A i, A2, A 4 and AS) on input devices 511 of the ß- Registers 212 (columns ßl, ß2, ß4 and ß8) and connected to input devices 512 of the C register 213 (columns C1, C2, C4 and CS) . The file voters therefore feed the input devices. Output devices 536, 537 and 538 for the Λ register 211, the ß register 212 and the C register 213 close a loop back to the normal inputs NA of the data selectors 219, NB of the data selectors 220 and NC via the 1-bit delay circuits 214 Data selector 221. In addition to the normal routes, the 2-data selectors 218 can be selected by the XA control signal of the file selector 219, by the J'-β signal of the β data selector 220 or by the JT-C control signal of the C data selector 221 . In addition to these paths, the output devices 536 and 537 of the / \ - Regisiers 211 and the B register 212 can be activated via the delay circuits 214 with the aid of an exchange control signal together with the above in connection with FIG. 3 J "- ^ control signals and .2-β control signals to the β data selectors 220 and to the A data selectors 219, respectively, can be enabled. All normal Σ and exchange control signals are passed from the , 220 and 221. Signals at the output devices 536 of the A-Rcgister 211 and signals at the output devices 538 of the C-Rcgister 213 are delayed by the first half of the delay circuit 214 (normally exclusive) of the plus side of the adder circuit 217 via the U- Data selector 215. In the same way, output signals at the output devices 537 of the S register 212 and delays through the first half of the delay circuit 214 and a constant N (normally exclusive) generated by the device 524 are applied to the minus side of the adder circuit 217 via the V- Data selector 216. Antivalen / .circuits 554 are used to convert the input signals entered into the adder circuit 217 via the V data selector 216 le to complement conditionally with respect to their normal polarity (when adding) at the circuit points 555, the condition for such a complement formation being the subtraction command from output 503 of the command register 190. The iJ output signals on lines 552 from the {7 data selectors 215 and the conditional! The complemented V output signal at the node 555, which comes from the antivalence circuits 554, is added to the carry input signal from 557 with the help of carry add cells 556, so that the binary sum of the (V signal and the conditionally complemented V signal at the node 558 and a binary carry signal are formed at node 559. The binary sum generated at node 558 and the carry signal generated at node 559 are converted into a decimal sum and a decimal carry at outputs 560 and an intermediate digit carry point with the aid of a logical T-adding circuit 563 561 corrected depending on the state of the ZK control signal on line 564 and the CßftS control signal on line 565

ίο Steuersignale an den Leitungen 564 und 565 werden dazu verwendet, eine binäre Codierung als entgegengesetzte Codierung zu einer binär codierten Dezimaloperation (BCD) auszuwählen und Zwischenziffernüberträge in ausgewählten Feldern des Registerdatenumlaufs zu blockieren.ίο Control signals on lines 564 and 565 are used to select a binary coding as the opposite coding to a binary coded decimal operation (BCD) and to block inter-digit transfers in selected fields of the register data circulation.

Die Ausgänge 560 der Γ-Addierschaltung 563 können mit Hilfe der 2-Datenwähler 218 entweder über die verschiebungsfreien Wege (NS) oder über Verzögerungsschaltungen 566 und die Linksverschiebungswege (LS) ausgewählt werden. Die .J-Datenwähler lassen auch einen Rechtsverschiebungsweg durch Verwendung der der invertierten lASignale an den LeitungenThe outputs 560 of the Γ adder circuit 563 can be selected with the aid of the 2-data selector 218 either via the displacement-free paths (NS) or via delay circuits 566 and the left-shift paths (LS) . The .J data selectors also allow a right shift path by using the inverted IA signals on the lines

552 und der invertierten V-Signale an den Leitungen552 and the inverted V signals on the lines

553 zu. Die ^Steuerschaltung 527 überträgt Links- oder Rcchtsverschiebungsbefehle auf die Links- oder Rechtsverschiebungswege der -J-Datenwähler 218, und sie gibt einen verschiebungsfreien Weg frei, wenn weder Links- noch Rechtsverschiebungsbefehle vorhanden sind. Wenn ein Linksverschiebungsbefehl vorliegt, er-553 to. The control circuit 527 transmits left or right shift commands to the left or right Right shift paths of -J data selectors 218, and it enables a shift-free path if neither left nor right shift commands are available are. If there is a shift left command,

jo zeugt die ^-Steuerschaltung 527 außerdem Vorderflankenfeststcliungssignale des Signals am Ausgang 526 des Ziffcrnmaskendecoders, die von den die Linksverschiebung verzögernden Verzögerungsschaltungen 566 dazu verwendet werden, die erste Ziffer zu blockieren, damitjo, the ^ control circuit 527 also generates leading edge detection signals of the signal at the output 526 of the digit mask decoder, which the left shift delaying delay circuits 566 can be used to block the first digit from doing so

J5 die Eingabe einer Null an der niedrigstwertigen maskierten Stelle gewährleistet wird.J5 entering a zero on the least significant masked Place is guaranteed.

Die Kennzcichenbearbeitungsschaltung 229 schließt in der gleichen Weise wie die Registerbearbeitungsschaltung des Rechenwerks 207 einen Umlaufweg, der vom Datenspeicher 206 gebildet wird. Die Ausgabeeinrichtung 568 der FA-Speicherzelle und die Ausgabeeinrichtung 569 der Fß-Speicherzelle sind die normalen Umlaufeingänge, der M-Bearbeitungslogik 519 und der FB- Bearbeitungslogik 520 der Kennzeichenlogikschal-The identifier processing circuit 229 closes a circulation path which is formed by the data memory 206 in the same way as the register processing circuit of the arithmetic unit 207. The output device 568 of the FA memory cell and the output device 569 of the Fß memory cell are the normal circulation inputs, the M processing logic 519 and the FB processing logic 520 of the identifier logic circuit.

4^r> tung 229, und die Signale an diesen Ausgabeeinrichtungen werden auch auf die Kennzeichenauswählglieder 570 in der Sprungbcdingungsschaltung 192 übertragen. Die Kenn/.cichensteuereingangssignale an den Leitungen 518 vom Ziffcrnmaskendecoder 195ß ermöglichen das Setzen, Rücksetzen oder Umschalten eines bestimmten Kennzeichens, wo das bestimmte Kennzeichen durch das SUB Sa des Befehlsregisters 503 (FA oder FB) und durch das FMSK-Steuersignal an der Leitung 519 vom Kennzeichenmaskendecoder 195Λ (das4 ^r > device 229, and the signals at these output devices are also transmitted to the label selectors 570 in the jump circuit 192. The identifier / .cichensteuereingangssignale on the lines 518 from the digit mask decoder 195ß enable the setting, resetting or toggling of a specific identifier, where the specific identifier through the SUB Sa of the command register 503 (FA or FB) and through the FMSK control signal on the line 519 from License plate mask decoder 195Λ (das

V) einender 13 Zeitzustände auswählt) adressiert wird. Außerdem können FA- und Fß-Kennzeichenpaare im gleichen Zeitzustand (FMSK) mit Hilfe des FFLG-Befehls an der Leitung 518 vom Ziffernmaskendecoder 195ß ausgetauscht werden. Die FA- und Fß-Bearbeitungs-V) one of the 13 time states is selected) is addressed. In addition, FA and Fß tag pairs can be exchanged in the same time state (FMSK) using the FFLG command on line 518 from digit mask decoder 195ß. The FA and Fß machining

W) schaltungen 519 und 520 liefern zur Vervollständigung der Umlaufschleife für die Kennzeichen Kennzeichendaten an die Eingabeeinrichtungen 505 bzw. 506 der Kennzeichenregister.W) circuits 519 and 520 provide license plate data to complete the recirculating loop for the license plates to the input devices 505 or 506 of the identification register.

h^r> Beschreibung der Logikschaltung desh ^r > Description of the logic circuit of the

Stcuerblocks 202Control blocks 202

Der Steuerblock 202 besteht aus dem BefehlsregisterThe control block 202 consists of the command register

190, dem «-Decoder 191A dem Befehlsdecoder 191B, dem ^"-Decoder 191Cund der Sprungbedingungsschaltung 192.190, the «decoder 191A, the command decoder 191B, the ^" decoder 191C and the jump condition circuit 192.

Das Befehlsregister 190 enthält eine Gruppe aus elf Negatorschaltungen 575, deren Eingänge von den Datenausgängen 502 des Festwertspeichers 508 des Programmblocks einmal pro Befehlszyklus durch das mit einer Bootstrap-Schaltung ausgestattete NAND-Glied 571 abgetastet werden. Der Ä-Decoder 191A der Steuerdecoder 191Ä und der Jf-Decoder 191Csind ebenso wie die anderen in Fig. 17 dargestellten Decoder mit programmierbaren Logikfeldern ausgestattet, die mit der Ausnahme, daß der Decoder nicht vollkommen ausgeführt ist, den Decodier/Codier-Schaltungcn des Festwertspeichers (ROM) im Aufbau gleichen. Das heißt, daß in einem programmierbaren Logikfeld (PLA) nur die gewünschten Zustände decodiert werden, während in einem Festwertspeicher mit einer N-Bit-Adresse 2^N Speicherplätze decodiert werden. Als Beispiel sei das in Fig.21 dargestellte programmierbare Logikfeld betrachtet. Die A- und ß-Eingänge 571 sind an die erste Hälfte (Decoder) eines programmierbaren Logikfeldes sowohl mit normaler als auch mit invertierter Polarität angelegt. Bei diesem Beispiel stehen als Eingangssignalc für ein zweites Feld (Codierer) vier Produktausdrücke an den Decoderausgängen 572 zur Verfügung. Die Decodierglieder 572 und die Codierglieder 573 sind gleichartige Verknüpfungsglieder, nämlich NAND-Glieder. Da sich eine NAND-NAND-Logik auf eine UND-ODER-Logik reduziert, ist es zweckmäßig, zur Beschreibung der Schaltungsaustattung des programmierbaren Logikfeldes die Produktsummendarstellung zu verwenden, wo die Abhängigkeil eines bestimmten Produktausdrucks an einem bestimmten Eingang durch einen Kreis am Verbindungspunkt, beispielsweise wie bei 574, angezeigt wird. Die Kreise entsprechen auch der räumlichen Lage von MOS-Gate-Elektroden mit Hilfe der Verwendung einer programmierbaren Gatc-Elektrodenmaske bei der Herstellung der MOS-Ausfiihrung.The command register 190 contains a group of eleven inverter circuits 575, the inputs of which are scanned from the data outputs 502 of the read-only memory 508 of the program block once per command cycle by the NAND gate 571 equipped with a bootstrap circuit. The λ decoder 191A, the control decoder 191A and the Jf decoder 191C, like the other decoders shown in Fig. 17, are provided with programmable logic fields which, with the exception that the decoder is not fully implemented, the decoder / coding circuit cn of the read-only memory (ROM) the same in structure. This means that only the desired states are decoded in a programmable logic field (PLA) , while 2 ^N memory locations are decoded in a read-only memory with an N- bit address. The programmable logic field shown in FIG. 21 is considered as an example. The A and ß inputs 571 are applied to the first half (decoder) of a programmable logic field with both normal and inverted polarity. In this example, four product terms are available at the decoder outputs 572 as input signals for a second field (encoder). The decoding elements 572 and the coding elements 573 are logic elements of the same type, namely NAND elements. Since NAND-NAND logic is reduced to AND-OR logic, it is advisable to use the product sum display to describe the circuit equipment of the programmable logic field, where the dependent wedge of a certain product expression at a certain input is represented by a circle at the connection point, for example as at 574, is displayed. The circles also correspond to the spatial position of MOS gate electrodes with the aid of the use of a programmable gate electrode mask in the manufacture of the MOS version.

Entsprechend der oben angegebenen Symbolik für Decoder (PLA) enthält der Σ- Decoder 191C einen Decoder 578 mit vier Produktausgängen und ein vierzeiliges Ausgangscodierfeld 579 zum Decodieren der Steuersignale 509 von den 2'-A- und .J-ß-Eingängen vom Ausgang 503 des Befehlsregisters 190, des Signals am Ausgang 526 des Ziffemmaskendccoders 195B und des Austauschbefehls EX am Ausgang 504 des RC-Decoders 191A In gieicher Weise setzt der /?-Decoder 191,4 die vom R-FeId 234 kommenden Signale am AusgangAccording to the symbols for decoders (PLA) given above, the Σ decoder 191C contains a decoder 578 with four product outputs and a four-line output coding field 579 for decoding the control signals 509 from the 2'-A and .J-ß inputs from the output 503 of the Command register 190, the signal at the output 526 of the digit mask decoder 195B and the exchange command EX at the output 504 of the RC decoder 191A

503 des Befehlsregisters 190 unter Verwendung eines Decodierfeldes 581 mit sieben Produktausgängen und eines fUnfzeiligen Ausgangscodierfeldes 582 in die UV-Steuersignale CU, AU, ßKund EX an den Ausgängen503 of the command register 190 using a decoding field 581 with seven product outputs and a five-line output coding field 582 in the UV control signals CU, AU, βK and EX at the outputs

504 sowie in dem R 7-Wartebedingungscode an der Leitung 580 um. Alle Produktausdrücke des Decodierfelds 581 werden durch den wahren Zustand des /-Bits 230 des Befehlsregisters 190 am Ausgang 503 und durch das invertierte Kennzeichensignal an der Leitung 525 hervorgerufen. Der Steuerdecoder 191B decodiert die Steuersignale für spezielle Tastaturbefehle für das Tastaturbedingungssignal an den Leitungen 513, das Tastaturwartesignal an den Leitungen 515 und die Linksund Rechtsverschiebungssignale an den Leitungen 517. Der Steuerdecoder 191Z? arbeitel mit einem Decoderfeld 583 mit zwölf Produktausgängen und mit einem neunzeiligen Ausgangscodierfeld 584.504 as well as in the R 7 wait condition code on line 580 at. All product terms of decode field 581 are caused by the true state of / bit 230 of command register 190 on output 503 and by the inverted flag signal on line 525. The control decoder 191 decodes the B control signals for keyboard controls for the keyboard condition signal on lines 513, the keyboard wait signal on lines 515 and the left- and right-shifting signals on lines 517. The control decoder 191Z? work with a decoder field 583 with twelve product outputs and with a nine-line output coding field 584.

Die Sprungbedingungsschaltung 192 enthüll eine kreuzweise gekoppelte Halteschaltung 584, die an ihrer Setzseite Eingangssignale von den Tastaturzustands-Wählgliedern 514, dem Übertragungswählglied 528 und den Kennzeichenprüf- und Vergleichsgliedern 570 und an ihrer Rücksclzseite Eingangssignalc von einem Zeitgebtreingang 585 erhält. Außerdem enthält die Sprungbcdingungsschaltung 192 eine Torschaltungsanordnung 586. die ein .Sprungbedingungssteuersignal an der Leitung 507 zu Sprunggliedern 508 freigibt, wenn ein Sprungbefehl decodiert wird und die SprungbedingungThe jump condition circuit 192 reveals a cross-coupled latch circuit 584 attached to its Set side input signals from keyboard state selectors 514, transmission selectors 528, and the identifier checking and comparing gates 570 and, on their rear side, input signals from a timer input 585 received. In addition, contains the jump condition circuit 192 a gate circuit arrangement 586. the .jump condition control signal on the line 507 to jump elements 508 enables when a jump instruction is decoded and the jump condition

ίο wahr ist.ίο is true.

Beschreibung der logischen Schaltung des
Zcitgeberblocks 203Description of the logic circuit of the
Encoder Blocks 203

Der Zcitgebcrblock 203 enthält den Taktgenerator 193, den Zustands- und Ziffemzeitgebergenerator 194, den Ziffern- und Kennzeichenmaskendecoder 195 und dieTasleneingabe-Logikschaltung 196.The timer block 203 contains the clock generator 193, the status and digit timer generator 194, the digit and number mask decoder 195 and the pocket input logic circuit 196.

Die gesamte Zeitsteuerinformation für die Rechenan-Ordnung wird von einem (außerhalb der monolithischen Halbleiteranordnung von Fig. 17 liegenden) Rechteckgenerator mit einer Frequenz von etwa 250 KHz geliefert. Die durch die ^-Klemme 530 in F i g. 17X angegebene Eingangstaktleitung C stellt eine Einrichtung dar. mit der das externe Taktsignal an die monolithische Rechenanoidnung angelegt werden kann. Der in Fig. 17X dargestellte Grundtaktgeber und der in Fig. 17Z dargestellte Dreiphasentaktgeber sind in die monolithische Halbleiteranordnung integriert. Die Rechteckschwingung Φ wird unmittelbar im Grundtaktgeber von Fig. 17X in die Rechteckschwingungen ΦΒ1 und ΦΒ 2 mit jeweils der halben Folgefrequenz und entgegengesetzten Polaritäten geteilt, die an den Leitungen 531 bzw. 532 erscheinen. Die zwei Rechteckschwingungen ΦΒ 1 und ΦΒ2 werden ihrerseits wieder mit Hilfe eines 3-Bit-Ringzählers 588 zur Bildung der drei Taktfolgen Φ\1^ Φ2L und Φ3L aufgeteilt, die an den Leitungen 533, 534 bzw. 535 erscheinen und als Grundtaktsystem für alle Logikschaltungen der in F i g. 17 dargestellten Rechenanordnung verwendet werden.All of the timing information for the arithmetic arrangement is provided by a square wave generator (external to the monolithic semiconductor device of FIG. 17) having a frequency of approximately 250 KHz. The through the ^ terminal 530 in F i g. Input clock line C indicated in FIG. 17X represents a device with which the external clock signal can be applied to the monolithic computing device. The basic clock generator shown in FIG. 17X and the three-phase clock generator shown in FIG. 17Z are integrated in the monolithic semiconductor device. The square wave Φ is divided directly in the basic clock generator of FIG. 17X into the square waves ΦΒ 1 and ΦΒ 2 , each with half the repetition frequency and opposite polarities, which appear on lines 531 and 532, respectively. The two square waves ΦΒ 1 and ΦΒ2 are in turn divided again with the help of a 3-bit ring counter 588 to form the three clock sequences Φ \ 1 ^ Φ2L and Φ3L , which appear on lines 533, 534 and 535 and serve as the basic clock system for all logic circuits the in F i g. 17 shown computing arrangement can be used.

Der Zustands- und Ziffern/.eilgcbergenerator macht von dynamischen Schieberegisierelementen und von programmierbaren Logikfeldern Gebrauch, um einen Zustandszähler 598, einen Ziffernzähler 590, eine Zu-4^r> stands-Ziffcrn-Vcrgleichsschallung 591, einen Zustandsdecoder 592 und einen Zifferndecoder 593 zu bilden. Die wiedercodierten Ausgangssignale des Zustandsdecoders an den Leitungen 594 werden auf die anderen Funktionselcmente verteilt, damit die Möglichkeit zur beliebigen Auswahl der Zustandszeitsteuerung an jeder der sechs unabhängigen Zeitsteuerleitungen geschaffen wird. Die Ausgangssignale an den Zustandsdecoderausgangslcilungcn 595 werden ebenfalls entsprechend dem Bedarf anderer Schaltungselemente von Fig. 17 verteilt. Damit die Möglichkeit zur Ableitung des richtigen Rückführungssignals für das Ziffernrückführungsregister geschaffen wird, speisen die Ausgangssignale des Zifferndecoders 593 den Ausgangsabtaster 197.The state and numeric / makes .eilgcbergenerator dynamic Schieberegisierelementen and programmable logic arrays use to a state counter 598, a digit counter 590, a to-4 ^r> stands-Ziffcrn-Vcrgleichsschallung 591, a state decoder 592 and a numeric decoder to form. 593 The re-encoded output signals of the state decoder on lines 594 are distributed to the other functional elements so that the possibility of arbitrary selection of the state timing is created on each of the six independent timing lines. The output signals to the state decoder output line 595 are also distributed as required by other circuit elements of FIG. In order to provide the possibility of deriving the correct feedback signal for the digit return register, the output signals of the digit decoder 593 feed the output scanner 197.

Von den Signalen an den Produktausgängen des bo Kennzeichenmaskendecoders 195 werden 13 dazu verwendet, die Kennzeichenadressen vom R-FeId 234 und vom J'-Feld 235 des Befehlsregisters 190 am Ausgang 5Oj entsprechend den von den SA-, SB-, SC- und SD-Eingängen des Zustandszählcrs 5 decodierten Zustänb5 den 1 bis 13 zu bilden, um an der Leitung 596 das Kennzeichenadressierungssignal FMSK herzuleiten, das dann als die Zeitsteueradresse von Kennzeichenbearbeiuingsvorgängen zu den Kennzeichenbearbeitungs-Of the signals at the product outputs of the bo identifier mask decoder 195, 13 are used to generate the identifier addresses from the R field 234 and from the J 'field 235 of the command register 190 at output 5Oj in accordance with the information provided by the SA, SB, SC and SD Inputs of the state counter 5 to form decoded states 1 to 13 in order to derive the identifier addressing signal FMSK on the line 596, which is then used as the timing address of identifier processing operations to the identifier processing

gliedern 519 und 520 durchgeschaltet wird. In gleicher Weise liefert der Ziffernmaskendecoder 195ß an der Leitung 526 das Ziffernmaskensignal durch Zuweisungen des M-Feldes 232 des Befehlsregisters 190 am Ausgang 503 und vom Zustandszähler 589. Auf diese Weise werden Setz- und Rücksetzzuordnungen mit beliebiger Entsprechung zwischen Zustand und Maske für jede der sechs einzelnen Masken geschaffen. Zusätzlich zu der Ziffernmaske führt der Ziffernmaskendecoder 195S eine Decodierung der Kennzeichenstcucrsignalc an den Leitungen 518, eine Decodierung des Rcchtsverschiebungssteuersignals an der Leitung 529 und eine Decodierung der von der Einrichtung 524 erzeugten Konstantsignale N durch.divide 519 and 520 is switched through. In the same way, the digit mask decoder 195ß on line 526 provides the digit mask signal by assigning the M field 232 of the command register 190 at output 503 and from the status counter 589. In this way, set and reset assignments with any correspondence between status and mask for each of the six created individual masks. In addition to the digit mask, the digit mask decoder 195S decodes the identifier check signals on lines 518, decodes the right shift control signal on line 529 and decodes the constant signals N generated by device 524.

Beschreibung der logischen Schaltung des Ausgangsblocks 205Description of the logic circuit of output block 205

Der Segmentdecoder 198 enthält Vcrzögerungselemente 542, die einen Puffer für die Signale an den Ausgabeeinrichtungen 536 der Schieberegisterspeicheranordnung 206 bilden, ferner ein Segmenidccoderfeld (PLA) 601 und eine Ausgangspufferschaltung 602, die Ausgangsklemmen 576 mit Ausgangssignalen für elf Decodiersegmente speist. Das Segmentdecoderfeld hat 10 Produktausgänge zum Codieren einer numerischen Information zum selektiven Wiederkombinieren, d. h. zum Codieren an numerischen Segmentausgängen der Ausgangspufferschaltung 602, Produktausgänge zum Decodieren von Kennzeicheninformationen (beispielsweise Fehler- oder Minuszeicheninformalionen) und Produktausgänge und einen Rückkopplungssignalausgang 603 zur Ermöglichung der Nulluntcrd rückung.The segment decoder 198 contains delay elements 542 which form a buffer for the signals at the output devices 536 of the shift register memory arrangement 206, furthermore a segment encoder array (PLA) 601 and an output buffer circuit 602 which feeds output terminals 576 with output signals for eleven decoding segments. The segment decoder field has 10 product outputs for encoding numerical information for selective recombining, i.e. for encoding at numerical segment outputs of the output buffer circuit 602, product outputs for decoding identification information (for example error or minus sign information) and product outputs and a feedback signal output 603 to enable zero subtraction.

Der Zifferndecoder 197 enthält elf NAND-Glieder 604 mit jeweils zwei Eingängen, die Ausgangssignale des Zifferndecoders 593 durch ein Ziffernaustastsignal an der Leitung 606 zur Ermöglichung der Zwischenziffernaustastung blockieren, und Ausgangspufferschaltungen 605 zum Speisen von Klemmen 576, die eine Abtastung der Tastatur und der Anzeige bewirken, wie oben beschrieben wurde.The digit decoder 197 contains eleven NAND gates 604, each with two inputs, the output signals of digit decoder 593 by a digit blanking signal on line 606 to enable inter-digit blanking block, and output buffer circuits 605 for feeding terminals 576 which are a Effect scanning the keyboard and display as described above.

Beschreibung der logischen Schallung und des Programms des Programmblocks 201Description of the logic and the program of the program block 201

Wie oben bereits beschrieben wurde, enthält der Programmblock 201 den Programmzähler 209 und den Festwertspeicher 208. Zusammen führen der Programmzähler 209 und der Festwertspeicher 208 die für jeden Befehl erforderliche Adressenänderung durch, und sie versorgen den Steuerblock 201 in der hier beschriebenen Ausführungsform, beispielsweise mit einem 11-Bit-Eingangssignal für das Befehlsregister 190.As already described above, the program block 201 contains the program counter 209 and the Read-only memory 208. Together, the program counter 209 and the read-only memory 208 carry out the for by any command required change of address and they feed the control block 201 in the one described here Embodiment, for example with an 11-bit input signal for the command register 190.

Die für einen laufenden Befehl erforderliche Adressenänderung ist bei Wartevorgängen keine Änderung, bei normalen Erhöhungsvorgängen und bei nicht ausgeführten Sprungvorgängen, die binäre Addition einer 1 oder bei Sprungbefehlen, die ausgeführt werden, das Ersetzen des gesamten aus neun Bits bestehenden Inhalts des Programmzählcrs durch neun Bils vom Befehlsregister 190. Das Unterbleiben der Änderung bei Wartevorgängen und die binäre Addition einer 1 bei normalen Erhöhungsvorgängen und bei nicht ausgeführten Sprungvorgängen werden mit Hilfe eines Scrieneingangssignals von der Leitung 651 zur höchstwertigen Stelle des Programmzählers 209 von der Tastcneingabe-Logikschaltung 1% im Zeitgeberblock 203 ausgeführt, das entweder das Signal am Ausgang 652 der niedrigstwertigen Stelle des Programmzählers 209 umlaufen läßt oder zum Signal zur niedrigstwertigen Stelle 1 addiert bzw. es zum Eingang der höchstwertigen Stelle des Programmzählers 209 weiterlaufen läßt. Auf jeden Fall erfolgt der Umlauf synchron zum Befehlszyklus. Das Ersetzen des gesamten aus 9 Bits bestehenden Zählinhalts durch 9 Bits vom Befehlsregister 190 bei ausgeführten Sprungvorgängen wird durch eine parallele Abtastung der Ausgänge 503 des BefehlsregistersThe address change required for a current command is not a change during waiting processes, with normal increase processes and with non-executed jump processes, the binary addition of a 1 or, in the case of jump instructions that are executed, the replacement of the entire content consisting of nine bits of the program counter by nine bits from the command register 190. The omission of the change in waiting processes and the binary addition of a 1 in normal increase processes and jump processes that have not been carried out are activated with the aid of a scrolling input signal from line 651 to the most significant digit of program counter 209 from the key input logic circuit 1% executed in the timer block 203, which either circulates the signal at the output 652 of the least significant digit of the program counter 209 leaves or adds 1 to the signal for the least significant digit or it to the input of the most significant digit the program counter 209 continues to run. In any case, the cycle takes place synchronously with the command cycle. Replacing the entire 9-bit count with 9 bits from command register 190 involves executed jump processes are indicated by a parallel scanning of the outputs 503 of the command register

in 190 mit Hilfe des Ausgangssignals der Sprungbedingungsschakung 192 zu den Eingängen 653 aller Bits des Programmzählers 209 gleichzeitig während des Zustandcs S 12 des Befehlszyklus durchgeführt.carried out in 190 with the aid of the output signal of the jump condition switch 192 to the inputs 653 of all bits of the program counter 209 simultaneously during the state c S 12 of the instruction cycle.

Die Ausgabe des Befehlsworts an das Befehlsregister 190 des Sleuerblocks erfolgt unter der Wirkung des NAND-Glieds 654, das während des Zustandes S13 bei jedem Befehlszyklus ein neues Eingangssignal an das Befehlsregister 190 anlegt. Der Serienumlauf des Programmzählers 190 wird mit Hilfe von herkömmlichen Schieberegisterbits 656 unter der Taktsteuerung durch NAND-Glieder 655 während der Zustände S3 bis S12 ausgeführt. Der Festwertspeicher ROM enthält pro Bitausgang 54)3 des Befehlsregister 190 einen Eins-Aus-64-Dccoder, der ein Feld von 5 NAND-Gliedern pro Bit oder insgesamt 55 NAND-Gliedern speist. Eines dieser fünf NAND-Glieder wird von einem l-Aus-5-Codierer für jedes Bit adressiert. Somit ist eine Einrichtung zum Speichern von maximal 320 Wörtern zu je 11 Bits geschaffen, und es ist eine Auswahl (Decodierung und Co-The output of the command word to the command register 190 of the sleuerblock takes place under the action of the NAND element 654, which applies a new input signal to the command register 190 for each command cycle during the state S13. The serial circulation of the program counter 190 is carried out with the aid of conventional shift register bits 656 under the clock control by NAND gates 655 during the states S3 to S12. The read-only memory ROM contains a one-out-of-64 dccoder for each bit output 54) 3 of the command register 190, which feeds an array of 5 NAND elements per bit or a total of 55 NAND elements. One of these five NAND gates is addressed by a 1-out-of-5 encoder for each bit. This creates a device for storing a maximum of 320 words of 11 bits each, and a selection (decoding and co-

jo dierung) für die Direktadressierung jedes einzelnen Worts vorgesehen. Der Programmblock 201 der hier beschriebenen Rechenmaschinenausführung enthält einen programmierbaren Festwertspeicher 208 zum Speichern eines festen Programms; bei weiteren Ausführungen kann der Festwertspeicher 208 jedoch durch einen Lese-Schreib-Speicher ersetzt werden, so daß das gespeicherte Programm und somit die Funktionsweise der Rechenanordnung kontinuierlich verändert werden könnten.jo dation) for direct addressing of each individual Word provided. The program block 201 of the calculating machine embodiment described here contains a programmable read only memory 208 for storing a fixed program; for further versions However, the read-only memory 208 can be replaced by a read-write memory, so that the stored Program and thus the mode of operation of the computing arrangement can be continuously changed could.

4(i Das in einer Ausführungsform der Rechenanordnung mit variabler Funktion enthaltene Programm schafft die Möglichkeit für Rechnerbetriebseigenschaften, die »Kombination ß« genannt sind und in der Tabelle VIII dargestellt sind. Die entsprechenden Flußdiagramme dieser Ausführung sind in den F i g. 22A bis 22T dargestellt. Das sich ergebende lineare Programm ist in der Tabelle Vl dargestellt. Schließlich ist in der Tabelle VII ein logisches Simulationsergebnis für einen Teil eines Ausführuingsproblembeispiels dargestellt.4 (i That in one embodiment of the computing arrangement program contained with variable function creates the possibility for computer operating characteristics that "Combination ß" are mentioned and in Table VIII are shown. The corresponding flow charts for this embodiment are shown in FIGS. 22A through 22T. The resulting linear program is in the Table VI shown. Finally, in Table VII is a logical simulation result for part of a Execution problem example shown.

Bezugnehmend auf F i g. 22 ist das Flußdiagramm des Rechenprogramms folgendermaßen ausgebildet:Referring to FIG. 22, the flow chart of the computer program is designed as follows:

F i g. 22A enthält eine Zeichenerklärung der Flußdiagrammdarstellung. Die Form der dargestellten Blöcke wird dabei zur Unterscheidung der verschiedenen Klassen von Befehlen verwendet, während die Blockbeschriftungen zur Bezeichnung des bestimmten Befehlsinhalts der angegebenen Klasse verwendet werden. Das kreisförmige Symbol wird für Marken verwendet beispielsweise für die Marken GO und CONT vonF i g. Figure 22A contains an explanation of the symbols of the flowchart representation. The shape of the blocks shown is used to differentiate between the various classes of commands, while the block labels are used to designate the specific command content of the specified class. The circular symbol is used for brands for example for the brands GO and CONT of

M) F i g. 22A- Rechtecke symbolisieren Zuweisungen. Für Regisieropcraiioncn wird eine Pfcildarstellung verwendet, wobei zur Anzeige der Ziffernmaske ein Index verwendet wird. Bei Kennzeichenoperationen, die durch ein mit einer F.xtralinic versehenes Rechteck dargestellt sind, wird der Befehl mit einer mnemonischen oder alphanumerischen Identifizierung des oder der so zu ändernden Kennzeichen angegeben. Das ovale Symbol wird für alle Prüfoperationen verwendet, einschließlichM) F i g. 22A rectangles symbolize assignments. For Regisieropcraiioncn an arrow representation is used, an index is used to display the number mask. For tag operations that are carried out by a rectangle with an F.xtralinic is shown, the command is shown with a mnemonic or alphanumeric Identification of the license plate (s) to be changed. The oval symbol is used for all test operations, including

für Kennzeichenprüf-, Kennzeichcnvergleichs- und Registcrvergleichsbcfehle. Das rautenförmige Symbol wird für bedingte Sprungbefehle verwendet, wobei sich die angegebenen Bedingungen auf die vorangehende Prüf- oder Registeroperalion (Übertrag) beziehen. Das sechseckige Symbol wird für Warteoperaiionen verwendet. Zusätzlich zur Wartebedingung beispielsweise für /-) Il oder KN, sind auch zugehörige Operationen, beispielsweise die Addition von I angegeben.for identifier check, identifier comparison and register comparison commands. The diamond-shaped symbol is used for conditional jump instructions, whereby the specified conditions refer to the preceding test or register operation (carry). The hexagonal symbol is used for waiting operations. In addition to the waiting condition, for example for / -) II or KN, associated operations, for example the addition of I, are also specified.

In 22B ist die grundlegende Steuerroutine dargestellt, die die vier Grundoperationsroutinen (±, ξ. χ. 4-) miteinander verbindet und den laufenden und den vorangegangenen Operationszustand mit Hilfe des dargestellten Kennzeichenprüf- und Kennz.eichenaktualisierungs-Entscheidungsbaums bestimmt. Das in der Tabelle VI angegebene lineare Programm beginnt am Speicherplatz 040 mit der Marke MIN (entsprechend =), und es führt weiter bis zum Speicherplatz 057 mit einem »ständigen Sprung« zur Marke LOCK. 22B shows the basic control routine which combines the four basic operating routines (±, ξ. Χ. 4-) and determines the current and previous operational status with the aid of the license plate check and license plate update decision tree shown. The linear program specified in table VI begins at memory location 040 with the label MIN (corresponding to =), and it continues to memory location 057 with a "continuous jump" to the label LOCK.

In Fig. 22C sind die Routinen für die Löscheingabe (CE), den Dezimalpunkt (DPT), Löschung (C) und Dateneingabe dargestellt. Die Lösch-Routine befindet sieh an den Speicherplätzen 000 bis 003, und sie ermöglicht die Löschung aller Kennzeichen und der A- und C-Register und Rückkehr zur Marke LOCK. Die Löscheingaberoutine befindet sich am Speicherplatz 058, und sie springt zur D2-Routine am Speicherplatz 021 zum Löschen des Α-Registers und der zugehörigen Kennzeichen. Die Dateneingaberoutine ist die Steuerrouiinc zur Eingabe von Zifferntasten- und Dezimalpunklschallerroutinen, die am Speicherplatz 01 £ beginnen.22C shows the erase entry (CE), decimal point (DPT), erase (C) and data entry routines. The clear routine is located in locations 000 through 003 and allows all tags and the A and C registers to be cleared and returned to the LOCK tag. The deletion input routine is located at memory location 058, and it jumps to the D2 routine at memory location 021 for deleting the Α register and the associated identifiers. The data entry routine is the control routine for entering numeric keypad and decimal point sounding routines that begin at memory location 01 £.

Es wird nun auf F i g. 22D Bezug genommen. Alle ablaufenden Routinen enden in der LOOC-Routine, die die Unterdrückung einer Doppeltasteneingabe und die mehrfache Ausführung einzelner Operationseingaben durch Prüfen aller momentanen Taslatureingabesignale auf den Ruhezustand (offener Stromkreis) ermöglicht. Die LOCK-Routme ist in den Speicherplätzen 004 bis 008 untergebracht, und sie springt bei Bestätigung des Ruhezustandes zu einer IDLE-Routine. In zwei Wartcschleifen an den Speicherplätzen 009 bis 010 ermöglicht die /OLE-Routine die Beseitigung eines Vordcrflankentastenprellens sowie einer vorübergehenden Störung.It is now shown on FIG. 22D is referred to. All running routines end in the LOOC routine, which enables the suppression of a double key input and the multiple execution of individual operation inputs by checking all current keyboard input signals for the idle state (open circuit). The LOCK routine is stored in memory locations 004 to 008, and when the idle state is confirmed it jumps to an IDLE routine. In two waiting loops at storage locations 009 to 010, the / OLE routine enables the elimination of leading-edge key bouncing and a temporary fault.

Nun wird auf F i g. 22E Bezug genommen. D/ie OPN-Routine ermöglicht das Abfragen der Tastaturoperationseingänge (KO-Taslen), um die geforderte Operation zu bestimmen. Erreicht wird diese Bestimmung mit einer Liste von bedingten Sprungbefehlen, deren Ausführungsfolge der Reihenfolge entspricht, mit der die Tasten an die Ziffernabtastausgänge angeschlossen sind, sowie mit Hilfe des Wariebefchis für D i ί zum Synchronisieren des Abfragens mit dem Abtastzyklus und durch Verbinden von KO—> Cond mit dem Wartcbefehl, damit ein bedingter Sprung zum Zustand der Tastatureingänge ermöglicht wird. Die OPN- Routine befindet sich an den Speicherplätzen 011 bis 01D des Festwertspeichers, und sie endet mit einem Sprung zur Dateneingaberoutine für numerische Eingangssignale, wenn kein vorangehender Sprung ausgeführt wird.Now on Fig. 22E is referred to. The OPN routine enables the keyboard operation inputs (KO buttons) to be queried in order to determine the required operation. This determination is achieved with a list of conditional jump commands, the execution sequence of which corresponds to the order with which the keys are connected to the digit scanning outputs, as well as with the help of the Wariebefchis for D i ί to synchronize the query with the scanning cycle and by connecting KO -> Cond with the wait command so that a conditional jump to the state of the keyboard inputs is possible. The OPN routine is located in memory locations 011 to 01 D of the read-only memory, and it ends with a jump to the data input routine for numerical input signals if no previous jump is carried out.

Es wird nun auf Fig.22F Bezug genommen. Die M3Ä-Routine ermöglicht das Abfragen und Abtastcodieren der numerischen Tastatureingangssignalc, beispielsweise von den Zifferntasten und den Dczimalpunktstellungsschaltern. Dies erfolgt durch den einzigen Wartebefehl (DW + KN) am Speicherplatz 03Λ mit Hilfe der Zuweisung von A — 1 —► A zum Subtrahieren von 1 von der Mantisse von A bei jedem Befehlszyklus des Wartebefehls.Reference is now made to Figure 22F. The M3Ä routine enables the interrogation and scan encoding of the keypad numeric inputs, for example from the numeric keys and the decimal point switch. This is done by the single wait command (DW + KN) at memory location 03Λ with the help of the assignment of A - 1 - ► A to subtract 1 from the mantissa of A for each command cycle of the wait command.

Nun wird auf die I·' i g. 22G, H, I,), K. L und M Bezug genommen, in denen die Additions- und SubiraktionsroMtincn (AS) und die Voinormalisierungsroulincn (PIiI-I) dargestellt sind. Diese Routinen umfassen eineNow the I · 'i g. 22G, H, I,), K. L and M, in which the addition and subiraction rules (AS) and the pre-normalization rules (PIiI-I) are shown. These routines include one

ϊ Vielzahl von Prüf- und Formalbildiingspro/cdurcn zusätzlich zur eigentlichen Ausführung der Addition oder der Subtraktion.ϊ A large number of test and formalization pro / cdurcn in addition for actually performing the addition or subtraction.

luden Fi.e. 22N.O. P. Q, R. S und Γ sind die Miiltipli kalions- und Divisionsroutinen (Ml)) und die Naehnor-loaded Fi.e. 22N.OP Q, R. S and Γ are the Miiltipli kalions- and division routines (Ml)) and the Naehnor-

ίο malisierungsroutinen (POST) dargestellt. Bei diesen Routinen werden wiederholte Additionen und Subtraktionen zusammen mit Verschiebe-, Prüf- und Zählprozeduren zur Erzielung der gewünschten Funktion ausgeführt. ίο malization routines (POST) shown. These routines perform repeated additions and subtractions along with shifting, checking and counting procedures to achieve the desired function.

Μ In Fig. 23 ist die räumliche Lagcbczichung zwischen den oben beschriebenen Signalen und Funktionen der hier beschriebenen Auslührungsform und dem Einbauverfahren der Technologie der gleichzeitigen Integration von Schaltungen dargestellt. Beispielsweise können die F.ingangs-Ausgangsklemmen der hier beschriebenen Ausführungsform mit einem Gehäuseleiterrahmen aus Keramik oder Kunststoff unter Verwendung von Drahtleitern und Thermokompressionsverbindungen verbunden sein, damit das System für die Verwendung zusammen mit herkömmlichen gedruckten Schaltungsplatten besser geeignet gemacht wird. In Fig. 23 the spatial relationship is between the above-described signals and functions of the embodiment described here and the installation method the technology of simultaneous integration of circuits. For example, can the F.input-output terminals of the ones described here Embodiment with a housing lead frame made of ceramic or plastic using Wire conductors and thermocompression connections must be connected in order for the system to be used along with conventional printed circuit boards is made more suitable.

In der beschriebenen MOS-Ausführung der Rechenanordmmg haben die Spannungen Vss — Vim und Vi)D — V(u; bei Normalbctriebsbedingungen beispiels-In the described MOS version of the computing arrangement, the voltages Vss - Vim and Vi) D - V (u; under normal operating conditions, for example

JO weise einen Nennwert von 7.2 Voll (maximal 8.1 Volt, minimal 6,6 Voll). Die Frequenz, des Taktsignals (<P) hat einen Nennwert von 250 kHz bei einem Minimum von 200 kl Iz und einem Maximum von 300 kHz.JO has a nominal value of 7.2 full (maximum 8.1 volts, minimum 6.6 full). The frequency of the clock signal (<P) has a nominal value of 250 kHz with a minimum of 200 kl Iz and a maximum of 300 kHz.

Programmierung der Rechenanordnung fürProgramming the computing arrangement for

andere Funktionenother functions

Die hier beschriebene Rechenanordnung ist eine Rechenanordnung mit variabler Funktion, da sie so programmieri werden kann, daß sie andere Funktionen als die oben beschriebenen Funktionen einer Tischrechenmaschine ausführen kann. Eine variable Funktionsweise des Systems wird im wesentlichen durch die Programmierbarkeil der verschiedenen Teilsysteme, beispiels-The arithmetic logic unit described here is a variable function arithmetic unit because it is programmed in this way may be that they have functions other than the functions of a desktop calculating machine described above can perform. The programmable wedge essentially allows the system to function in a variable manner of the various subsystems, for example

4^r) weise des programmierbaren Festwertspeichers und der im System verwendeten programmierbaren Logikfelder, erzielt. Wie oben erwähnt wurde, werden diese programmierbaren Teilsysteme während der Herstellung der MOS- oder M IS-Ausführungen lediglich durch4 ^r ) way of the programmable read-only memory and the programmable logic fields used in the system. As mentioned above, these programmable subsystems are only run through during the manufacture of the MOS or M IS implementations

^r)0 Ändern der Gaie-Elektroden-Isolationsmaske programmieri. ^r ) 0 Programming the Gaie electrode isolation mask.

In weiteren Ausführungen der Rechenanordnung kann eine große Anzahl von verschiedenen Funktionen unter Verwendung zusätzlicher Tasten an einer Tastatür und/oder zusätzlichen im Festwertspeicher gespeicherten Programmen ein System schaffen, das beispielsweise Rcchtsvcrschiebungs-, Operandenaustausch-, Quadratwurzel- und Exponentialoperationen, logarithmischc Operationen, Doppel- und Dreifachnullopera-In further versions of the computing arrangement, a large number of different functions using additional buttons on a keyboard door and / or additional programs stored in the read-only memory create a system which, for example Right shift, operand exchange, square root and exponential operations, logarithmicc Operations, double and triple no operations

M) tioncn und Tastcnfolgeerkennungsoperationen enthält.M) functions and key sequence recognition operations.

Da die hier beschriebene Rechenanordnung Pro-Since the computing arrangement described here

grammstcuercinrichtungen, arithmetische und logische Einrichtungen zur Datensteuerung sowie Ein/Ausgabe-Teilsystcme in verschiedenen Ausführungsformen enthält, kann sie auch zur Durchführung von Funktionen programmiert werden, die keine Rechenfunktionen sind. Beispielsweise kann sie so programmiert werden, daß sie Meßfunktionen, beispielsweise als digitales Volt-Program control devices, arithmetic and logical devices for data control as well as input / output sub-systems in different embodiments, it can also perform functions programmed that are not arithmetic functions. For example, it can be programmed to that they have measurement functions, for example as a digital volt-

25 2625 26

meter, ills Kreigniszähler. als Cilattiingsnicsser, als Taxanieier. als Wegmesser, als Skalenmesser /ur Gewichlsmcssung usw. ausführt. Die Reehenanordnung kann auch so programmiert werden, dal} sie Registricrkassenvorgänge durchführt, als Rcgelgcrät wirkt, oder ein Rechenlehrgcrät, einen Taktgeber, einen Anzeigcdceoder. einen Automobilrallycomputcr usw. bildet.meter, ills circle counter. as Cilattiingsnicsser, as Taxanieier. as a distance meter, as a scale meter for weight measurements etc. executes. The row arrangement can also be programmed to perform cash register operations performs, acts as a control device, or a A calculator, a clock, a display coder. forms an automobile rally computer, etc.

Hierzu 65 Blatt ZeichnungenAlso 65 sheets of drawings

b5b5

Claims (1)

Patentansprüche:
1. Rechenanordnung mitPatent claims:
1. Computing arrangement with a) einem adressierbaren Speicher in Form einer Speichermatrix zur Speicherung von Programmbefehlswörtern für die Steuerung des Betriebs der Rechenanordnung, wobei mit der Speichermatrix ein Programmzähler zur Erzeugung einer Folge von Programmbefehlswörtern verbunden ist,a) an addressable memory in the form of a memory matrix for storing program instruction words for controlling the operation of the computing arrangement, with the memory matrix being used to generate a program counter is linked to a sequence of program command words, b) einem Steuerwerk mit einer am Ausgang des adressierbaren Speichers angeschlossenen Decodiervorrichtung, die in Abhängigkeit von den Programmbefehlswörlern arbeitet und diesen Programmbefehlswörtern entsprechende Steuersignale erzeugt,b) a control unit with a decoding device connected to the output of the addressable memory, which works in dependence on the program command wrenches and these Generates control signals corresponding to program command words, c) einem Datenspeicher mit mehreren Speicherplätzen zum Speichern mehrerer Mehr-Bit-Datenwörter, c) a data memory with several storage locations for storing several multi-bit data words, d) einem Rechenwerk, das für den Empfang von Steuersignalen an das Steuerwerk angeschlossen ist und einen Eingang für den Empfang von Datenwörtern aus dem Datenspeicher aufweist, wobei das Rechenwerk entsprechend den Steuersignalen arithmetische und/oder boolesche Operationen an den Datenwörtern durchführt und entsprechende Ausgangssignalc erzeugt, und jod) an arithmetic unit which is connected to the control unit for receiving control signals and has an input for receiving data words from the data memory, the arithmetic unit according to the control signals arithmetic and / or Boolean Performs operations on the data words and generates corresponding output signals, and jo e) einer manuell betätigbaren Eingabevorrichtung mit mehreren Tastenschaltern zum Eingeben von Informationen in die Rechenanordnung,e) a manually operable input device with several key switches for input of information in the computing arrangement,