DE2260584A1

DE2260584A1 - Informationsspeicher- und uebertragungsanordnung

Info

Publication number: DE2260584A1
Application number: DE2260584A
Authority: DE
Inventors: Tetsuo Ando; Yoshimi Hirata
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1971-12-11
Filing date: 1972-12-11
Publication date: 1973-06-14
Also published as: DE2260584B2; CA985416A; FR2165937A1; GB1393917A; IT971716B; NL7216814A; JPS5310838B2; JPS4865878A; FR2165937B1; US3848328A

Description

It 2336 P/b

SONY Corporation Tokyo, Japan Informationsspeicher- und Übertragungsanordnung

Die Erfindung bezieht sich auf eine Informationsspeicher- und Übertragungsanordnung und insbesondere auf eine monolithische Halbleiteranordnung, die angepasst ist für Speicherung und folgende Übertragung von die Information darstellenden elektrischen Ladungen.

Solche Anordnungen werden oft "Muldenanordnung'¹ genannt, und einige der ersten solcher Anordnungen wurden 1970 bekannt auf der International Solid State Circuits Conference durch F. L. J. Sangster von Philips Research Laboratory. Anschliessend wurde eine solche Anordnung aus der am November 1971 herausgegebenen US-Patentschrift 3 621 283 bekannt.

Das allgemeine Konzept einer solchen Muldenanordnung (Bucket - Br igade-Device), die oft einfach als ¹¹B. B. D. " bezeichnet wird, ist auch beschrieben in "Philips Technical Review", Band 31, 1970, Nr. 4, Seiten 98-110 unter dem Titel "The ' bucket -brigade delay line*, a shift register for analogue signals", (die Muldenanordnungsverzögerungsleitung, ein Schieberegister für Analogsignale).

In diesem Artikel wurde das Konzept der Muldenanordnung beschrieben unter Hinweis darauf, dass das Prinzip eines solchen Speichers ganz einfach ist. Getastete Werte von einem Analogsignal werden in Form von Ladungen in einer Reihe von Kapazitäten gespeichert. Zwischen jeder der Speicherkapazitäten ist ein Schalter vorgesehen, der die Ladungen von

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einer Kapazität zur nächsten auf einen Befehl von einem Taktimpuls hin überträgt. Da jede Speicherkapazität die neue Ladung nicht aufnehmen kann, ehe die alte weitergeführt wurde, trägt nur die Hälfte der Kapazitäten Information, und die dazwischen liegenden sind leer.

Die Muldenanordnung wird verwendet als Schieberegister, als Speicher oder als Bildsensor, gebildet auf einem Halbleiterplättchen.

Es ist Aufgabe der Erfindung, eine verbesserte Anordnung für Informationsspeicher und Überträger zu schaffen.

Es ist weiter Aufgabe der Erfindung, eine verbesserte Muldenanordnung unter Verwendung einer verbesserten Form von MOS-FET (Metalloxydhalbleiter-Feldeffekttransistor) zu schaffen.

Es ist weiter Aufgabe der Erfindung, die Informationsüberträgungsvvirksamkeit einer solchen Anordnung zu verbessern.

Diese Aufgabe wird durch eine Ladungsübertragungsanordnung mit einem Halbleitersubstrat, wenigstens zwei Halbleiter schaltern mit je einer Quelle, einer Senke, einem Kanal und einem Torbereich, einer die Quelle, die Senke und den Kanalbereich jedes Halbleiterschalters bedeckenden isolierenden Schicht und einer Kapazität, die parallel zu dem Tor und der die isolierende Schicht aufweisenden Senke geschaltet ist, gelöst, die sich gemäss der Erfindung dadurch kennzeichnet, dass das Halbleitersubstrat eine unebene Oberfläche aufweist und dass der Senkenbereich höher als der Kanalbereich vorgesehen ist.

Weitere Merkmale und Zweckmässigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 einen Querschnitt durch eine bekannte Form einer Muldenanordnung;

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Fig. 2 eine Schaltung, in der die in Fig. 1 gezeigte Vorrichtung

betrieben werden kann;

Fig. 3 den zeitlichen Funktionsablauf der Vorrichtung;

Fig. 4 eine Tabelle zur Erläuterung der in der bekannten Vorrichtung

gemäss Fig. 1 auftretenden Erscheinung;

Fig. 5 eine vergrösserte Teilansicht eines Teiles der bekannten

Muldenanordnung, wie sie in Fig. 1 dargestellt ist;

Fig. 6 ein schematischer Querschnitt durch eine Ladungsüber-

tragungsvorrichtung gemäss der Erfindung;

Fig. 7 eine vergrösserte Teilansicht des in Fig. 7 gezeigten Teiles;

und

Fig. 8 - 24 Darstellungen zur Erläuterung der Verarbeitungsstufen, durch die der erfindungsgemässe Aufbau erhalten wird.

Fig. 1 zeigt eine Querschnittsdarstellung einer bekannten Muldenanordnung (B.B.D.). Sie umfasst einen Siliziumhalbleiterkörper 1 mit η-Leitung, eine Mehrzahl λ^οη p-Leitungsbereichen, die erste Gruppe von Inselbereichen 2a, 2b, 2c und eine zweite Gruppe 3a, 3b auf einer Hauptoberfläche des Silizium·· substrates 1 in einheitlicher Richtung angeordnet, eine isolierende Schicht 4, beispielsweise eine die Bereiche und die Siliziumhauptoberfläche bedeckende SiO -Schicht, eine Mehrzahl Metallschichten mit einer ersten Gruppe 5a, 5b und 5c und einer zweiten Gruppe 6a und 6b auf der isolierenden Schicht 4, einen Eingangskontaktpunktbereich 7 mit ρ-Leitfähigkeit zur Bildung einer p-n-Verbindung mit dem Substrat 1. Die erste Gruppe Metallschichten 5a, 5b und 5c werden elektrisch miteinander verbunden, wenn das erste Torpotential P ^ gleichzeitig angelegt wird.

Die zweite Gruppe Metallschichten 6a und 6b werden elektrisch miteinander verbunden, wenn das zweite Torpotential φ gleichzeitig zugeführt wird.

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Der erste MOS-FET-Transistor (Metalloxyd-Halbleiter-Feldeffekttransistor) TrI besteht aus einer ersten Inselgruppe 2a (Quellenbereich) und einer zweiten Inselgruppe 3a (Senke), einer Siliziumdioxyd schicht 4 und einer der zweiten Metallgruppen 6a (Torelektrode).

Der zweite MOS-FET-Transistor Tr2 besteht in ähnlicher Weise aus den Inseln 3a (Quelle), 2b (Senke), der isolierenden Schicht und der Metallschicht 5b (Torelektrode).

Die dritten und vierten Transistoren bestehen in gleicher Weise aus den entsprechenden Elementen, wie es in Fig. 1 gezeigt ist.

Diese Mehrzahl Transistoren arbeitet als Schalter, wie es in dem vorgenannten Artikel in dem "Philips Technical Review" beschrieben ist.

Die Kapazitäten bestehen aus einer Metallisolationsschicht-Halbleiterinselkomponente Cl, C2 und C3. Im weiteren wird der Metallisolations schicht-Halbleiter als MIS bezeichnet.

Fig. 2 zeigt eine der Muldenanordnung in Fig. 1 äquivalente Schaltung mit Kapazitäten Cl, C2, C3 und MOS-FET-Transistoren Tr2, Tr3, Tr4.

In Fig. 3 zeigen die durchgezogenen Linien Potential verlaufe. Torleitungen zugeführte Potentiale (JL und φ werden aufeinanderfolgend zwischen 0 Volt und der negativen Spannung Vp gewählt zur Übertragung von Ladungen, wie Information darstellenden Minderheitsträgern.

Hat das Potential seine hohe Spannung, etwa 0 Volt, dann wird der MOS-FET-Transistor geschlossen, und die Kapazitäten speichern die Information. Liegt das Potential auf seiner niedrigen Spannung, etwa Υφ Volt, dann schalten die Schalter in ihre offene Stellung, und die Kapazitäten werden entladen.

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In den Perioden ti, t3, t5 und t7 haben beide Potentiale ψΐ und JD2 die höhere Spannung (0 Volt z. B.), und die Information wird in einer bestimmten Kapazität gespeichert.

Während der Perioden t2 undt6 tritt der niedrigere Spannungsimpuls nur am Potential φ2 auf.

Auf der anderen Seite wird während der Periode t4 die Spannung Vp nur am Potential φΙ angelegt.

Die Information wird in diesen Perioden t2, t4 und t6 von einer bestimmten Kapazität zu der nächsten übertragen.

Die maximale gespeicherte und übertragene elektrische Ladung beträgt Q= -(vp-Vte) C, worin Vp die in Fig. 3 gezeigte negative Torspannung ist, Vte die wirksame Schwell spannung der MOS-FET-Transistoren TrI usw. und C der Wert der Kapazitanz der Kapazität Cl usw. in den Fig. 1 und 2.

Die Übertragungs- oder Transportwirksamkeit ist jedoch nicht gross genug für hochfrequente Taktimpulse von etwa 10 MHZ oder mehr, wie sie in Video-Signalsystemen verwendet werden.

In Fig. 4 ist der Wert der Änderung der Spannung der Inselbereiche für jede der Perioden ti, t2, ... angegeben.

Die Information weist eine Menge Zustände zwischen dem Maximalwert

Q = -(VO-Vte)C und dem Minimalwert Q . = 0 auf. Werden die Lamax ^r Ήΐιη

düngen Q = l_l] und Q . = foj von dem Inselbereich 2b nach 3b, den Quellen- und Senkenbereichen des Transistors Tr3, übertragen werden, dann beobachtet man, dass die Information [ Ojf während der Übertragungs periode geändert wird.

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Zuerst ist während der Periode ti die Kapazität Cl mit Informationsladungen beladen, und der Bereich 2b wird auf einer Spannung Vl»0 gehalten, während die Kapazität C 2 frei und der Bereich 3b auf einer Spannung V2 ■ Vp-Vte <0 gehalten.

Während der Übertragungsperiode t2 mit £>2 = vp <0 tritt eine Leitung zwischen der Quelle 2b und der Senke 3b auf, und Ladungen werden durch diese Leitung Übertragen, Als Ergebnis wird der Bereich 2b frei und Vl * vp - Vte, und der Bereich 3b wird geladen und auf der Spannung V2 - V0. gehalten.

Während der Periode t3 ist ψ2 »0, Vl = vp - Vte und V2 = 0, bei Ladun gen in der Kapazität C2 gespeichert werden.

Während der Periode t4 mit {Öl ^a vp wird die Information /1] von der Kapazität C2 zur nächsten Kapazität C3 weitergeführt, und die nächste Ir "ormation [θ] erscheint gleichzeitig in der Kapazität Cl.

In der Periode t5 mit Vl = VP - Vte wird die Information [Oj in der Kapazität Cl festgehalten, und die Kapazität C2 ist frei.

Während der nächsten Periode t6 wird die Information [0j übertragen von der Kapazität Cl zur Kapazität C2. Während dieser Periode wird die Modulation der wirksamen Schwellspannung Vte erhalten, und Vl wird V^ (Vte - Δ Vte), und V2 wird 2Vp - (Vte + <a Vte).

In der Periode t7 wird Vl Vp - (Vte + <avte), und V2 wird Vp - (Vte - λ Vte), Im Idealfall sollte Vl Vp - Vte und V2 ebenfalls Vp - Vte sein.

Es wird angenommen, dass die Verminderung der Wirksamkeit in der Tatsache liegt, dass das Potential der Senke eine Wirkung auf den Wert Vte und den Maximalwert der übertragenen Information hat.

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Der Aufbau der Vorrichtung wird als ursächlich für diese Wirkungen auf den Wert Vte in dem Kanalleitungsbereich des MOS-FET-Transistors angesehen, insbesondere als Folge der Lage der Senke jedes MOS-FET-Transistors.

Die Wirkung der Senkenmodulation ist in Fig. 5 erklärt, die eine vergrösserte Teilansicht der in Fig. 1 gezeigten Muldenanordnung zeigt. Nur der MOS-FET ist darin gezeigt, und. dieser umfasst ein Halbleitersubstrat 1 mit η-Leitung, einen Inselbereich der ersten Inselbereichgruppe 2 aus Halbleitermaterial mit p-Leitung, einen Inselbereich der zweiten Inselbereichgruppe 3 aus Halbleitermaterial mit p-Leitung, eine isolierende Schicht 4 (SiO ), eine Tor-Metallelektrode 5, eine p-n-Über gangs schicht jS und jD, eine durch die rückwärts-regelgespannten p-n-Übergänge bewirkte Erschöpfungsschicht 8, einen Kanal 9 zwischen den Inselbereichen und eine bei 10 gezeigte elektrische Feldlinie.

Erstreckt sich die elektrische Feldinie 10 bis zur Kante 11 der Verbindung JS, dann ändert das den Wert Vte.

Die Vergrösserung des Abstandes zwischen zwei benachbarten Übergängen JS und jD, also der Kanallänge, ergibt eine Verminderung der Modulation oder des Einflusses der elektrischen Feldlinie.

Ein langer Kanal verkleinert jedoch den Stromverstärkungsfaktor des MOS-FET und bewirkt auch eine Verringerung der Informationsübertragungsge schwindigkeit.

Fig. 6 zeigt eine verbesserte Muldenanordnung gemäss der Erfindung. Die Ausführungsform weist einen Halbleiterkörper 31, wie etwa ein . Siliziumsubstrat mit η-Leitung, eine Mehrzahl von Rinnen 30 in dem Körper 31, eine Mehrzahl Inselbereiche 32a, 33a, 32b und 33b aus p-leitendem Silizium, die auf der einen Seite auf dem η-leitenden Substrat angeordnet

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sind, eine isolierende Schicht 34, etwa eine Siliziumdioxyd schicht (SiO₀),

auf der unebenen Oberfläche des Siliziums zur Bildung des Kanalbereiches zwischen den p-leitenden Inselbereichen, eine Mehrzahl von auf der SiO₀-Schicht 34 aufgebrachten Metallschichten 36a, 37a, 36b und 37b auf. Die erste Gruppe der Metallelektroden 36a und 36b ist miteinander durch eine zu dem ersten Endkontaktpunkt Tl führende Leitung verbunden. Die zweite Gruppe der Metallelektroden 37a und 37b ist miteinander durch eine zum zweiten Endkontaktpunkt T2 führende Leitung verbunden. Ferner ist ein Eingangskontaktpunkt 38 aus p-leitendem Silizium und eine mit dem dritten Eingangskontaktpunkt/verbundene Eingangselektrode 39 vorgesehen.

Die Mehrzahl MOS-FETs TrI, Tr2 und Tr3 sind auf einer Seite angeordnet.

Der erste Transistor TrI besteht aus einer p-leitenden Insel 32a und bildet eine Quelle. Eine nächste Insel 33a bildet eine Senke, eine isolierende Schicht 34 bildet einen Torisolator, und eine Metallschicht 37a bildet eine Torelektrode. Die anderen Transistoren sind in gleicher Weise aufgebaut.

Die äquivalente Schaltung dieser Muldenanordnung ist ebenfalls in Fig. 2 gezeigt. Diese wird auch in Übereinstimmung mit dem in Fig. 3 gezeigten Diagramm betrieben. Ausgewählte Spannungspotentiale φΐ und φ2 werden den Kontaktpunkten Tl und T2 entsprechend zugeführt.

Fig. 7 zeigt eine vergrösserte Teildarstellung der Muldenanordnung gemäss der Erfindung und umfasst ein η-leitendes Silizium substrat 20, zwei benachbarte Inselbereiche 22 und 23 mit p-Leitung und eine die unebene Oberfläche des Siliziums bedeckende Isolationsschicht 24 (SiO₂), eine den Kanalbereich 26 unter der SiO₀-ScMcM 24 formende Metalltörelektrode 25 und eine Erschöpfungsschicht 27, die gebildet wird, wenn die p-n-Übergänge jS und jD rückwärts gespannt werden durch Übertragung von Ladung und Torspannung. In diesem Aufbau ist die Reihe der p-leitenden Inselbereiche 22 und 23 höher angeordnet als der Kanalbereich 26, der die Rinne 21 zwischen den Inselbereichen 22 und 23 bildet. Die Form der p-n-Übergänge jS

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und jD ist eben, und es besteht keine Krümmung in Querschnittsrichtung entlang der Reihe der MOS-FETs.

Die in der Figur gezeigte elektrische Feldlinie 28 hat einen vernachlässigbar kleinen Einfluss auf den Kanalbereich und den Wert Vte, weil die Feldlinie 28 sich nur bis zur Kante 29 des Quellenbereiches 22 von der Senke 23 aus erstreckt.

Als Ergebnis dieses Aufbaus wird die kleine Änderung ^Vte in Fig. 4 nahezu Null, und der konstante Wert von Vte vergrössert die Übertragungswirksamkeit der Ladung gegenüber bekannten Anordnungen ohne Verminderung der Transportgeschwindigkeit.

Im weiteren wird ein Verfahren zur Herstellung einer erfindungsgemässen Anordnung beschrieben. Ein erstes Herstellungsverfahren wird im weiteren anhand der Fig. 8-13 erläutert. In dem N-leitenden Silizium 40 (Fig. 8) wird durch Diffusionstechnik-eine p-leitende Schicht 41 gebildet (Fig. 9). Eine thermische Siliziumdioxydschicht 42 wird auf der p-leitenden Schicht gebildet und je nach Wunsch geätzt, um die Siliziumoberfläche freizugeben (Fig. 10). Die p-leitende Schicht 41 wird teilweise chemisch geätzt, so dass das η-leitende Substrat frei wird (Fig. 11), und damit wird eine Mehrzahl Inseln gebildet, die einseitig angeordnet sind. Durch Oxydation wird eine zweite isolierende Schicht 44 gebildet, die die freigelegte η-leitende Oberfläche und die p-leitenden Inseln bedeckt (Fig. 12), Eine Metallschicht, beispielsweise Aluminium, wird auf die zweite isolierende Schicht 44 aufgebracht und teilweise geätzt zur Bildung einer Mehrzahl von Torelektroden 45 (Fig. 13).

Ein zweites Herstellungsverfahren gemäss der Erfindung wird im weite·» ■ ren anhand der Fig. 14-19 erläutert. Das η-leitende Siliziumsubstrat 40 wird mit einer Si₃N₄-ScMcM 46 beschichtet (Fig. 14), und die Schicht 46 wird teilweise geätzt zur Bildung einer Mehrzahl Fenster (Fig. 15). Nach selektiver thermischer Oxydation wird eine dicke Siliziumdioxyd (SiO )-

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Schicht 47 gebildet (Fig. 16), und die Si„N -Schicht wird entfernt (Fig. 17). Die p-leitende Schicht 41 wird selektiv gebildet mit Diffusionstechnik und bildet eine Mehrzahl einseitig angeordneter Inselbereiche (Fig. 18). Die Tiefe der Schicht 41 ist flacher als der Bodenteil der SiO₉-ScMcM 47.

Nach Entfernung der SiO_o-Schicht 47 wird eine zweite Oxydschicht 44 geld

bildet, die die η-leitende Oberfläche und die p-leitenden Inselbereiche bedeckt. Die Mehrzahl der Metallschichten 45 bilden Torelektroden (Fig. 19).

Ein drittes Herstellungsverfahren wird anhand der Fig. 20 - 24 beschrieben. Ein Torisolator 44 , etwa SiO₀, wird auf der η-leitenden Siliziumsubstrat schicht 40 gebildet (Fig. 20) und teilweise geätzt (Fig. 21). Doppelepitaxiale Schichten 48 und 49 werden auf der freigelegten Siliziumoberfläche gebildet. Die erste Schicht 48 besitzt η-leitung, also dieselbe wie das Substrat 40, und die zweite Schicht 49 hat p-Leitung und bildet eine Mehrzahl einseitig gerichteter Inselbereiche. Die abschliessende isolierende Schicht 50 wird auf der Inselschicht und der Tor oxyd schicht auf-

45 gebracht (Fig. 23). Eine Mehrzahl von Tor-Metall-Schichten/werden auf der Oberfläche der abschliessenden Isolationsschicht 50 angeordnet (Fig. 24).

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Claims

Patentansprüche

\l) Ladungsübertragungsanordnung mit einem Halbleitersubstrat, wenigstens zwei Halbleiter schaltern mit je einer Quelle, einer Senke, einem Kanal und einem Torbereich, einer die Quelle, die Senke und den Kanalbereich jedes Halbleite rs ehalte rs bedeckenden isolierenden Schicht und einer Kapazität, die parallel zu dem Tor und der die isolierende Schicht aufweisenden Senke ge schaltet ist, dadurch gekennzeichnet, dass das Halbleitersubstrat eine unebene Oberfläche aufweist und dass der Senkenbereich höher als der Kanalbereich vorgesehen ist.
2. Ladungsübertragungsanordnung mit einem Halbleitersubstrat eines ersten Leitungstyps, einer Mehrzahl Inselbereichen des zweiten Leitungstyps, die einseitig angeordnet sind, einer die Inselbereiche bedeckenden isolierenden Schicht und einer Mehrzahl von Torelektroden, die entlang dieser Inselbereiche angeordnet,sind, die eine Mehrzahl Schalter und Kapazitäten bilden, dadurch gekennzeichnet, dass die Mehrzahl Inselbereiche aus dem Substrat hervorstehen.
3. Ladungsübertragungsanordnung gemäss Anspruch 2₃ dadurch gekennzeichnet, dass jeder Schalter Quellen- und Senkenirtselbereiche des zweiten Leitungstyps besitzt.
4. Ladungsübertragungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Kapazität aus der Torelektrode, der isolierenden Schicht und dem'Senkenbereich besteht.
5. Ladungsübertragungsanordnung mit einem Halbleitersubstrat eines ersten Leitungstyps, wenigstens zwei Schaltern, die jeder Inselbereiche von entgegengesetztem Leitungstyp besitzen, einer die Inselbereiche be« deckenden isolierenden Schicht, einer Mehrzahl von Tormetallschichten auf

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der isolierenden Schicht zur Bildung von Kapazitäten mit den Inselbereichen, dadurch gekennzeichnet, dass das Substrat eine unebene Oberfläche besitzt und die Inselbereiche durch eine Rinne voneinander getrennt sind.
6. Ladungsübertragungseinrichtung mit einer Halbleitersubstratplatte eines Leitüngstyps mit einer Mehrzahl Inseln in der Platte vom entgegengesetzten Leitungstyp und angeordnet neben einer Oberfläche der Platte, aufeinanderfolgenden Quellen und Senken bildenden Inseln, einer den Quellen- und Senkenbereich überdeckenden isolierenden Schicht, mit den Quellen-, Tor- und Senkenbereichen verbundenen Metallelektroden und Kapazitäten, die verschiedene Metallelektroden aufweisen, wobei die isolierende Schicht und ein Teil des Substrats jede Senke und das zugeordnete Tor in Nebenschlussweise verbinden, dadurch gekennzeichnet, dass die Platte Rinnen zwischen den Inseln aufweist und dass die Bereiche unter den Rinnen Kanalbereiche zur Verbindung der Quellen und Senken bilden, aber unter den Quellen- und Senkenbereichen liegen.
7. Verfahren zur Herstellung einer Ladungsübertragungsanordnung,da,durch gekennzeichnet, dass auf einem Siliziumplättchen mit η-Leitung auf einer Oberfläche durch Diffusion eine Schicht mit p-Leitung und auf dieser Schicht mitp-Leitung eine Siliziumdioxydschicht gebildet wird, dass Teile wahlweise ausgeätzt werden zum Freilegen der Oberfläche der Silizium schicht mit p-Leitung, dass die p-leitende Schicht chemisch teilweise geätzt wird, so dass das η-leitende Substrat frei ist und eine Mehrzahl Inseln gebildet werden, die einseitig angeordnet sind, dass eine zweite isolierende Schicht durch Oxydation gebildet wird, die die freie Oberfläche der n-Leitungsschicht und der Inseln mit p-Leitung überdeckt, dass eine Metallschicht auf der zweiten isolierenden Schicht aufgebracht und diese teilweise zur Bildung einer Mehrzahl von Torelektroden geätzt wird.
8. Verfahren zur Bildung einer Ladungsübertragungsanordnung, dadurch gekennzeichnet, dass ein SiIi ζ ium substrat mit einer Siliziumnitrid schicht

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bedeckt wird, dass Teile dieser Schicht weggeätzt werden zur Bildung einer Mehrzahl Fenster, dass eine dicke Schicht Siliziumdioxyd durch thermische Oxydation gebildet wird, dass die Siliziumnitridschicht entfernt wird, dass wahlweise eine p-Leitungsschicht durch Diffusionstechnik zur Bildung einer Mehrzahl von einseitig angeordneten Inselbereichen gebildet wird, wobei die Tiefe der p-Leitungsschicht geringer ist als die Bodenschicht der Siliziumdioxyd schicht, dass die erste Siliziumdioxyd schicht entfernt wird, dass eine zweite Oxydschicht zur Bedeckung der Oberfläche der n-Leitungsschicht und der p-Leitungsinselbereiche gebildet wird und dass eine Mehrzahl von Metallschichten zur Bildung von Torelektroden aufgebracht werden.
9. Verfahren zur Herstellung einer Ladungsübertragungsanordnung, dadurch gekennzeichnet, dass auf einem Silizium substrat mit n-Leitung ein Torisolator gebildet wird, dass auf der freien Siliziumoberfläche eine zweischichtige Schicht gebildet wird, von denen die erste η-Leitung und die zweite p-Leitung aufweist, dass die zweite Schicht teilweise weggeätzt wird zur Bildung einer Mehrzahl von in einer Reihe angeordneten Inselbereichen, dass eine abschliessend isolierende Schicht auf der Inselschicht und der Tor oxyd schicht aufgebracht wird und dass eine Mehrzahl von Tormetallschichten auf der Oberfläche der ab schlies senden isolierenden Schicht vorgesehen werden.
10. Informationsspeicher«· und Übertragungsanordnung mit einer Mehrzahl Kapazitäten und einer Mehrzahl schaltenden MOS-FETS zwischen den Kapazitäten, wobei jeder der Transistoren ein Halbleitersubstrat eines' Leitungstyps und eine Mehrzahl von Inselbereichen entgegengesetzten Leitungstyps auf einer Oberfläche des Substrates aufweist, dadurch gekennzeichnet, dass die Inselbereiche durch Rinnen getrennt werden, die tiefer sind als die Tiefe der Inselbereiche,
11. Informationsspeicher- und Übertragungsanordnung nach Anspruch 10,

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dadurch gekennzeichnet, dass die Kapazitäten in dem Substrat gebildet sind.
12. Informationsspeicher- und Übertragungsanordnung nach Anspruch 10, dadurch gekennzeichnet, dass Paare der Inselbereiche Quellen und Senken bilden, bei denen Kanalbereiche unter jeder Rinne zwischen jedem Paar der Inselbereiche und eine mit dem Kanalbereich verbundene Torelektrode gebildet sind.
13. Informationsspeicher- und Übertragungsanordnung nach Anspruch 12, dadurch gekennzeichnet, dass die Quelle von einem Transistor elektrisch verbunden ist mit der Senke des nächstfolgenden Transistors.
14. Informationsspeicher- und Übertragungsanordnung nach Anspruch 13, dadurch gekennzeichnet, dass zwei Leitungen zur Aufnahme von Schiebesignalen vorgesehen sind, die im wesentlichen Rechteckimpulse sind und die bezüglich der Zeit gegeneinander abwechseln, und dass Mittel zur Verbindung der Torelektrode von alternierenden Transistoren zu einer der Leitungen und Mittel zur Verbindung der Torelektroden der übrigen Transistoren mit der anderen der Leitungen vorgesehen sind.

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