DE2256135A1

DE2256135A1 - Verfahren zum pruefen von monolithisch integrierten halbleiterschaltungen

Info

Publication number: DE2256135A1
Application number: DE2256135A
Authority: DE
Inventors: Robert Gordon Carpenter; Eric Lindbloom; Jun Maurice Thomas Mcmahon
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-12-13
Filing date: 1972-11-16
Publication date: 1973-06-20
Also published as: FR2163442A1; DE2256135C3; DE2256135B2; JPS5215497B2; GB1363786A; CA996268A; FR2163442B1; JPS4873080A; US3719885A

Description

Böblingen, den 13. November 1972 bu-sn

Anmelderin; International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 970 090

Verfahren zum Prüfen von monolithisch
integrierten Halbleiterschaltungen

Die Erfindung betrifft ein Verfahren zum Prüfen von jeweils eine größere Anzahl von Anschlüssen sowie internen Schaltverbindungen aufweisenden, monolithisch integrierten Halbleiterschaltungen, indem ein Zufallsgenerator zum Anlegen von Prüfbitfolgen an alle Anschlüsse einer jeweiligen Halbleiterschaltung verwendet wird.

Prüfverfahren dieser Art, die sich unter Anwenden eines Zufallgenerators einer statistischen Prüfmethode bedienen, haben sich in der Praxis bewährt, wobei die Vorteile, wie in der Offenlegungsschrift 2 023 741 dargelegt, darin zu sehen sind, daß jede zu prüfende Halbleiterschaltung innerhalb kurzer Zeit geprüft werden kann, wobei bereits mindestens 90 % der auftretenden Fehler ermittelt werden können, und zwar auch für diejenigen Schaltungsteile, die nicht unmittelbar über die Anschlüsse zugänglich sind.

Inzwischen ist jedoch das Integrationsausmaß wesentlich erhöht worden, so daß mit größeren Packungdichten auf einem Halbleiterplättchen zu rechnen ist, wobei außerdem die Schaltkreise als solche wesentlich komplizierter gestaltet sind, so daß auch die Anzahl der von außen nicht so ohne weiteres zugänglichen Schaltungsknotenpunkte wesentlich gegenüber bisher erhöht ist.

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Aufgrund der Tatsache, daß außerdem die Ausschußrate zur Herstellung monolithisch integrierter Halbleiterschaltungen in unvorhergesehen großem Maße herabgesetzt werden konnte, und die Herstellungskapazität wesentlich erhöht wurde, besteht außerdem die Notwendigkeit, die Prüfgeschwindigkeit und damit die Wirksamkeit statistischer Prüfverfahren zu erhöhen.

Der Erfindung liegt die Aufgabe zugrunde, die vorgenannten Ziele zu erreichen, indem gleichzeitig die Fehlererfassung verbessert wird.

Erfindungsgemäß dienen hierzu folgende Verfahrensschritte:

simulieren der jeweils zu prüfenden Halbleiterschaltung, übertragen der Prüfbitfolgen auf die simulierte Halbleiterschaltung,

ermitteln des Ausmaßes der Umschaltaktivität, welche mit einer, durch das Auftreten eines Prüfbits bedingten Umschaltung an je einem Anschluß der Halbleiterschaltung einhergeht, gewichten der Prüfbitfolgenzufuhr an die Anschlüsse der zu prüfenden Halbleiterschaltung unter Verwertung des jeweils ermittelten Ausmaßes der Umschaltaktivität, derart, daß die jeweils für einen Anschluß vorgesehene Umschaltanzahl in Form einer entsprechenden Impulsfolge proportional der Umschaltaktivität für den jeweiligen Anschluß ist.

Gemäß der Erfindung wird also ein gewichtetes statistisches Prüfbit folgenmus te r an die Anschlüsse einer zu prüfenden Halbleiterschaltung angelegt. Die hierzu erforderliche Gewichtung wird dabei in einfachster Weise durch Simulation mit Hilfe eines Computers ermittelt. In vorteilhafter Weiterbildung der Erfindung läßt sich der Gewichtungsvorgang unter Anwendung der zu prüfenden Simulation der Halbleiterschaltung so lange wiederholen, bis ein optimaler Prüfbitsatz jeweils zur Verfügung steht.

In einer vorteilhaften Anordnung zur Durchführung des Verfahrens

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ist vorgesehen, daß die Ausgänge des Zufallsgenerators in einer Bewertungsschaltung gruppenweise in jeweils unterschiedlicher Anzahl zusammengefaßt sind und jeder Gruppenausgang zur Ansteuerung, jeweils eines Anschlusses der zu prüfenden monolithisch integrierten Halbleiterschaltung dient.

Es ist weiterhin in vorteilhafter Weiterbildung bei einem in an sich bekannter Weise ein Schieberegister enthaltenden Zufallsgenerator, bei dem.die Schieberegisterstufenausgänge den Bitfolgenausgang darstellen, vorgesehen; daß der Bitfolgenausgang am Eingang eines Codierers liegt, dessen Ausgang den Ausgang des Zufallgenerators darstellt. Der Vorteil in der Anwendung des Codierers besteht darin, daß jeweils ein Ausgang bereitgestellt wird, der dem Binärwert .des Eingangs entspricht.

Am Ausgang des Codierers liegt, wie bereits gesagt, die Bewertungsschaltung, die aus einer Vielzahl von einstellbaren ODER-Gliedern besteht, deren Ausgänge jeweils mit einem Anschluß der zu prüfenden Halbleiterschaltungen verbunden sind. Die Anzahl der für jedes ODER-Glied ansteuerbaren Eingänge richtet sich dabei nach der jeweils erforderlichen gruppenweisen Zusammenfassung von Codiererausgängen. Auf diese Weise ergibt sich, daß bestimmte Anschlüsse der zu prüfenden Halbleiterschaltung, wie gewünscht, öfters einem Umschaltvorgang unterliegen als andere.

Infolge der erfindungsgemäßen Gewichtung der Eingangssignale an die Anschlüsse, werden die zu prüfenden Halbleiterschaltungen entsprechend ihrer vorgesehenen Anwendung zur Prüfung betrieben, so daß sich die Prüfmöglichkeiten und damit die Möglichkeiten der Fehlerfeststellung nicht unwesentlich erhöhe.n. Gleichzeitig ergibt sich der Vorteil, daß ein statistisches Prüfverfahren trotz Anwenden einer äußerst geringen Anzahl von Eingangsdaten durchgeführt wird.

Ebenso wie beim bereits bekannten statistischen Prüfverfahren ergibt sich auch hier der Vorteil, daß die Prüfbitimpulsfolgen dank

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der Verwendung eines Zufallgenerators mit hohen Geschwindigkeiten zur Verfügung stehen. Obgleich jedoch die Prüfbitfolgen jeweils in zufälliger Reihenfolge aufgebaut sind, sind sie doch den Erfordernissen jeweiliger Schaltkreise angepaßt, indem nämlich das erfindungsgemäße Gewichtungsverfahren Anwendung findet.

Weitere Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen und aus den Patentansprüchen.

Es zeigen:

Fig. 1 ein verallgemeinertes Blockdiagramm eines be

vorzugten Ausführungsbeispiels der Erfindung,

Fig. 2 eine bistabile Kippschaltung.

Das Prinzipschaltbild der Erfindung gemäß Fig. 1 enthält ein Schieberegister 10 und ein Antivalenzglied 12, die einen wesentlichen Teil eines Zufallsgenerators bilden. Wenn hier allerdings auch ein Pseudo-Zufallsgenerator bestimmter Bauart gezeigt ist, so versteht es sich doch, daß jeder Zufalls- oder Pseudo-Zufallsgenerator für den gleichen Zweck verwendet werden kann. Zwei Ausgänge des Schieberegisters 10 sind mit den beiden Eingängen des Antivalenzgliedes 12 verbunden. Der Ausgang des Antivalenzgliedes 12 ist mit dem Eingang an der ersten Stufe des Schieberegisters 10 verbunden. Das Schieberegister 10 ist dabei nicht vom Umlauftyp, so daß das letzte Bit, das sich in der 48. Stufe befindet, beim nächsten Schiebeimpuls aus dem Schieberegister geschoben wird, Ein Codierer 14 als weiterer Bestandteil des Zufallgenerators ist zumindest an einige Ausgänge des Schieberegisters 10 angeschlossen. Im bevorzugten Ausführungsbeispiel wird ein 256-Bit-Codierer verwendet, der zumindest acht Eingänge benötigt. Der Bit-Codierer kann von beliebiger Kapazität sein, wobei sich für das Schieberegister 10 die Forderung stellt, daß nur "N" Eingänge des Codierers 14 betrieben werden müssen; "N" ergibt sich aus der

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Beziehung

N
2 = Anzahl der codierten Ausgangsbits.

Die Ausgangssignale des Codierers 14 werden über die Bewertungsschaltung 18 auf die Bitänderungsschaltungsanordnung 16 übertragen. Immer dann, wenn ein Eingang der Bitänderungsschaltungsanordnung 16 ein Signal erhält, dann wird der dem zu prüfenden Chip zugeordnete Eingang geändert, so daß ein anderer Chipanschluß beaufschlagt wird. Die Bitänderungsschaltungsanordnung besteht aus mehreren bistabilen Kippstufen, deren Schaltung, wie z.B. in Fig. 2 gezeigt, aufgebaut sein kann. In Fig. 2 sind eine Anzahl von NAND-Gliedern 21 bis 26 in üblicher Weise als bistabile Kippschaltung geschaltet. Am Eingang liegt normalerweise niedriges Potential. Wird von der Bitänderungsschaltungsanordnung 18 ein Signal zugeführt, dann erhalten die mittleren Eingänge der NAND-Glieder 23 und_ 24 hohes Potential. Phasengleiche Ausgangssignale werden am Ausgang des NAND-Gliedes 25 und phasenungleiche Ausgangssignale am Ausgang des NAND-Gliedes abgenommen. Der Setzeingang "S" und RückStelleingang "R" an den NAND-Gliedern 25 und 26 liegen normalerweise auf hohem Potential. Am Ausgang jedes NAND-Gliedes 21 bis 26 ergibt sich bekanntlich eine UND-Funktion.

Von besonderer Bedeutung für vorliegende Erfindung ist die Bewertungsschal tungs anordnung 18. Ihre einfache Ausführungsform ist im Block 18 angedeutet, indem nämlich verschiedene, mit den Ausgängen des Codierers 14 verbundene Eingänge in/oder Verknüpfung zusammengefaßt sind, wie z.B. durch ein Steckverbindungspaneel, oder durch eine programmbiere Relaispyramide»' In einer hochentwickelten Version läßt sich die Funktion der Bewertungs— schaltung 18 durch Anwendung eines Programmes ausführen, wobei dann in an sich bekannter Weise die Schaltverbindungen durch ein entsprechendes Computerprogramm bereitgestellt werden.

Bei Betrieb arbeiten das Schieberegister 10 und das Antivalenzglied 12 in bekannter Weise zusammen. Irgendeine geeignete Folge

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von Einsen und Nullen kann anfänglich in das Schieberegister IO eingegeben werden. Beide Ausgänge des Schieberegisters 10 liegen an den Eingängen des Antivalenzgliedes 12, dessen Ausgang wiederum mit dem Eingang der ersten Stufe des Schieberegisters 10 verbunden ist. Jedesmal, wenn das Schieberegister 10 einen Schiebeimpuls empfängt, wird das hierin gespeicherte Bitmuster um eine Stelle verschoben. Empfängt das Antivalenzglied 12 zwei gleiche Eingänge (d.h. zwei Nullen oder zwei Einsen), dann wird eine "0" in die erste Stufe des Schieberegisters 10 eingegeben. Sind andererseits die Eingänge des Antivalenzgliedes 12 ungleich, dann wird eine "1" in die erste Stufe des Schieberegisters 10 eingegeben. Auf diese Weise läßt sich eine Zufallsfolge der Bits zur Anwendung auf den Codierer 14 bereitstellen.

Als Beispiel ist hier ein 256-Bit-Codierer gezeigt, der tatsächlich nur acht Eingänge vom Schieberegister 10 benötigt. Es

48 läßt sich leicht nachprüfen, daß ein Codierer für 2 Bits durch das Schieberegister 10 betätigt werden könnte. Für das vorliegende Beispiel jedoch dürfte ein 8-Bit-Schieberegister genügen. Der Codierer 14 besteht aus einem üblichen Binär-Dezimalumsetzer an sich bekannter Bauart. Liegen so z.B. alle Eingänge des Codierers auf O-Potential, dann ergäbe sich für den speziellen Ausgang des Codierers 14 zur Anzeige einer dezimalen O (z.B. der oberste Ausgang) ein "1"-Ausgangssignal, wohingegen alle übrigen Ausgänge ein "Oⁿ-Ausgangssignal aufweisen würden. Wären hingegen alle Eingänge des Codierers 14 "Einsen", dann ergäbe sich für den Ausgang der Dezimalziffer 255 (z.B. der unterste Ausgang) ein "1"-Ausgangssignal, wohingegen alle anderen Ausgänge "0"-Ausgangssignale bereitstellten. Für Zwischenwerte der binären Eingänge werden jeweils entsprechend einer der Zwischenausgänge des Codierers 14 ein "1"-Ausgangssignal liefern, während alle anderen Ausgänge "0"-AusgangsSignaIe bereitstellten. Bei einer solchen Anordnung ist die Wahrscheinlichkeit der Auswahl irgendeines der 256 Ausgänge des Codierers 14 gleich.

In der USA-Patentschrift 3 614 608 würde ein 48-Bit-Schieberegister

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normalerweise nur 48 Chipeingänge des zu prüfenden Chips adressieren. Erfindungsgemäß wird jedoch mit dem Codierer das Adressieren von 256 Eingängen mit nur einem 8-Bit-Schieberegister ermöglicht. Darüberhinaus würde ein größerer Codierer mit dem in

48 Fig. 1 gezeigten 48-Bit-Schieberegister die Auswahl unter 2 Eingängen gestatten.

Erfindungsgemäß ergibt sich aber noch ein größerer Vorteil. Wird angenommen, daß 48 Eingänge eines zu prüfenden Chips betätigt werden, dann ist es mit Hilfe der Erfindung möglich, die Eingänge des zu prüfenden Chips zu bewerten, indem eine Mehrzahl von. Codiererausgähgen einem speziellen Chipeingang zugeordnet werden. Der durch das Schieberegister 10 und dem Antivalenzglied 12 gebildete Bitmuster-Generator wird mit Hilfe des Codierers 14 im Zusammenwirken mit der Bewertungsschaltung 18 in seinen Ausgängen bewertet. Da die Gesamtanzahl der Ausgänge des Codierers 14 sehr viel größer ist als die Anzahl der Chipeingänge, ergibt sich die Möglichkeit, eine große Bewertungsbandbreite unter den verschiedenen Chipeingängen vorzusehen.

Im Beispiel nach Fig. 1 wird der Chipeingang Nr. 1 statistisch viermal so oft angesteuert, als die Chipeingangsnummer 2, da vier Codiererausgänge dem ersten Eingang des Chips zugeordnet sind, wohingegen nur ein Ausgang dem zweiten Eingang des Chips zugeordnet ist. um im gezeigten Beispiel fortzufahren, sind zwei Ausgänge dem Chipeingang Nr. 3 zugeordnet, und fünf Codiererausgänge der Chipeingangsnummer 4. Auf diese Weise lassen sich die Chipeingänge bewerten, so daß hierdurch der Nutzen der Zufallsprüfung wesentlich erhöht wird. Dabei werden jedoch die Signale, wie bereits angedeutet, nicht direkt auf die Chipeingänge übertragen, sondern vielmehr über eine Bitänderungsschaltungsanordnung 16.

Ein Schaltkreis hiervon ist in Fig. 2 im einzelnen gezeigt, wobei seine Betriebsweise an sich bekannt ist, da eine bistabile Kippschaltung vorliegt. Das bedeutet, daß jedesmal, wenn ein hohes Potential am Eingang anliegt, sich der Zustand auf den Ausgangsleitungen ändert. Ist sa ff6%-4<£i-]?λΗΡ(ftetracht kommender Ausgang

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eines dieser Schaltkreise im Zustand hohen Potentials und stellt somit eine "1" dar, und liegt außerdem am Eingang hohes Potential an, dann wird im Ansprechen auf dieses Eingangspotential der in Betracht kommende Ausgangszustand geändert, so daß nunmehr eine "0" hierdurch angezeigt wird. Wird dann nach Abfall auf niedriges Potential wiederum hohes Potential an den Eingang angelegt, dann ändert sich wiederum der Ausgangszustand, um im Ansprechen hierauf eine "1" anzuzeigen. Auf diese Weise ergibt sich, daß einer der Eingänge des zu prüfenden Chip eine Zustandsänderung während jeden Zyklusses erfährt.

Als Beispiel zum Festlegen spezieller einem gegebenen Chipeingang zuzuordnender Bewertungen kann wie folgt verfahren werden:

1. Die zu prüfende Schaltungskonfiguration wird auf einem Computer simuliert und ein Satz von Zufallsprüfbitfolgen wird zugeführt.

2. Für jede Prüfbitfolge wird die Anzahl der umgeschalteten Schaltkreise innerhalb der simulierten Schaltungskonfiguration aufgezeichnet. Es versteht sich dabei, daß ein Prüfbitfolgenwechsel nur den Wechsel eines der Eingänge der simulierten Schaltungskonfiguration einschließt. Außerdem wird die jeweilige interne Schaltaktivität der Schaltkreise ebenso aufgezeichnet, wie die tatsächlichen Änderungen der Ausgangszustände.

3. Erstellen einer Aufzeichnung des Betrages der Schaltaktivität eines Schaltkreises, der jeweils mit einem Eingangsanschluß für einen vollen Satz von Prüfbitfolgen verbunden ist, so wie es beim tatsächlichen Produkt der Fall ist.

4. Bewertung des Prüfbitfolgengenerators in der Weise, daß die Anzahl der Umschaltungen am Eingangsanschluß proportional der Schaltkreis Schaltaktivität ist, die diesem Anschluß zugeordnet ist.

5. Zuführen des bewerteten Prüfbitfolgensatzes zur simulierten Schaltungskonfiguration und darauf wiederholen der Verfahrensschritte 2 bis 4, mit jedem neuen, bewerteten Bitfolgensats,

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bis die Bewertungen keine Änderungen mehr, zur Folge haben., öder aber bis die Qesamtschaltkreis-Sqhaltungsak^ivität im. weiteren Anwachsen anhält,

0ie aufgezählten ¥erfahre.nssehritte einspliließliqh der Beendigung der Seh^altkreis-Sehaltungsaktivität läßt sieh prinzipiell a.ueh manuell durchfuhren,, indem die Anzahl der Schaltkreise gezählt wird., die umsehalteη, wenn ein spezieller Eingangsajntsahluß- e.inen B ptentia. !wechsel erfährt, Auf diese Weise ließen sieh bewertete Bitfo.lgen für jed.e T-eilrivPiner erstellen. In pra^ ti seilen Hiri— Si§ht_? jedoch nicht zuletzt,, um die miihsanie Arbeit, die init dem Zählen der tatsäehliöhen optimalen Bewertungen verbunden istι herabzusetzen _f sind verschiedene Gprnputerprpgramme entwickelt wqrden_? wie an anderer gtelle yarggschlagen. Obgleich das Konzept, der vorliegenden Erfindung in vorteilhafter und auch durchführbarer Weise manuell durchzuführen ist, ergeben sich doch erhebliche Vorteile unter Anwendung eines entsprechenden Programms,

2|us.ammenfassenc| läßt sich sagen,, daß eine Anordnung und ein Verfahren beschrieben sind, die eine bessere und erhöhte Ausnutzung einer statistischen Prüfeinrichtung gestatten. Speziell dient hierzu ein Codierer im Zusammenwirken mit einer Bewertungs,^ schaltung, die ^wischen einem Zufallsgenerator- und; dem zu prüf-■ enden Gh_ip angeordnet sinsät Hinsichtlich des Verfahrens wird eine Methode angegeben« bei der durch Zählen der gcha.ltkseis,-umschiltaktivität, die mit der Erregung eines jeweiligen Eingangs^- anschlusses an einem zu prüfenden Chip verbunden ist,, die Beanspruchung jedes Anschlusses ermittelt wird, um entsprechend, die von zuzuführen den Prüfbitfplgen propo-rtipnal zu dißser

p, ααο

Claims

- 10 -

P A T E N T A N SPRUCH B

Verfahren zum Prüfen von jeweils eine größere Arwalil von Anschlüssen sowie internen Schaltverbindunfen aufweisenden, monolithisch integrierten Halbleitersch^ltungenf
ein Zufallsgenerator zum Anlegen yon Prüfbitfolfen a
alle Anschlüsse einer jeweiligen Halbleiterschaltung
wendet wird» gekennzeichnet durch folgende
schritte?

Simulieren der jeweils zu prüfenden

übertragen der Prüfbitfolgen auf die simulierte Halb.»
.leiterschaltung_f

ermitteln des Ausmaßes der UmsohaltaktivitHtf weiche mit einer durch das Auftreten eines Prüfbits fcedinften Pm*-
schaltung an je einem Anschluß der simulierten Halbleiter schaltung einhergeht_f

gewiahten der Prüfbitfalgenzufuhr an die Anschlüsse der zu prüfenden Halbleiterschaltung unter Verwertung des Je^* weils ermittelten Ausmaßes der Umschaltaktivit&tr derart_f daß die jeweils für einen Anschluß vorgesehene;
anzahl in Form einer entsprechenden Impulsfolge
tional der Umschaltaktivität für den jeweiligen
ist,

2, Verfahren nach Anspruch 1, dadurch gekennzeichnet! daß
die Verfahrensschritte zum übertragen der Ppuffeitimpuls»

i Ermittele des Ausmaßes der Umsqhaltfiiftivitälr W\Ü Gewichten der Prüfkitfoigeniufuhf bis sum Erweichen eines optimalen Prüfbitsatzes für eine Halbleiterschaltung wiederholt wird,

3, Anordnung zum Durchführen des Verfahrens nac?h ivnsprueii ι oder Anspruch 2, dadurch gekennzeichnet ι daß die Ausgänge (0 bis 255) des Zufallgenerators in einer Bewertungs«
schaltung (13} gruppenweise in jeweils untersehiedlicher Anzahl zusammengefaßt sind und jeder Gruppenausgang lur

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Ansteuerung jeweils eines Anschlußes der zu prüfenden monolithisch integrierten Halbleiterschaltung dient.

4. Anordnung mit einem ein Schieberegister enthaltenden Zufallsgenerator, bei dem die Schieberegister Stufen-Ausgänge den Bitfolgenausgang darstellen nach Anspruch 3, dadurch gekennzeichnet, daß der Bitfolgenausgang (0 bis 47) am Eingang eines Codierers (14) liegt, dessen Ausgang (0 bis 255) den Ausgang des Zufallgenerators darstellt.

5. Anordnung nach Anspruch 3 oder Anspruch 4, dadurch gekennzeichnet, daß jeder Ausgang der Bewertungsschaltung (18) am Umschalteingang je einer bistabilen Kippschaltung (16) liegt.

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